CN104716962A - 数模转换器单元和电流舵型数模转换器 - Google Patents

Abstract

本发明提供一种数模转换器单元和电流舵型数模转换器。数模转换器DAC单元包括：电流源电路和开关对电路，开关对电路包括并联的第一开关对和第二开关对；电流源电路的一端或者开关对电路的一端连接到电流舵型DAC的电源电压，电流源电路另一端开关对电路的另一端连接，开关对电路中每个开关均与电流舵型DAC的信号线连接，其中，第一开关对的一个开关连接到电流舵型DAC的第一输出电压，另一个开关连接到电流舵型DAC的第一附加电压，第二开关对的一个开关连接到第二输出电压，另一个开关连接到第二附加电压。本发明提供的DAC单元在用于电流舵型DAC时，可以使得使用该DAC单元的电流舵型DAC的输出电压呈线性变化。

Description

数模转换器单元和电流舵型数模转换器

技术领域

本发明实施例涉及电力电子技术，尤其涉及一种数模转换器(Digital toAnalog Converter，简称为：DAC)单元和电流舵型DAC。

背景技术

由于当前使用的模拟信号通常可以由数字信号的方式来处理，因此需要使用一种接口电路来实现将数字信号转换为模拟信号的工作，即DAC。

电流舵型DAC具有简单性和高速性的数据转换速度，因此成为目前通常使用的高速DAC的设计构架，图1为现有技术中的电流舵型DAC的电路示意图，图2为图1所述电流舵型DAC中一种DAC单元的电路示意图，其中，M1、M2和M3均为PMOS，M1为电流源，M2和M3形成开关对，M2和M3分别与图1所示DAC中解码器的信号线连接，M2的栅极连接到图1所述DAC的输出电压上，通过信号线输入的数字信号控制每个DAC单元中开关对的导通状态，具体地，当通过信号线的入的数字信号变化时，每个DAC单元中开关对的导通状态进行相应的变化，随之产生的影响即是电流舵型DAC中的导通电阻和寄生电容的总值发生变化，进而造成图1所示电流舵型DAC的输出电压的非线性现象。

为了解决上述问题，可以将电流源设计为具有共源共栅结构的器件结构，并且输出开关也可以由较高的输出阻抗来提高性能，图3为图1所述电流舵型DAC中另一种DAC单元的电路示意图，具体地，图3中通过共源共栅的M0和M1形成电流源，然而，当电流舵型DAC的输出频率较高时，开关对的源端存在的寄生电容，仍然会造成电流舵型DAC输出电压的非线性现象。

发明内容

本发明实施例提供一种数模转换器单元和电流舵型数模转换器，以获得输出电压为线性变化的电流舵型DAC。

第一方面，本发明提供一种DAC单元，包括：电流源电路和开关对电路，所述开关对电路包括并联的第一开关对和第二开关对；

所述电流源电路的一端或者所述开关对电路的一端连接到所述电流舵型DAC的电源电压，所述电流源电路另一端所述开关对电路的另一端连接，所述开关对电路中每个开关均与所述电流舵型DAC的信号线连接，其中，所述第一开关对的一个开关的一端连接到所述电流舵型DAC的第一输出电压，另一个开关的一端连接到所述电流舵型DAC的第一附加电压，所述第二开关对的一个开关的一端连接到所述电流舵型DAC的第二输出电压，另一个开关的一端连接到所述电流舵型DAC的第二附加电压。

第二方面，本发明提供一种电流舵型DAC，包括：解码器，以及并联的高N位DAC单元和低M位DAC单元，其中，N和M的取值为正整数，所述解码器的输入端分别连接数字信号和时钟信号；

所述高N位DAC单元包括2^N-1个并联的如上述任一实施方式所述的DAC单元，并且所述2^N-1个DAC单元的输入电流相等，所述低M位DAC单元包括M个并联的如上述任一实施方式所述的DAC单元；

所述解码器的输出端有2^N-1+M根信号线，所述2^N-1+M根信号线一一对应的与所述2^N-1+M个DAC单元的开关对电路中的每个开关对连接，用于将所述解码器接收的数字信号和时钟信号传输给所述2^N-1+M个DAC单元，使得所述2^N-1+M个DAC单元在所述时钟信号的周期内将所述接收到的数字信号转换成模拟信号。

第三方面，本发明提供一种DAC单元，包括：两个如上述任一实施方式所述的DAC单元，其中，所述两个DAC单元的第一开关对的一个开关的一端相连接，第一开关对的另一个开关的一端相连接，第二开关对的一个开关的一端相连接，以及第二开关对的另一个开关的一端相连接。

第四方面，本发明提供一种电流舵型DAC，包括：解码器，以及并联的高N位DAC单元和低M位DAC单元，其中，N和M的取值为正整数，所述解码器的输入端分别连接数字信号和时钟信号；

所述高N位DAC单元包括2^N-1个并联的如第三方面任一实施方式所述的DAC单元，并且所述2^N-1个DAC单元的输入电流相等，所述低M位DAC单元包括M个并联的如第三方面任一实施方式的DAC单元，其中，所述DAC单元包括第一DAC子单元和第二DAC子单元；

所述解码器的输出端有2(2^N-1+M)根信号线，所述2(2^N-1+M)根信号线一一对应的与所述2^N-1+M个第一DAC子单元和2^N-1+M个第二DAC子单元的开关对电路中的每个开关对连接，用于将所述解码器接收的数字信号和时钟信号先传输给所述2^N-1+M个第一DAC子单元，并且在半个周期后传输给所述2^N-1+M个第二DAC子单元，使得所述2^N-1+M个DAC单元在所述时钟信号的周期内将所述接收到的数字信号转换成模拟信号。

本发明实施例提供一种数模转换器单元和电流舵型数模转换器，其中，DAC单元包括电源电路和开关对电路，并且该开关对电路包括并联的第一开关对和第二开关对，在该DAC单元使用在电流舵型DAC中时，将第一开关对的其中一个开关连接到该电流舵型DAC的第一输出电压上，第二开关对在DAC单元的导通过程中实现对寄生电容的充电，在DAC单元的关断过程中实现对寄生电容的放电，消除寄生电容的充电和放电，以及导通电阻对电流舵型DAC的输出电压的影响，使得该输出电压仅与DAC单元的导通个数相关，可以使得电流舵型DAC的输出电压呈线性变化。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的电流舵型DAC的电路示意图；

图2为图1所述电流舵型DAC中一种DAC单元的电路示意图；

图3为图1所述电流舵型DAC中另一种DAC单元的电路示意图；

图4为本发明实施例一所提供的一种DAC单元的电路结构示意图；

图5为图4所示实施例提供的DAC单元的等效电路的示意图；

图6为图1所示电流舵型DAC的时序和输出波形的示意图；

图7为本发明实施例所提供的另一种DAC单元的电路结构示意图；

图8为本发明实施例二所提供的一种DAC单元的电路结构示意图；

图9为本发明实施例所提供的又一种DAC单元的电路结构示意图；

图10为本发明实施例三所提供的一种电流舵型DAC的电路结构示意图；

图11为本发明实施例所提供的另一种电流舵型DAC的电路结构示意图；

图12图10或图11所示实施例提供的电流舵型DAC的时序和输出波形的示意图；

图13为本实施提供的又一种电流舵型DAC的时序和输出波形的示意图；

图14为本发明实施例四所提供的一种DAC单元的电路结构示意图；

图15为本发明实施例所提供的再一种DAC单元的电路结构示意图；

图16为图14或图15所示DAC单元形成的电流舵型DAC的时序和输出波形的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

图4为本发明实施例一所提供的一种DAC单元的电路结构示意图。如图4所示，本实施例提供的DAC单元100包括电流源电路110和开关对电路120，开关对电路120包括并联的第一开关对121和第二开关对122；电流源电路110的一端或者开关对电路120的一端连接到电流舵型DAC的电源电压Vdd，电流源电路110的另一端与开关对电路120的另一端连接，开关对电路120中每个开关均与电流舵型DAC的信号线连接，其中，第一开关对121的一个开关的一端连接到所述电流舵型DAC的第一输出电压Voutp1，另一个开关的一端连接到电流舵型DAC的第一附加电压Voutn1，第二开关对120的一个开关的一端连接到电流舵型DAC的第二输出电压Voutp2，另一个开关的一端连接到电流舵型DAC的第二附加电压Voutn2。图4所示实施例以电流源电路110的一端连接到电流舵型DAC的电源电压Vdd予以示出。

本实施例提供的DAC单元100，用于在电流舵型DAC中将输入的数字信号转换为模拟信号，开关对电路120为该DAC单元100的两组并联的开关对，即第一开关对121和第二开关对122，每组开关对中包括两个开关，其中，第一开关对121包括开关121a和开关121b，第二开关对122包括开关122a和开关122b，并且第一开关对121和第二开关对122的结构完全相同，即，两组开关对的寄生电容和导通电阻完全相同。本实施例以开关121a的输出连接到电流舵型DAC的第一输出电压Voutp1，开关121b的输出连接到电流舵型DAC的第一附加电压Voutn1，开关122a的输出连接到电流舵型DAC的第二输出电压Voutp2，开关122b的输出连接到电流舵型DAC的第二附加电压Voutn2为例进行说明，其中，第二开关对120以及该第二开关对120的输出Voutp2和Voutn2为第一开关对110的等效(Dummy)电路，在电路导通时，每组开关对中仅有一个开关是闭合的，即DAC单元100中有且仅有一个开关导通，将该DAC单元100使用在电流舵型DAC中时，只有在开关121a导通时，才对电流舵型DAC的输出电压有贡献，因此，在本发明的各实施例中，可以认为当开关121a导通，或者等效的开关122a导通时，该DAC单元100为导通状态，当开关121b导通，或者等效的开关122b导通时，该DAC单元100为关断状态。如图5所示，为图4所示实施例提供的DAC单元的等效电路的示意图，电流源电路110为该DAC单元100提供电流源，本实施例中的电流源电路110具体连接到电流舵型DAC的电源电压Vdd上，当开关121a导通时，开关对电路120中存在导通电阻R1和寄生电容C1，当开关122b导通时，开关对电路120中存在导通电阻R2和寄生电容C2，并且R1＝R2，C1＝C2，该DAC单元100的输出还存在负载电阻R3和负载电容C3。

目前的电流舵型DAC的构架中，通常采用高位和低位结合的方式对数字信号进行解码，以图1所示电流舵型DAC为例予以说明，该电流舵型DAC例如为10位DAC，例如可以由高4位和第6位结合的构架形成，高4位通常可以为Unary架构的DAC模块，低6位通常可以为Binary架构的DAC模块，具体地，Unary架构的DAC模块中DAC单元的个数为2^N-1，N为位数，即高4位Unary架构的DAC模块中包括15个DAC单元，并且每个DAC单元的输入电流相等，可以用I_u表示，则该15个DAC单元的输入电流均为I_u，即该高4位DAC单元为电流舵型DAC的最高有效位(Most Significant Bit，简称为：MSB)，Binary架构的DAC模块中DAC单元的个数为M，M为位数，即低6位Binary架构的DAC模块中包括6个DAC单元，并且每个DAC单元的输入电流依次降低1/2，例如第一个电流源的输入电流为I_u/2，则其它5个DAC单元的输入电流依次为I_u/4、I_u/8、I_u/16、I_u/32、I_u/64，即该低6位DAC模块为电流舵型DAC的最低有效位(Least Significant Bit，简称为：LSB)。对应高4位DAC模块来说，解码器的二进制输入信号可以为：0000～1111，共计16中情况，相应地，DAC单元的输出可以为：0～15，对应上述16种二进制输入，当DAC单元的输出为0时，15个DAC单元中连接Voutp的开关关断，连接Voutn的开关导通，认为该15个DAC单元均为关断状态，即电压均加载在Voutn上，当DAC单元的输出为15时，15个DAC单元中连接Voutp的开关导通，电压均加载在Voutp上，即图1所述电流舵型DAC的正常输出电压。该现有技术提供的电流舵型DAC中，高4位DAC模块为影响输出电压的主要因素，其输入的数字信号在0000～1111之间变化，因此对应的15个DAC单元的输出也在0～15之间变化，即输入信号不同时15个DAC单元的导通个数也不同，又由于DAC单元中存在的导通电阻和寄生电容，即电流舵型DAC的输出电压Voutp与已导通的DAC单元的导通电阻和寄生电容有关，因此，在该15个DAC单元的导通个数不同时，由于导通电阻和寄生电容的非线性变化，而导致电流舵型DAC的输出电压Voutp会呈现出非线性变化的现象，在输出电压曲线中有毛刺，影响了DAC的转换效果。图6为图1所示电流舵型DAC的时序和输出波形的示意图，可以看出，电流舵型DAC的输出电压Voutp-Voutn在时钟信号的上升沿变化，输出电压Voutp-Voutn表示DAC单元100导通个数的大小关系，然而为非线性的；需要说明的是看，图1中解码器的信号线用一根“黑粗线”表示，实际上信号线的个数与DAC单元100的个数相等，为21条，并且每根信号线与一个DAC单元100的所有开关连接，用于通过输入的数字信号控制DAC单元100中开关的状态，因此，图6中信号线的输出表示21根信号线的叠加输出，同样在时钟信号的上升沿变化。

类似地，导通电阻同样会造成电流舵型DAC的输出电压Voutp-Voutn的非线性变化，举例来说，DAC单元100的导通电阻为Ru，负载电阻为Rw，对由DAC单元构成的电流舵型DAC，当一部分DAC单元的输出电压加载到输出端时，电流舵型DAC的Voutp端与Voutn端的导通电阻分别为：

Rp＝Rw*(1/(1+k*Rw/Ru))

Rn＝Rw*(1/(1+(N-k)*Rw/Ru))    (1)

上述(1)式中，N为电流舵型DAC中DAC单元的总数量，k为导通的DAC单元的数量。可以看出，输出电压对导通电阻的依赖实际上是对解码器输入的数字信号的依赖，同样会造成电流舵型DAC的输出电压Voutp-Voutn的非线性现象。

与现有技术不同的，本实施例提供的DAC单元100具有两个开关对，并且该两个开关对121和122的结构是完全相同的，在具体实现中，将该DAC单元100使用在电流舵型DAC中时，第二开关对122作为第一开关对121的傀儡，用于对第一开关对121起稳压作用，根据输入的数字信号需要导通电流舵型DAC中的某一DAC单元100时，先将该DAC单元100的输出电压加载到第二开关对122上，即开关122a导通，在此过程中完成对寄生电容的充电，待该DAC单元100的输出电压稳定后，断开开关122a的同时导通开关121a，由于第一开关对121和第二开关对122的寄生电容相同，开关121a导通后不再对寄生电容充电，直接形成稳定的电压，类似地，当某一DAC单元100由导通状态切换为关断状态时，即由121a导通变化为121b导通时，第二开关对122的作用类似，可以先将该DAC单元100的输出电压加载到第二开关对122上，即开关121a断开的同时导通开关122b，在此过程中完成对寄生电容的放电，待该DAC单元100的输出电压稳定后，断开开关122b的同时导通开关121b，开关121a的断开时进行放电的寄生电容为第二开关对122中的寄生电容；因此，本实施例提供的DAC单元100在具体使用时，电流舵型DAC的输出电压Voutp1-Voutn1仅与导通的DAC单元100的个数相关，不会因DAC单元100在导通的过程中对寄生电容充电，以及在关断的过程中对寄生电容放电，而造成输出电压的非线性变换。类似地，第二开关对122对导通电阻所起的平衡作用和有益效果与上述寄生电容类似，故在此不再赘述。

进一步地，图7为本发明实施例所提供的另一种DAC单元的电路结构示意图。本实施例提供的DAC单元100中，第一开关对121和第二开关对122都连接有负载，其中，第一开关对121的两个开关一一对应的连接两个第一负载131，第二开关对122的两个开关一一对应的连接两个第二负载132，该第一负载131与该第二负载132的负载阻值相等，由于本实施例中第二开关对122作为第一开关对121的傀儡，在DAC单元100导通和关断时，可以平衡寄生电容充电和放电对电流舵型DAC的输出电压Voutp1-Voutn1的影响，然而，要使得第二开关对122完全可以消除DAC单元100的状态变化对电流舵型DAC的输出电压Voutp1-Voutn1的影响，则可以对第一开关对121和第二开关对122设置有完全相同的负载值。

本实施例所提供的DAC单元，包括电源电路和开关对电路，并且该开关对电路包括并联的第一开关对和第二开关对，在该DAC单元使用在电流舵型DAC中时，将第一开关对的其中一个开关连接到该电流舵型DAC的第一输出电压上，第二开关对在DAC单元的导通过程中实现对寄生电容的充电，在DAC单元的关断过程中实现对寄生电容的放电，消除寄生电容的充电和放电，以及导通电阻对电流舵型DAC的输出电压的影响，使得该输出电压仅与DAC单元的导通个数相关，可以使得电流舵型DAC的输出电压呈线性变化。

实施例二

图8为本发明实施例二所提供的一种DAC单元的电路结构示意图。在上述实施例一提供的DAC单元100的基础上，本实施例提供的DAC单元100由P沟道金属氧化物半导体场效应(Metal-Oxid-Semiconductor，简称为：MOS)晶体管PMOS构成，电流源电路110包括串联的第一PMOS和第二PMOS，第一PMOS的源极具体连接到电流舵型DAC的电源电压Vdd，第一PMOS的漏极连接第二PMOS的源极，第一PMOS和第二PMOS的栅极均连接偏置电压；第一开关对121包括并联的第三PMOS和第四PMOS，第二开关对122包括并联的第五PMOS和第六PMOS，其中，第三PMOS、第四PMOS、第五PMOS和第六PMOS的源极分别连接到第二PMOS的漏极，第三PMOS、第四PMOS、第五PMOS和第六PMOS的栅极分别连接到电流舵型DAC的信号线上，第三PMOS的漏极通过一个第一负载131连接到电流舵型DAC的第一输出电压Voutp1，第四PMOS的漏极通过另一个第一负载131连接到电流舵型DAC的第一附加电压Voutn1，第五PMOS的漏极通过一个第二负载132连接到电流舵型DAC的第二输出电压Voutp2，第六PMOS的漏极通过另一个第二负载132连接到电流舵型DAC的第二附加电压Voutn2。图8所示实施例中第一PMOS到第六PMOS分别用P1到P6表示，P3～P6的栅极用于接收电流舵型DAC的信号，通过该信号控制对应的PMOS管的开关。

在本实施例的另一种可能的实现方式中，也可以由NMOS构成DAC单元100，图9为本发明实施例所提供的又一种DAC单元的电路结构示意图。与图8所示实施例不同的，本实施例提供的DAC单元100由NMOS构成，具体地，电流源电路120包括串联的第一NMOS和第二NMOS，第一NMOS的源极连接第二NMOS的漏极，第一NMOS和第二NMOS的栅极均连接偏置电压；第一开关对121包括并联的第三NMOS和第四NMOS，第二开关对122包括并联的第五NMOS和第六NMOS，其中，第三NMOS、第四NMOS、第五NMOS和第六NMOS的漏极分别连接到第二NMOS的源极，第三NMOS、第四NMOS、第五NMOS和第六NMOS的栅极分别连接到所述电流舵型DAC的信号线上，第三NMOS的源极通过一个第一负载131分别连接到电流舵型DAC的第一输出电压Voutp1和电源电压Vdd，第四NMOS的源极通过另一个第一负载131分别连接电流舵型DAC的第一附加电压Voutn1和电源电压Vdd，第五NMOS的源极通过一个第二负载132分别连接到电流舵型DAC的第二输出电压Voutp2和电源电压Vdd，所述第六PMOS的源极通过另一个第二负载132分别连接到电流舵型DAC的第二附加电压Voutn2和电源电压Vdd。图9所示实施例中第一NMOS到第六NMOS分别用N1到N6表示，N3～N6的栅极用于接收电流舵型DAC的信号，通过该信号控制对应的NMOS管的开关。

需要说明的是，NMOS构成的DAC单元与PMOS构成的DAC单元之间主要有两点区别，第一方面，PMOS构成的DAC单元，其输出电压可以达到地电位，而NMOS构成的DAC单元的最低输出电位是该DAC单元所消耗总过驱动电压，因此，图9所示实施例中第一NMOS的漏极连接到电流舵型DAC的等电势端；第二方面，PMOS相对于NMOS具有较小的漏电流失配。图7～图9所示实施例提供的DAC单元100中的负载以电阻的形式表示，本发明各实施例不限制的负载的形式。

图8和图9所示实施例以PMOS和NMOS为例说明构成图4所示实施例中DAC单元100的具体实现方式，本发明不限制构成图4所示DAC单元100的具体器件类型，例如还可以由CMOS、NPN等器件构成图4所示的DAC单元100。

实施例三

图10为本发明实施例三所提供的一种电流舵型DAC的电路结构示意图。如图10所示，本实施例提供的电流舵型DAC10包括：解码器200，以及并联的高N位DAC模块300和低M位DAC模块400，其中，N和M的取值均为正整数，解码器200的输入端分别连接输入信号(Din)和时钟信号(clk)；高N位DAC模块300包括2^N-1个并联的如上述任一实施例所提供的DAC单元100，并且2^N-1个DAC单元100的输入电流相等，低M位DAC模块400包括M个并联的如上述任一实施例所提供的DAC单元100；具体地，解码器200的输出端有2^N-1+M根信号线210，2^N-1+M根信号线210一一对应的与2^N-1+M个DAC单元100的开关对电路120中的每个开关连接，用于将解码器200接收的数字信号Din和时钟信号clk传输给2^N-1+M个DAC单元100，使得该2^N-1+M个DAC单元100在时钟信号clk的周期内将接收到的数字信号转换成模拟信号。与图1所示电流舵型DAC类似地，图9所示实施例中2^N-1+M根信号线210用一根“黑粗线”表示，实际上信号线的个数与DAC单元100的个数相等。

本实施例提供的电流舵型DAC10，DAC模块的基本构架可以参照图1所示电流舵型DAC，图10所示实施例同样以高4位和低6位结合的构架为例予以示出，即N＝4，M＝6，并且高4位为Unary架构的DAC模块，低6位为Binary架构的DAC模块，本实施例中提供的电流舵型DAC10中，高4位DAC模块，和低6位DAC模块的具体结构、输入电流，以及每个DAC单元100的输出特性均与图1所示实施例相同，故在此不再赘述。与图1所示电流舵型DAC不同的是，本实施例中构成DAC模块的DAC单元100的具体结构与图2所示DAC单元不同，本实施例采用上述任一实施例所提供的DAC单元100，主要特征是DAC单元100中的开关对电路120包括两个开关对121和122，并且该两个开关对121和122实现的结构和特征是完全相同的，在本实施例提供的电流舵型DAC10工作时，可以将第二开关对122作为第一开关对121的傀儡，对第一开关对121起稳压作用，其具体的实现过程和有益效果与上述实施例类似，故在此不再赘述。

以下通过一个具体实例说明DAC模块中DAC单元100的导通情况，由于高4位DAC模块300对电流舵型DAC10的输出电压做主要贡献，以高4位DAC模块300中DAC单元100的导通为例予以说明，例如，在第一个时钟信号clk的上升沿，输入的高4位数字信号例如为0011，则高4位DAC模块300中有3个DAC单元100的输出加载到电流舵型DAC10的第一输出电压Voutp1上，其它DAC单元100的输出加载到电流舵型DAC10的第一附加电压Voutn1上，即认为该3个DAC单元100为导通状态，对于每个导通的DAC单元100来说，先将该DAC单元100的输出加载到第二开关对122上，即开关122a导通，在此过程中完成对寄生电容的充电，待DAC单元100的输出电压稳定后，断开开关122a的同时导通开关121a，由于第一开关对121和第二开关对122的寄生电容相同，开关121a导通后不再对寄生电容充电，直接形成稳定的电压；进一步地，在第二个时钟信号clk的上升沿，当输入的高4位数字信号例如变化为0111时，则高4位DAC模块300中有8个DAC单元100的输出加载到电流舵型DAC10的第一输出电压Voutp1上，DAC单元100中开关对电路120的导通方式与上述方式相同，由于第二开关对122的稳压作用，即使在输入的数字信号变化时，DAC单元100也可以形成稳定的输出电压，即电流舵型DAC10的输出电压Voutp1-Voutn1与导通的DAC单元100的个数成线性变化。

需要说明的是，本实施例不限制电流舵型DAC的位数，即N+M的值，以及高N位和低M位的组合方式，例如可以为即图10所示实施例中的10位电流舵型DAC10，具体包括上述实施例中的高4位和低6位，也可以为高5位和低5位的组合方式，通常地，该N+M的值为2到16之间的整数。

进一步地，图11为本发明实施例所提供的另一种电流舵型DAC的电路结构示意图。在上述图10所示电流舵型DAC的电路基础上，本实施例提供的电流舵型DAC还包括：与解码器200连接的开关控制单元500，该开关控制单元500分别与2^N-1+M个开关对电路120的另一端连接，用于根据解码器200接收的数字信号，先导通该数字信号对应的L个DAC单元100的第二开关对122中连接到电流舵型DAC的第二输出电压Voutp2的开关，即开关122a，该开关122a为与第一开关对121中连接到电流舵型DAC的第一输出电压的开关121a对应的开关，在该L个DAC单元100的输出电压平稳后，关断该L个第二开关对122的开关122a，同时导通对应的L个第一开关对121中的开关121a，L个第二开关对122的另一个开关122b用于在每个时钟周期内将L个DAC单元100的输出电压设置为0，其中，L为0到2^N-1+M之间的整数。

在本实施例中，具体通过开关控制单元500实现对DAC单元100中开关对电路120的每个开关的导通和关断的控制，DAC单元100的具体导通方式与图10所示实施例相同，故在此不再赘述。

需要说明的是，图10和图11所示实施例中的电流舵型DAC的输出电压的波形为归零(Return to Zero，简称为：RZ)的原理，这种原理通常使用在高频动态性能很重要时，相关的时序波形如图12所示，为图10或图11所示实施例提供的电流舵型DAC的时序和输出波形的示意图，具体地，gpa为第二开关对122中第五PMOS的栅极的输入信号，gp为第一开关对121中第三PMOS的栅极的输入信号，Voutp2为第五PMOS对应的输出端电压，即电流舵型DAC10的第二输出电压，Voutp1为第三PMOS对应的输出端电压，即电流舵型DAC10的第一输出电压，显然地，gpa的波动先于gp的波动，Voutp1在每个时钟信号的周期内都重置为0。

举例来说，图6所示波形具体为非归零DAC的输出电压，当图1所示实施例提供的电流舵型DAC使用归零DAC单元时，输出电压的波形如图13所示，与图6所示非归零DAC的输出电压的波形不同，归零DAC单元的主要区别是在每个时钟周期内，导通的DAC单元的输出电压都将被重置为0，即电流舵型DAC的输出电压在每个时钟中期内重置为0，具体在时钟周期的下降沿重置为0。

在本实施例的另一种可能的实现方式中，电流舵型DAC中可以使用如图9所示实施例提供的DAC单元100，该电流舵型DAC的具体结构与图10和图11所示实施例类似，不同的是DAC单元100中开关对电路120的一端连接到该电流舵型DAC的电源电压Vdd上，该电流舵型DAC中使用的DAC单元100同样也为归零DAC单元，具体为NMOS构成的归零DAC单元。

实施例四

图14为本发明实施例四所提供的一种DAC单元的电路结构示意图。如图14所示，本实施提供的DAC单元600包括两个如图4、图7到图9所示的DAC单元100，即DAC单元600包括第一DAC子单元600a和第二DAC子单元600b，并且该两个DAC子单元的结构相同，其中，两个DAC子单元的第一开关对121的一个开关121a的一端相连接，第一开关对121的另一个开关121b的一端相连接，第二开关对122的一个开关122a的一端相连接，以及第二开关对122的另一个开关122b的一端相连接。图15为本发明实施例所提供的再一种DAC单元的电路结构示意图，图15以PMOS构成的DAC单元100为例予以说明，具体的，在图15所示的DAC单元600中，两个第三PMOS的漏极相连接，两个第四PMOS的漏极相连接，两个第五PMOS的漏极相连接，两个第六PMOS的漏极相连接。将图14和图15所示的DAC单元应用于电流舵型DAC中时，DAC单元600的连接方式与上述图10和图11所示实施例类似，即可以将图10和图11中的DAC单元100直接替换为图14或图15所示的DAC单元600，不同的是，本实施例提供的DAC单元600由两个相同的DAC子单元600a和600b组成，在对DAC单元600提供输入信号时，对第一DAC子单元600a的输入信号与图10和图11所示实施例相同，对第二DAC子单元600b的输入信号延迟半个周期，具体地，解码器200的输出端有2(2^N-1+M)根信号线，该2(2^N-1+M)根信号线一一对应的与2^N-1+M个第一DAC子单元600a和2^N-1+M个第二DAC子单元600b的开关对电路中的每个开关对连接，用于将解码器200接收的数字信号和时钟信号先传输给2^N-1+M个第一DAC子单元600a，并且在半个周期后传输给2^N-1+M个第二DAC子单元600b，使得2^N-1+M个DAC单元600在时钟信号的周期内将接收到的数字信号转换成模拟信号。

本实施例在具体实现中，由于每个DAC单元600中包括两个DAC子单元600a和600b，并且对第二DAC子单元600b的输入信号比对第一DAC子单元600a的输入信号延迟了半个周期，因此，将图14和图15所示的DAC单元600应用于图11所示的电流舵型DAC中时，开关控制单元500分别与2(2^N-1+M)个开关对电路连接，用于根据解码器200接收的数字信号，先导通数字信号对应的L个第一DAC子单元600a的第二开关对122中连接到电流舵型DAC的第二输出电压Voutp2的开关，即开关122a，在L个第一DAC子单元600a的输出电压平稳后，关闭L个第二开关对的开关122a，导通对应的L个第一开关对121中连接到电流舵型DAC的第一输出电压Voutp1的开关，即开关121a，并同时导通数字信号对应的L个第二DAC子单元600b的第二开关对122中连接到电流舵型DAC的第二输出电压Voutp2的开关，即开关122a，在L个第二DAC子单元600b的输出电压平稳后，关闭L个第二开关对122的开关122a，导通对应的L个第一开关对121中连接到电流舵型DAC的第一输出电压Voutp1的开关，即开关121a。

需要说明的是，本实施例分别对第一DAC子单元600a和第二DAC子单元600b的控制的方式与图10和图11所示实施例对DAC单元100的控制方式相同，其具体的实现过程和有益效果与上述实施例类似，故在此不再赘述。不同的是，本实施例中的电流舵型DAC中通过两个归零DAC子单元600a和600b形成一个非归零DAC单元600，即通过图14和图15所示DAC单元600构成的电流舵型DAC电路中，输出电压为非归零类型，如图16所示，为图14或图15所示DAC单元形成的电流舵型DAC的时序和输出波形的示意图，可以看出，第一DAC子单元600a中，第二开关对122的开关122a的输入信号gpa1比该第一DAC子单元600a中第一开关对121的开关121a的输入信号gp1提前一个半波，第二DAC子单元600b中，第二开关对122的开关122a的输入信号gpa2比该第二DAC子单元600b中第一开关对121的开关121a的输入信号gp2提前一个半波，并且，第一DAC子单元600a中，第二开关对122的开关122a的输入信号gpa1比第二DAC子单元600b中第二开关对122的开关122a的输入信号gpa2提前一个半波，通过对第一子单元600a和第二子单元600b的输入信号的时序的控制，可以形成由非归零DAC单元构成的电流舵型DAC。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种数模转换器DAC单元，其特征在于，包括：电流源电路和开关对电路，所述开关对电路包括并联的第一开关对和第二开关对；

所述电流源电路的一端或者所述开关对电路的一端连接到所述电流舵型DAC的电源电压，所述电流源电路另一端所述开关对电路的另一端连接，所述开关对电路中每个开关均与所述电流舵型DAC的信号线连接，其中，所述第一开关对的一个开关的一端连接到所述电流舵型DAC的第一输出电压，另一个开关的一端连接到所述电流舵型DAC的第一附加电压，所述第二开关对的一个开关的一端连接到所述电流舵型DAC的第二输出电压，另一个开关的一端连接到所述电流舵型DAC的第二附加电压。

2.根据权利要求1所述的DAC单元，其特征在于，所述第一开关对的两个开关一一对应的连接两个第一负载，所述第二开关对的两个开关一一对应的连接两个第二负载，所述第一负载与所述第二负载的负载阻值相等。

3.根据权利要求2所述的DAC单元，其特征在于，所述DAC单元由P沟道金属氧化物半导体场效应MOS晶体管PMOS构成，所述电流源电路包括串联的第一PMOS和第二PMOS，所述第一PMOS的源极具体连接到所述电流舵型DAC的电源电压，所述第一PMOS的漏极连接所述第二PMOS的源极，所述第一PMOS和所述第二PMOS的栅极均连接偏置电压；

所述第一开关对包括并联的第三PMOS和第四PMOS，所述第二开关对包括并联的第五PMOS和第六PMOS，其中，所述第三PMOS、所述第四PMOS、所述第五PMOS和所述第六PMOS的源极分别连接到所述第二PMOS的漏极，所述第三PMOS、所述第四PMOS、所述第五PMOS和所述第六PMOS的栅极分别连接到所述电流舵型DAC的信号线上，所述第三PMOS的漏极通过一个所述第一负载连接到所述电流舵型DAC的第一输出电压，所述第四PMOS的漏极通过另一个所述第一负载连接到所述电流舵型DAC的第一附加电压，所述第五PMOS的漏极通过一个所述第二负载连接到所述电流舵型DAC的第二输出电压，所述第六PMOS的漏极通过另一个所述第二负载连接到所述电流舵型DAC的第二附加电压。

4.根据权利要求2所述的DAC单元，其特征在于，所述DAC单元由N沟道MOS晶体管NMOS构成，所述电流源电路包括串联的第一NMOS和第二NMOS，所述第一NMOS的源极连接所述第二NMOS的漏极，所述第一NMOS和所述第二NMOS的栅极均连接偏置电压；

所述第一开关对包括并联的第三NMOS和第四NMOS，所述第二开关对包括并联的第五NMOS和第六NMOS，其中，所述第三NMOS、所述第四NMOS、所述第五NMOS和所述第六NMOS的漏极分别连接到所述第二NMOS的源极，所述第三NMOS、所述第四NMOS、所述第五NMOS和所述第六NMOS的栅极分别连接到所述电流舵型DAC的信号线上，所述第三NMOS的源极通过一个所述第一负载分别连接到所述电流舵型DAC的第一输出电压和电源电压，所述第四NMOS的源极通过另一个所述第一负载分别连接到所述电流舵型DAC的第一附加电压和电源电压，所述第五NMOS的源极通过一个所述第二负载分别连接到所述电流舵型DAC的第二输出电压和电源电压，所述第六PMOS的源极通过另一个所述第二负载分别连接到所述电流舵型DAC的第二附加电压和电源电压。

5.一种电流舵型数模转换器DAC，其特征在于，包括：解码器，以及并联的高N位DAC单元和低M位DAC单元，其中，N和M的取值为正整数，所述解码器的输入端分别连接数字信号和时钟信号；

所述高N位DAC单元包括2^N-1个并联的如权利要求1～4中任一项所述的DAC单元，并且所述2^N-1个DAC单元的输入电流相等，所述低M位DAC单元包括M个并联的如权利要求1～4中任一项所述的DAC单元；

所述解码器的输出端有2^N-1+M根信号线，所述2^N-1+M根信号线一一对应的与所述2^N-1+M个DAC单元的开关对电路中的每个开关对连接，用于将所述解码器接收的数字信号和时钟信号传输给所述2^N-1+M个DAC单元，使得所述2^N-1+M个DAC单元在所述时钟信号的周期内将所述接收到的数字信号转换成模拟信号。

6.根据权利要求5所述的电流舵型DAC，其特征在于，所述电流舵型DAC为N+M位DAC，所述N+M的值为2到16之间的整数。

7.根据权利要求5或6所述的电流舵型DAC，其特征在于，还包括：与所述解码器连接的开关控制单元，所述开关控制单元分别与2^N-1+M个所述开关对电路连接，用于根据所述解码器接收的数字信号，先导通所述数字信号对应的L个所述DAC单元的第二开关对中连接到所述电流舵型DAC的第二输出电压的开关，在L个所述DAC单元的输出电压平稳后，关闭L个所述第二开关对的一个开关，导通对应的L个所述第一开关对中连接到所述电流舵型DAC的第一输出电压的开关，L个所述第二开关对的另一个开关用于在每个时钟周期内将L个所述DAC单元的第一输出电压设置为0，其中，L为0到2^N-1+M之间的整数。

8.一种数模转换器DAC单元，其特征在于，包括：两个如权利要求1～4中任一项所述的DAC单元，其中，所述两个DAC单元的第一开关对的一个开关的一端相连接，第一开关对的另一个开关的一端相连接，第二开关对的一个开关的一端相连接，以及第二开关对的另一个开关的一端相连接。

9.一种电流舵型数模转换器DAC，其特征在于，包括：解码器，以及并联的高N位DAC单元和低M位DAC单元，其中，N和M的取值为正整数，所述解码器的输入端分别连接数字信号和时钟信号；

所述高N位DAC单元包括2^N-1个并联的如权利要求8所述的DAC单元，并且所述2^N-1个DAC单元的输入电流相等，所述低M位DAC单元包括M个并联的如权利要求8所述的DAC单元，其中，所述DAC单元包括第一DAC子单元和第二DAC子单元；

所述解码器的输出端有2(2^N-1+M)根信号线，所述2(2^N-1+M)根信号线一一对应的与所述2^N-1+M个第一DAC子单元和2^N-1+M个第二DAC子单元的开关对电路中的每个开关对连接，用于将所述解码器接收的数字信号和时钟信号先传输给所述2^N-1+M个第一DAC子单元，并且在半个周期后传输给所述2^N-1+M个第二DAC子单元，使得所述2^N-1+M个DAC单元在所述时钟信号的周期内将所述接收到的数字信号转换成模拟信号。

10.根据权利要求9所述的电流舵型DAC，其特征在于，还包括：与所述解码器连接的开关控制单元，所述开关控制单元分别与2(2^N-1+M)个所述开关对电路连接，用于根据所述解码器接收的数字信号，先导通所述数字信号对应的L个所述第一DAC子单元的第二开关对中连接到所述电流舵型DAC的第二输出电压的开关，在L个所述第一DAC子单元的输出电压平稳后，关闭L个所述第二开关对的所述开关，导通对应的L个所述第一开关对中连接到所述电流舵型DAC的第一输出电压的开关，并同时导通所述数字信号对应的L个所述第二DAC子单元的第二开关对中连接到所述电流舵型DAC的第二输出电压的开关，在L个所述第二DAC子单元的输出电压平稳后，关闭L个所述第二开关对的所述开关，导通对应的L个所述第一开关对中连接到所述电流舵型DAC的第一输出电压的开关，其中，L为0到2^N-1+M之间的整数。