TWI426711B

TWI426711B - 具自時脈的類比數位轉換裝置及其方法

Info

Publication number: TWI426711B
Application number: TW99111801A
Authority: TW
Inventors: Hung Wei Chen; Hsin Shu Chen
Original assignee: Univ Nat Taiwan
Priority date: 2010-04-15
Filing date: 2010-04-15
Publication date: 2014-02-11
Also published as: TW201136182A

Description

具自時脈的類比數位轉換裝置及其方法

本發明為有關於一種類比數位轉換裝置及其方法，特別是指一種避免放大未穩定訊號之自時脈的類比數位轉換裝置及其方法。

近年來，隨著數位化的蓬勃發展，類比數位轉換裝置(亦稱之為類比數位轉換器)扮演著關鍵性的角色。

一般而言，類比數位轉換裝置的作用是將類比的輸入轉換為相對應的數位輸出，較常見的有：快閃式(Flash)架構、兩步式(Two-step)架構及管線化(pipeline)架構......等等。其中，快閃式架構的轉換效率最快，但是由於所需比較器的數量同樣也是最高，因此造成功率消耗倍增。

有鑑於此，便有人提出兩步式架構，其將快閃式架構分為兩部分，使類比輸入訊號透過粗分(Coarse)的類比數位轉換以產生最高位元訊號，接著再透過數位類比轉換將此最高位元訊號還原成類比訊號後，以原類比輸入訊號減去還原的類比訊號產生餘數電壓，並且將此餘數電壓透過細分(Fine)的類比數位轉換產生最小位元訊號，最後再將最高位元訊號及最小位元訊號合併後產生數位輸出訊號。以此方式將可大幅降低比較器的數目，並且具有較低的功率消耗。然而，兩步式架構的餘數電壓放大具有穩定時間(settling time)的限制，因此轉換時間往往較長。

綜上所述，可知先前技術中長期以來一直存在餘數電壓放大具有穩定時間限制之問題，因此實有必要提出改進的技術手段，來解決此一問題。

有鑒於先前技術存在的問題，本發明遂揭露一種具自時脈的類比數位轉換裝置及其方法。

本發明所揭露之具自時脈的類比數位轉換裝置，包含：粗分類比數位轉換器、乘法式數位類比轉換器、細分類比數位轉換器及編碼數位校正模組。其中，粗分類比數位轉換器用以接收類比輸入訊號，並且將類比輸入訊號轉換為最高位元訊號(MSB)；乘法式數位類比轉換器用以將最高位元訊號轉換為類比訊號，並將類比輸入訊號與類比訊號相減以產生餘數電壓，且透過餘數放大電路，其所包含自時脈開關進行閂鎖控制及開關控制；細分類比數位轉換器分別根據相應的餘數電壓產生最小位元訊號(LSB)；編碼數位校正模組用以結合最高位元訊號及最小位元訊號以產生數位輸出訊號。

除此之外，此具自時脈的類比數位轉換裝置更包含時脈產生器以產生所需之時脈，以及包含電阻階梯以進行量化階層。而上述自時脈開關包含：閂鎖邏輯及自時脈邏輯。其中，閂鎖邏輯包含SR閂鎖器；自時脈邏輯包含反或閘(NOR)及反及閘(NAND)。另外，乘法式數位類比轉換器進行取樣時，另一乘法式數位類比轉換器進行餘數電壓放大。所述餘數電壓係透過閉迴路(close-loop)方式電性連接的運算放大器進行放大。乘法式數位類比轉換器更分別包含開關陣列、CR電容、CS電容、CF電容及運算放大器，此乘法式數位類比轉換器的電壓輸出為「(CR+nCS)/(CR+CF)*Vin-CS/(CR+CF)*D*Vref」，其中CR為CR 電容的電容值、CS為CS電容的電容值、CF為CF電容的電容值，其大小為相同的單位電容值、Vin為電壓輸入、D為粗分類比數位轉換器的輸出位元、Vref為參考電壓及n為常數。

至於本發明之具自時脈的類比數位轉換方法，其步驟包括：接收類比輸入訊號，並且將此類比輸入訊號轉換為最高位元訊號(MSB)；將最高位元訊號轉換為類比訊號，並將類比輸入訊號與此類比訊號相減以產生餘數電壓，且透過餘數放大電路，其包含自時脈開關進行閂鎖控制及開關控制；分別根據相應的餘數電壓產生最小位元訊號(LSB)；結合最高位元訊號及最小位元訊號以產生數位輸出訊號。

承上所述，其自時脈開關包含：閂鎖邏輯及自時脈邏輯。其中，閂鎖邏輯包含SR閂鎖器；自時脈邏輯包含反或閘(NOR)及反及閘(NAND)。所述餘數電壓係透過閉迴路(close-loop)方式電性連接的運算放大器進行放大。在類比輸入訊號轉換為最高位元訊號的步驟中包含低通濾波類比輸入訊號後，藉由取樣進行訊號擷取，再透過量化產生最高位元訊號。類比輸入訊號與類比訊號係透過減法器相減。而上述結合最高位元訊號及最小位元訊號則是透過由左至右依序排列的方式組合成數位輸出訊號。所述餘數電壓的輸入範圍涵蓋最高位元訊號轉換時所產生的錯誤範圍，並透過輸入校正電路校正最高位元訊號。

本發明所揭露之裝置與方法如上，與先前技術之間的差異在於本發明是透過自時脈開關產生控制訊號，以控制參考電壓的開關來避免在訊號穩定至正確方向前放大錯誤的餘數電壓，進而節省放大時間。

透過上述的技術手段，本發明可以達到提高轉換效率及降低功率消耗之技術功效。

以下將配合圖式及實施例來詳細說明本發明之實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。

在說明本發明所揭露之具自時脈的類比數位轉換裝置及其方法之前，先對本發明所自行定義的名詞作說明，本發明所提及的自時脈(self-timing)是指相異於外部的時脈產生器所產生的時脈，其透過在習知的閂鎖(latch)電路中設置反或閘(NOR)與反及閘(NAND)，能夠產生額外的時脈來控制開關(Switch)，此部分的詳細電路將在稍後配合圖式作詳細說明。

以下配合圖式對本發明具自時脈的類比數位轉換裝置及其方法作進一步說明，首先，先針對本發明具自時脈的類比數位轉換裝置作說明，請參閱「第1圖」，「第1圖」為本發明具自時脈的類比數位轉換裝置之方塊圖，包含：粗分類比數位轉換器110、乘法式數位類比轉換器120、細分類比數位轉換器130及編碼數位校正模組140。其中，粗分類比數位轉換器110用以接收類比輸入訊號，並且將此類比輸入訊號轉換為最高位元訊號(MSB)。在實際實施上，其轉換為最高位元訊號的方式是透過粗分(Coarse)的方式，由於此粗分為習知技術，故在此不再多作贅述。

乘法式數位類比轉換器120用以將最高位元訊號轉換為類比訊號，並將類比輸入訊號與此類比訊號相減以產生餘數電壓，且透過餘數放大電路，其所包含的自時脈開關進行閂鎖控制及開關控制。在實際實施上，乘法式數位類比轉換器120內的自時脈開關包含閂鎖邏輯及自時脈邏輯，其中閂鎖邏輯包含SR閂鎖器；而自時脈邏輯則包含反或閘(NOR)與反及閘(NAND)所組成的電路。使得自時脈開關能夠產生參考電壓的控制訊號，以便控制參考電壓的開關。所述乘法式數位類比轉換器120將在稍後配合圖式作更詳細的說明。另外，所述餘數電壓的輸入範圍涵蓋最高位元訊號轉換時所產生錯誤範圍，並且透過數位校正電路校正此最高位元訊號，由於其涵蓋方式及數位校正電路皆為習知技術，故在此不再多作贅述。

細分類比數位轉換器130分別根據乘法式數位類比轉換器120所產生相應的餘數電壓來產生最小位元訊號(LSB)。在兩步式(Two-step)的架構中，細分類比數位轉換器130與乘法式數位類比轉換器120皆具有二組。所述最小位元訊號是透過細分(Fine)轉換的方式產生，由於此部分為習知技術，故在此不再多作贅述。

編碼數位校正模組140用以結合粗分類比數位轉換器110所產生的最高位元訊號以及細分類比數位轉換器130所產生的最小位元訊號，用以產生數位輸出訊號。在實際實施上，所述編碼數位校正模組140可藉由重合一個位元的方式進行數位校正，並且以由左至右依序排列的方式組合成數位輸出訊號。然而，本發明並未以此限定編碼數位校正模組140所使用的數位校正技術。

除此之外，更包含時脈產生器150及電阻階梯160(Resister ladder)。其中，時脈產生器150用以產生本發明自時脈的類比數位轉換裝置所需之時脈，而所述電阻階梯160則是用於進行量化階層。由於時脈產生器150及電阻階梯160皆為習知技術，故在此不再多做贅述。

如「第2圖」所示，「第2圖」為本發明具自時脈的類比數位轉換方法之流程圖，其步驟包括：接收類比輸入訊號，並且將此類比輸入訊號轉換為最高位元訊號(MSB)(步驟210)；將最高位元訊號轉換為類比訊號，並將類比輸入訊號與此類比訊號相減以產生餘數電壓，且透過餘數放大電路，其所包含的自時脈開關進行閂鎖控制及開關控制(步驟220)；分別根據相應的餘數電壓產生最小位元訊號(LSB)(步驟230)；結合最高位元訊號及最小位元訊號以產生數位輸出訊號(步驟240)。在實際實施上，步驟210是透過低通濾波類比輸入訊號後，藉由取樣進行訊號擷取，再透過量化產生最高位元訊號。另外，步驟220將類比輸入訊號與此類比訊號相減則是透過減法器來實現。透過上述步驟，即可透過自時脈開關產生控制訊號，以控制參考電壓的開關來避免在訊號穩定至正確方向前放大錯誤的餘數電壓，進而節省放大時間。

以下配合「第3圖」至「第5B圖」以實施例的方式進行如下說明，請先參閱「第3圖」，「第3圖」為應用本發明的乘法式數位類比轉換器之電路示意圖。乘法式數位類比轉換器120包含：開關陣列121、CR電容122、CS電容123、CF電容124、運算放大器125及自時脈開關310。特別要說明的是，本發明並未以此限定乘法式數位類比轉換器120所包含的電子元件數量及類型。

前面提到，乘法式數位類比轉換器120會將類比輸入訊號與類比訊號相減以產生餘數電壓。因此，乘法式數位類比轉換器120除了對輸入(Vin)進行取樣外，亦會透過運算放大器125放大所產生的餘數電壓，並且將放大後的餘數電壓輸出至細分類比數位轉換器130以進行細分轉換。以此電路為例，此乘法式數位類比轉換器120的電壓輸出(Vout)為「(CR+nCS)/(CR+CF)*Vin-CS/(CR+CF)*D*Vref」，其中CR為CR電容122的電容值、CS為CS電容123的電容值、CF為CF電容124的電容值，其大小為相同的單位電容值、Vin為電壓輸入、D為粗分類比數位轉換器110的輸出位元、Vref為參考電壓及n為常數，在實際實施上，所述單位電容值可使用“50fF”，但並不以此為限。特別要說明的是，n所代表的常數為CS電容123的數量，如：數值“7”。

另外，乘法式數位類比轉換器120所包含的自時脈開關310可以產生控制訊號控制開關陣列121，此部分將在稍後配合圖式作詳細說明。特別要說明的是，所述自時脈開關310具有額外的時脈，此時脈與時脈產生器150所產生的時脈不同。而在兩步式的架構中，乘法式數位類比轉換器120具有二組，其中一組在進行取樣時，另一乘法式數位類比轉換器120則進行餘數電壓的放大處理，且餘數電壓係透過閉迴路(close-loop)方式電性連接的運算放大器進行放大。

接下來，請參閱「第4圖」，「第4圖」為應用本發明的自時脈開關之電路示意圖。其自時脈開關310包含：閂鎖邏輯410及自時脈邏輯420。其中，閂鎖邏輯410可為SR閂鎖器或具有相同功能的閂鎖電路；而自時脈邏輯420則如「第4圖」所示意的反或閘421(NOR)與反及閘422(NAND)組成。如此一來，自時脈開關310即可產生控制訊號以控制參考電壓(Vref)的開關。

如「第5A圖」所示意，「第5A圖」為習知的乘法式數位類比轉換器的輸入/輸出電壓之穩定示意圖。從「第5A圖」中可得知，習知的乘法式數位類比轉換器，其內部的運算放大器在進行放大時，輸入電壓與輸出電壓的變化。其中，Trec_in為運算放大器的輸入電壓從Vdrift效應恢復的時間、Trec_out為運算放大器的輸出電壓之恢復時間。當電壓未穩定時，運算放大器放大尚未穩定的訊號將造成恢復時間增長。

接著，請參閱「第5B圖」，「第5B圖」為應用本發明的乘法式數位類比轉換器的輸入/輸出電壓之穩定示意圖。透過上述具有自時脈開關310的乘法式數位類比轉換器120可節省恢復時間，搭配「第5A圖」及「第5B圖」可清楚看到，應用本發明的乘法式數位類比轉換器120，其內部的運算放大器125可避免放大尚未穩定的訊號，使得乘法式數位類比轉換器120節省放大時間而更為快速。

綜上所述，可知本發明與先前技術之間的差異在於透過自時脈開關產生控制訊號，以控制參考電壓的開關來避免在訊號穩定至正確方向前放大錯誤的餘數電壓，藉由此一技術手段可以解決先前技術所存在的問題，進而節省類比數位轉換裝置的放大時間，達成提高轉換效率及降低功率消耗之技術功效。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

110‧‧‧粗分類比數位轉換器

120‧‧‧乘法式數位類比轉換器

121‧‧‧開關陣列

122‧‧‧CR電容

123‧‧‧CS電容

124‧‧‧CF電容

125‧‧‧運算放大器

130‧‧‧細分類比數位轉換器

140‧‧‧編碼數位校正模組

150‧‧‧時脈產生器

160‧‧‧電阻階梯

310‧‧‧自時脈開關

410‧‧‧閂鎖邏輯

420‧‧‧自時脈邏輯

421‧‧‧反或閘

422‧‧‧反及閘

步驟210‧‧‧接收一類比輸入訊號，並且將該類比輸入訊號轉換為一最高位元訊號(MSB)

步驟220‧‧‧將該最高位元訊號轉換為一類比訊號，並將該類比輸入訊號與該類比訊號相減以產生一餘數電壓，且透過餘數放大電路，其所包含的一自時脈開關進行閂鎖(latch)控制及開關控制

步驟230‧‧‧分別根據相應的該餘數電壓產生一最小位元訊號(LSB)

步驟240‧‧‧結合該最高位元訊號及該最小位元訊號以產生一數位輸出訊號

第1圖為本發明具自時脈的類比數位轉換裝置之方塊圖。

第2圖為本發明具自時脈的類比數位轉換方法之流程圖。

第3圖為應用本發明的乘法式數位類比轉換器之電路示意圖。

第4圖為應用本發明的自時脈開關之電路示意圖。

第5A圖為習知的乘法式數位類比轉換器的輸入/輸出電壓之穩定示意圖。

第5B圖為應用本發明的乘法式數位類比轉換器的輸入/輸出電壓之穩定示意圖。