TW201322639A - 類比數位轉換器 - Google Patents

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Abstract

本發明係一種類比數位轉換器，其包含有一積分電路、一門檻訊號產生電路、一主比較電路、一子比較電路、一計數器及一解碼器。積分電路用於積分一輸入訊號而產生一積分訊號；門檻訊號產生電路用於產生一主門檻訊號與複數子門檻訊號；主比較電路用於依據積分訊號與主門檻訊號而產生複數主比較訊號；子比較電路用於依據積分訊號與複數子門檻訊號而產生複數子比較訊號；計數器用於計數該些主比較訊號而產生一第一計數訊號；以及解碼器用於解碼該些子比較訊號而產生一第二計數訊號；且第一計數訊號與第二計數訊號用於產生一數位訊號。

Description

類比數位轉換器
    本發明係有關於一種轉換器，特別是關於一種類比數位轉換器，其用於減少非線性誤差，以提高類比數位轉換器之精確度。
    按，許多電子裝置經常需要將實際環境所存在的各種物理現象，也就是類比訊號，轉換成微處理器可以處理的數位訊號，以便於輸入處理，有時也需要將微處理器處理後輸出的結果，轉換成類比訊號以做進一步利用。前者的過程稱為「類比/數位轉換(Analog-to-Digital Conversion)；簡稱ADC」，後者則稱為「數位/類比轉換(Digital-to-Analog Conversion)；簡稱DAC」。ADC技術主要分為積分式與比較式，而積分式又分為單斜率式(Single-Slope ADC)或雙斜率式(Dual-Slope ADC)；比較式又分為計數式(Counting ADC)、連續漸近式(Successive-Approximation ADC)、並聯比較式(Parallel-Comparator ADC)。這些ADC電路各有其優缺點，一般要視應用場合與條件來選用。
    在一般類比數位轉換器中，都具備有一積分電路，如第1圖所示，一輸入訊號IIN經由包含一電容C和一運算放大器12之一積分電路進行積分，如此即可在運算放大器12之輸出端D產生一積分訊號，如第2圖所示此積分訊號為一三角波訊號。一比較器14比較積分訊號與一參考訊號Vref，當積分訊號等於或高於參考訊號Vref即產生一比較訊號，所以比較訊號之數量即表示三角波訊號(積分訊號)之數量。一計數器16耦接比較器14之輸出端以計數比較訊號的數量，即用以計數三角波訊號之數量，如此即可產生數位訊號。每一比較訊號更作為一重置訊號RST1以重置積分電路，以重新積分輸入訊號IIN而產生積分訊號，即產生下一個三角波訊號。
    由上述可知，比較器14每比較積分訊號與參考訊號Vref而產生一比較訊號後，就必須要重置積分電路，以產生下一個積分訊號。所以，以一12位元類比數位轉換器而言，計數器16最多要計數4095次，所以積分電路最多就必須要被重置4095次。習知的積分電路在被重置時，係會產生非線性誤差(Integral Non-Linearity，INL)，且非線性誤差會被累積。因此，此非線性誤差會隨著積分電路被重置之次數增加而增加，如此則會降低類比數位轉換器的精確度。基於上述可知，如何減少非線性誤差為現今發展類比數位轉換器的一大重要課題。
    因此，本發明即在針對上述問題而提出一種類比數位轉換器，其可減少積分電路被重置之次數，而減少非線性誤差，進而提高類比數位轉換器之精確度，以解決上述問題。
    本發明之目的，在於提供一種類比數位轉換器，其減少積分電路被重置的次數而減少非線性誤差，以提高類比數位轉換器之精確度。
    本發明之類比數位轉換器包含一積分電路、一門檻訊號產生電路、一主比較電路、一子比較電路、一計數器與一解碼器。積分電路積分一輸入訊號而產生一積分訊號，門檻訊號產生電路產生一主門檻訊號與複數子門檻訊號，主比較電路依據積分訊號與主門檻訊號而產生複數主比較訊號，子比較電路依據積分訊號與該些子門檻訊號而產生複數子比較訊號，計數器計數該些主比較訊號而產生一第一計數訊號，解碼器解碼該些子比較訊號而產生一第二計數訊號，第一計數訊號與第二計數訊號用於產生一數位訊號。此外，本發明更包含一拴鎖器，拴鎖器用於拴鎖第一計數訊號與第二計數訊號以產生數位訊號。
    茲為使貴審查委員對本發明之技術特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：
    本發明之類比數位轉換器可應用於任何電子裝置，下述係以類比數位轉換器應用於光偵測裝置為例進行說明，但不侷限本發明之類比數位轉換器僅能用於光偵測裝置。首先，請參閱第3圖，其係本發明之類比數位轉換器之一實施例的電路圖。如圖所示，本發明類比數位轉換器包含一積分電路20、一門檻訊號產生電路30、一主比較電路40、一子比較電路50、一計數器60及一解碼器70。積分電路20接收並積分一輸入訊號IIN以產生一積分訊號VI。此實施例之輸入訊號IIN係一光感測器18偵測環境光之強度而產生，輸入訊號IIN之強度即表示環境光之強度。如圖所示，光感測器18耦接於積分電路20，而提供輸入訊號IIN至積分電路20。本發明之輸入訊號IIN也可以由溫度感測器、壓力感測器或其他環境感測器產生。
    門檻訊號產生電路30耦接主比較電路40與子比較電路50。門檻訊號產生電路30耦接一參考電壓VREFP與一參考準位VREFN，以產生一主門檻訊號與複數子門檻訊號VTH。該些子門檻訊號VTH之位準皆不相同。主比較電路40耦接積分電路20與門檻訊號產生電路30，而比較積分訊號VI與主門檻訊號，以產生複數主比較訊號VMAIN，即主比較電路40依據積分訊號VI與主門檻訊號產生該些主比較訊號VMAIN。子比較電路50耦接積分電路20與門檻訊號產生電路30，以比較積分訊號VI與該些子門檻訊號VTH而產生複數子比較訊號VSUB，即子比較電路50依據積分訊號VI與該些子門檻訊號VTH產生該些子比較訊號VSUB。
    於此實施例中，主門檻訊號為參考電壓VREFP與參考準位VREFN之間的差異值(VREFP-VREFN)，所以主比較電路40接收門檻訊號產生電路30之參考電壓VREFP與參考準位VREFN，以先比較參考電壓VREFP與參考準位VREFN，而獲得參考電壓VREFP與參考準位VREFN之間的差異值，再進而比較此差異值與積分訊號VI。此外，本發明之門檻訊號產生電路30可直接提供參考電壓VREFP與參考準位VREFN之間的差異值，即直接提供主門檻訊號至主比較電路40，主比較電路40即不需要先比較參考電壓VREFP與參考準位VREFN。上述之主門檻訊號為參考電壓VREFP與參考準位VREFN之間的差異值，其僅為本發明之實施例之一，本發明之主門檻訊號係依據使用需求而決定，並不侷限為參考電壓VREFP與參考準位VREFN之間的差異值。
    復參閱第3圖，當積分訊號VI大於主門檻訊號(VREFP-VREFN)時，主比較電路40即會產生主比較訊號VMAIN，且主比較訊號VMAIN作為一重置訊號RST2，而重置積分電路20，以重新積分輸入訊號IIN，而再產生積分訊號VI。如此，主比較電路40即會再次比較積分訊號VI與主門檻訊號，而再產生主比較訊號VMAIN。積分電路20與主比較電路40重覆進行上述運作，所以主比較電路40會依據積分訊號VI與主門檻訊號產生複數主比較訊號VMAIN。
    計數器60耦接主比較電路40而計數該些主比較訊號VMAIN之數量，以產生一第一計數訊號C1。解碼器70耦接子比較電路50而解碼該些子比較訊號VSUB以產生一第二計數訊號C2。此外，本發明更包含一拴鎖器80，其耦接計數器60與解碼器70用於栓鎖第一計數訊號C1與第二計數訊號C2以產生一數位訊號SD，以提供後續電路進行運用。換言之，本發明之第一計數訊號C1與第二計數訊號C2係用於產生數位訊號SD。
    請參閱第4圖，其為本發明之一實施例的波形圖。如圖所示，積分訊號VI為一三角波訊號。此實施例之主門檻訊號(VREFP-VREFN)為門檻訊號產生電路30之參考電壓VREFP與參考準位VREFN之間的差異值。第4圖為12位元類比數位轉換器之波形圖，以下係配合第3圖說明本發明之類比數位轉換器之運作。此實施例之計數器60為8位元計數器，所以第一計數訊號C1為8位元訊號。子比較電路50產生16個子比較訊號VSUB，解碼器70解碼此16個子比較訊號VSUB，而輸出第二計數訊號C2，第二計數訊號C2為4位元訊號。藉由8位元之第一計數訊號C1與4位元之第二計數訊號C2即可產生12位元的數位訊號SD。栓鎖器80為12位元栓鎖器，其用於栓鎖8位元之第一計數訊號C1與4位元之第二計數訊號C2而產生12位元的數位訊號SD。上述僅為本發明之一實施例，並非限制本發明之類比數位轉換器僅能為12位元類比數位轉換器。
    本發明之門檻訊號產生電路30所提供之主門檻訊號(VREFP-VREFN)為門檻訊號產生電路30之參考電壓VREFP與參考準位VREFN的差異值，所以主門檻訊號之準位高。由於，主比較電路40於積分訊號VI等於或高於主門檻訊號時，才會產生重置訊號RST2以重置積分電路20，且主門檻訊號之準位高於習用類比數位轉換器之參考訊號Vref的準位(參閱第2圖)，所以本發明之積分訊號VI的準位高於習用類比數位轉換器之積分訊號的準位，即如第4圖所示，積分訊號VI的準位高於小三角波訊號90的準位。小三角波訊號90為第2圖之習用積分訊號。於此實施例中，一個積分訊號VI包含16個小三角波訊號93，即一個積分訊號VI相當於包含16個小三角波訊號90。
    由上述說明可知，本發明之積分電路20所產生之一個積分訊號VI係包含複數個小三角波訊號93，所以一個積分訊號VI即表示複數個小三角波訊號93。於此實施例中，一個積分訊號VI表示有16個小三角波訊號93。以習用12位元類比數位轉換器而言，其計數器為一12位元計數器，以用於計數第4圖所示之小三角波訊號90的數量。於一轉換時間TS內，12位元計數器最多可計數4095個小三角波訊號90。換言之，習用12位元類比數位轉換器之積分電路於一轉換時間TS內，最多要產生4095個小三角波訊號90，所以必須要被重置4095次。然而，本發明之積分電路20係不需要被重置4095次。於此實施例中，一個積分訊號VI表示有16個小三角波訊號93，所以積分電路20最多僅產生256個積分訊號VI，因而本發明之主比較電路40最多僅產生255個重置訊號RST2，而重置本發明之積分電路20最多255次，所以其重置次數僅有習用類比數位轉換器被重置次數的16分之一。如此，即可有效降低積分電路20被重置的次數，而減少非線性誤差，以提高類比數位轉換器之精確度。第4圖所示之訊號CLOCK為電子裝置所產生，而用於控制類比數位轉換器之轉換時間TS，其為常用技術，所以於此不再詳述。
    門檻訊號產生電路30產生之該些子門檻訊號VTH的準位皆不相同，且該些子門檻訊號VTH的準位係分別對應於該些小三角波訊號93的準位，該些子門檻訊號VTH中的最大準位係相同於主門檻訊號之準位。於實施例中，由於一個積分訊號VI包含有16個小三角波訊號93，所以門檻訊號產生電路30係產生16個子門檻訊號VTH。
    子比較電路50比較積分訊號VI與該些子門檻訊號VTH，而產生複數子比較訊號VSUB。於此實施例中，積分訊號VI大於子門檻訊號VTH時，子比較訊號VSUB之準位為高準位。舉例來說，若積分訊號VI大於第一個、第二個與第三個子門檻訊號VTH，且小於第四個子門檻訊號VTH，則第一個、第二個與第三個子比較訊號VSUB之準位皆為高準位，而第四個子比較訊號VSUB之準位則為低準位。藉由該些子比較訊號VSUB可判斷小於主門檻訊號之積分訊號VI的位準，即判斷最後一個積分訊號VI的位準，進而判斷此最後一個積分訊號VI包含有幾個小三角波訊號93。舉例來說，若第一個、第二個與第三個子比較訊號VSUB之準位皆為高準位，而第四個子比較訊號VSUB之準位為低準位，則表示積分訊號VI大於第一個、第二個與第三個子門檻訊號VTH，且小於第四個子門檻訊號VTH，所以最後一個積分訊號VI包含有3個小三角波訊號93。
    解碼器70解碼該些子比較訊號VSUB而產生第二計數訊號C2。換言之，解碼器70將該些子比較訊號VSUB轉換為第二計數訊號C2。於此實施例中，第二計數訊號C2為4位元訊號。舉例來說，若第一個、第二個與第三個子比較訊號VSUB之準位皆為高準位，而第四個到第十六個子比較訊號VSUB之準位皆為低準位，則解碼器70輸出之第二計數訊號C2為0011，而表示積分訊號VI包含3個小三角波訊號93。於此實施例中，若第一個至第十六個子比較訊號VSUB之準位皆為高準位，則解碼器70輸出之第二計數訊號C2為0000。
    栓鎖器80耦接計數器60及解碼器70而接收並栓鎖第一計數訊號C1及第二計數訊號C2，以產生數位訊號SD。於此實施例中，第一計數訊號C1為數位訊號SD之第5~12個位元，而第二計數訊號C2為數位訊號SD之第1~4個位元。例如：第一計數訊號C1為「01001010」，第二計數訊號C2為「0011」，則數位訊號SD即為「010010100011」。
    由上述說明可知，第一計數器60用於計數完整之積分訊號VI的數量，完整之積分訊號VI的位準等於或大於主門檻訊號。子比較電路50用於得知未完整之積分訊號VI的位準，未完整之積分訊號VI的位準小於主門檻訊號，子比較電路50也就是用於得知最後一個積分訊號VI之位準。解碼器70用於依據子比較電路50之該些子比較訊號VSUB量化最後一個積分訊號VI之位準，並產生第二計數訊號C2，第二計數訊號C2相當於表示最後一個積分訊號VI所包含之小三角波訊號93的數量。
    藉由第一計數器60之第一計數訊號C1與解碼器70之第二計數訊號C2即可得知轉換時間TS內之完整積分訊號VI的數量與未完整積分訊號VI的位準，進而可得知所有積分訊號VI(包括完整積分訊號VI與最後一個積分訊號VI)所包含之小三角波訊號93的總數量。依據第一計數訊號C1與第二計數訊號C2所產生之數位訊號SD即表示轉換時間TS內之所有積分訊號VI所包含之小三角波訊號93的總數量。如此，即把類比之輸入訊號IIN轉換為數位訊號SD。於此實施例中，類比數位轉換器是將光感測器18所產生之輸入訊號IIN轉換為數位訊號SD。此數位訊號SD即表示環境光之強度。
    復參閱第3圖，積分電路20包含一運算放大器21、一第一電容22、一第一開關模組23及兩個放電端Vcmo1、Vcmi1。運算放大器21耦接光感測器18而接收輸入訊號IIN，且第一電容22並聯於運算放大器21以產生積分訊號VI。第一開關模組23包含複數開關24、25，且連接於第一電容22之兩端與兩放電端Vcmo1、Vcmi1之間，並受控於主比較電路40之重置訊號RST2，以放電第一電容22，而重置積分電路20。開關24耦接於第一電容22之一端與第一放電端Vcmo1之間，而開關25耦接於第一電容22之另一端與第二放電端Vcmi1之間，開關24與25受控於重置訊號RST2。
    門檻訊號產生電路30為一分壓電路，其包含複數電阻器31，該些電阻器31係相互串聯，門檻訊號產生電路30耦接主比較電路40與子比較電路50並產生主門檻訊號(VREFP-VREFN)與複數子門檻訊號VTH。主比較電路40包含一主比較器41，主比較器41耦接積分電路20與門檻訊號產生電路30，並比較積分訊號VI與主門檻訊號，而產生主比較訊號VMAIN，即依據依據積分訊號VI與主門檻訊號產生主比較訊號VMAIN。於此實施例中，主比較器21係接收門檻訊號產生電路30之參考電壓VREFP與參考準位VREFN，以取得主門檻訊號(VREFP-VREFN)。於本發明之一實施例中，主比較器41可為一遲滯比較器。
    子比較電路50包含複數子比較器51，每一子比較器51分別耦接門檻訊號產生電路30與積分電路20，如此，子比較電路50與主比較電路40接收相同的積分訊號VI，並接收門檻訊號產生電路30產生之該些子門檻訊號VTH，而比較積分訊號VI與該些子門檻訊號VTH以產生該些子比較訊號VSUB，即子比較電路50依據積分訊號VI與該些子門檻訊號VTH產生該些子比較訊號VSUB。於本發明之一實施例中，該些子比較器51可為遲滯比較器。該些子比較器51之數量係相同於積分訊號VI所包含之小三角波訊號93的數量。於此實施例中，子比較電路50包含有16個子比較器51。
    本發明之門檻訊號產生電路30之一實施例為分壓電路，但，門檻訊號產生電路30也可以是一電流源、一電壓源或其他訊號產生電路，並不侷限僅能為分壓電路。主比較電路40與子比較電路50除了運用比較器實現之外，亦可利用其他電子元件實現。
    基於上述之積分電路20、門檻訊號產生電路30、主比較電路40、子比較電路50、計數器60與解碼器70，本發明之類比數位轉換器減少積分電路20被重置的次數而減少非線性誤差，以提高類比數位轉換器之精確度，即本發明產生的數位訊號SD具有高精確度特性。此外，上述之積分電路20、門檻訊號產生電路30、主比較電路40與子比較電路50係可依據使用需求而設計並不侷限上述之實施例。
    請參閱第5圖，其係本發明之類比數位轉換器之另一實施例的電路圖。第5圖之類比數位轉換器之積分電路20更耦接一參考光感測器19，且積分電路20因參考光感測器19而在電路上有所調整，即第5圖之積分電路20包含運算放大器21、第一電容22、第一開關模組23、第一放電端Vcmo1、第二放電端Vcmi1、一第二電容26、一第二開關模組27、一第三放電端Vcmo2、一第四放電端Vcmi2。運算放大器21接收輸入訊號IIN與一基準訊號IBAS。基準訊號IBAS為參考光感測器19所產生。
    第一電容22並聯於運算放大器21的一側以產生積分訊號VI，且第二電容26並聯於運算放大器21的另一側以產生一修正訊號VC。積分訊號VI對應於輸入訊號IIN，修正訊號VC對應於基準訊號IBAS。第一開關模組23包含開關24、25，且連接於第一電容22的一端與第一放電端Vcmo1之間及連接於第一電容22的另一端與第二放電端Vcmi1之間，並受控於主比較電路40。第二開關模組27包含複數開關28、29，且開關28連接於第二電容26的一端與第三放電端Vcmo2之間，開關29連接於第二電容26的另一端與第四放電端Vcmi2之間，開關28、29並受控於主比較電路40所產生之重置訊號RST2，以對第二電容26放電。
    由於理論上，光感測器18於沒有光源狀態下而未感應到任何光線時，應不會產生任何輸入訊號IIN。然而，實際上光感測器18未感應到任何光線時，仍有可能會產生低準位之輸入訊號IIN。所以，本發明利用參考光感測器19相對於無光源全黑狀態下，而產生基準訊號IBAS，並利用積分電路20之運算放大器21與第二電容26積分此基準訊號IBAS而產生修正訊號VC。
    第一電容22之積分訊號VI與第二電容26之修正訊號VC會傳送至主比較電路40，主比較電路40之主比較器41會先比較積分訊號VI與修正訊號VC，再利用積分訊號VI與修正訊號VC之間的一差異值與門檻訊號產生電路30之主門檻訊號(VREFP-VREFN)進行比較，以產生該些主比較訊號VMAIN，即主比較電路40依據積分訊號VI、修正訊號VC與主門檻訊號產生該些主比較訊號VMAIN。由於，主比較電路40有以參考光感測器19之基準訊號IBAS為基礎，而修正積分訊號VI後，再與主門檻訊號進行比較，如此可提高光偵測裝置之偵測精確度。
    如同上述，積分電路20亦會提供修正訊號VC至子比較電路50，子比較電路50之該些子比較器51會先比較積分訊號VI與修正訊號VC，再利用積分訊號VI與修正訊號VC之間的差異值與門檻訊號產生電路30之該些子門檻訊號VTH進行比較，以產生該些子比較訊號VSUB，即子比較電路50依據積分訊號VI、修正訊號VC與該些子門檻訊號VTH產生該些子比較訊號VSUB。
    綜上所述，本發明係一種類比數位轉換器，其包含有積分電路、門檻訊號產生電路、主比較電路、子比較電路、計數器與解碼器。積分電路用於積分輸入訊號而產生積分訊號；門檻訊號產生電路用於產生主門檻訊號與複數子門檻訊號；主比較電路用於依據積分訊號與主門檻訊號而產生複數主比較訊號；子比較電路用於依據積分訊號與該些子門檻訊號而產生複數子比較訊號；計數器用於計數該些主比較訊號而產生第一計數訊號；解碼器用於解碼該些子比較訊號而產生第二計數訊號。第一計數訊號與第二計數訊號用於產生數位訊號。本發明之類比數位轉換器可以減少積分電路被重置的次數而減少非線性誤差，以提高類比數位轉換器之精確度。
    故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請，祈鈞局早日賜准專利，至感為禱。
    惟以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
12．．．運算放大器
14．．．比較器
16．．．計數器
18．．．光感測器
19．．．參考光感測器
20．．．積分電路
21．．．運算放大器
22．．．第一電容
23．．．第一開關模組
24．．．開關
25．．．開關
26．．．第二電容
27．．．第二開關模組
28．．．開關
29．．．開關
30．．．門檻訊號產生電路
31．．．電阻器
40．．．主比較電路
41．．．主比較器
50．．．子比較電路
51．．．子比較器
60．．．計數器
70．．．解碼器
80．．．栓鎖器
90．．．小三角波訊號
93．．．小三角波訊號
C．．．電容
C1．．．第一計數訊號
C2．．．第二計數訊號
D．．．輸出端
IBAS．．．基準訊號
IIN．．．輸入訊號
RST1．．．重置訊號
RST2．．．重置訊號
SD．．．數位訊號
TS．．．轉換時間
VC．．．修正訊號
Vcmi1．．．第二放電端
Vcmi2．．．第四放電端
Vcmo1．．．第一放電端
Vcmo2．．．第三放電端
VI．．．積分訊號
VMAIN．．．主比較訊號
Vref．．．參考訊號
VREFN．．．參考準位
VREFP．．．參考電壓
VSUB．．．子比較訊號
VTH．．．子門檻訊號
第1圖係習知之類比數位轉換器的電路圖；
第2圖係習知之類比數位轉換器的波形圖；
第3圖係本發明之類比數位轉換器之一實施例的電路圖；
第4圖係本發明之類比數位轉換器之一實施例的波形圖；及
第5圖係本發明之類比數位轉換器之另一實施例的電路圖。
18．．．光感測器
20．．．積分電路
21．．．運算放大器
22．．．第一電容
23．．．第一開關模組
24．．．開關
25．．．開關
30．．．門檻訊號產生電路
31．．．電阻器
40．．．主比較電路
41．．．主比較器
50．．．子比較電路
51．．．子比較器
60．．．計數器
70．．．解碼器
80．．．栓鎖器
C1．．．第一計數訊號
C2．．．第二計數訊號
IIN．．．輸入訊號
RST2．．．重置訊號
SD．．．數位訊號
Vcmi1．．．第二放電端
Vcmo1．．．第一放電端
VI．．．積分訊號
VMAIN．．．主比較訊號
VREFN．．．參考準位
VREFP．．．參考電壓
VSUB．．．子比較訊號
VTH．．．子門檻訊號

Claims (12)

  1. 一種類比數位轉換器，其包含：
    一積分電路，積分一輸入訊號，而產生一積分訊號；
    一門檻訊號產生電路，產生一主門檻訊號與複數子門檻訊號；
    一主比較電路，依據該積分訊號與該主門檻訊號，而產生複數主比較訊號；
    一子比較電路，依據該積分訊號與該些子門檻訊號，而產生複數子比較訊號；
    一計數器，計數該些主比較訊號，而產生一第一計數訊號；以及
    一解碼器，解碼該些子比較訊號，而產生一第二計數訊號；
    其中，該第一計數訊號與該第二計數訊號用於產生一數位訊號。
  2. 如申請專利範圍第1項所述之類比數位轉換器，其更包含：
    一栓鎖器，栓鎖該第一計數訊號與該第二計數訊號，以產生該數位訊號。
  3. 如申請專利範圍第1項所述之類比數位轉換器，其中該主比較電路比較該積分訊號與該主門檻訊號，而產生該些主比較訊號，該子比較電路比較該積分訊號與該些子門檻訊號，而產生該些子比較訊號。
  4. 如申請專利範圍第1項所述之類比數位轉換器，其中該積分電路包含：
    一運算放大器，接收該輸入訊號；
    一電容，並聯於該運算放大器，以產生該積分訊號；及
    一開關模組，連接於該電容之兩端與兩放電端之間，並受控於該主比較電路。
  5. 如申請專利範圍第1項所述之類比數位轉換器，其中該積分電路更積分一基準訊號，而產生一修正訊號，該主比較電路依據該積分訊號、該修正訊號和該主門檻訊號，而產生該些主比較訊號，該子比較電路依據該積分訊號、該修正訊號與該些子門檻訊號，而產生該些子比較訊號。
  6. 如申請專利範圍第5項所述之類比數位轉換器，其中該主比較電路比較該積分訊號與該修正訊號之間的一差異值和該主門檻訊號，而產生該些主比較訊號，該子比較電路比較該積分訊號與該修正訊號之間的該差異值與該些子門檻訊號，而產生該些子比較訊號。
  7. 如申請專利範圍第5項所述之類比數位轉換器，其中該積分電路更包含：
    一運算放大器，接收該輸入訊號與該基準訊號；
    一第一電容，並聯於該運算放大器的一側，以產生該積分訊號；
    一第二電容，並聯於該運算放大器的另一側，以產生該修正訊號；
    一第一開關模組，連接於該第一電容的一端與一第一放電端之間及連接於該第一電容的另一端與一第二放電端之間，並受控於該主比較電路；以及
    一第二開關模組，連接於該第二電容的一端與一第三放電端之間及連接於該第二電容的另一端與一第四放電端之間，並受控於該主比較電路。
  8. 如申請專利範圍第1項所述之類比數位轉換器，其中該門檻訊號產生電路為一分壓電路。
  9. 如申請專利範圍第1項所述之類比數位轉換器，其中該主比較電路產生之該些主比較訊號更用於重置該積分電路，以重新積分該輸入訊號，而產生該積分訊號。
  10. 如申請專利範圍第1項所述之類比數位轉換器，其中該子比較電路更包含：
    複數子比較器，依據該積分訊號與該些子門檻訊號而產生該些子比較訊號，以產生該數位訊號。
  11. 如申請專利範圍第10項所述之類比數位轉換器，其中該主比較電路包含一主比較器，該主比較器依據該積分訊號與該主門檻訊號，而產生該些主比較訊號，該主比較器及該些子比較器分別為一遲滯比較器。
  12. 如申請專利範圍第1項所述之類比數位轉換器，其中該主門檻訊號之準位係相同於該些子門檻訊號中的最大準位。
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