JPH0690168A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、Ｓ／Ｎ特性を向上させたＡ／Ｄ
変換回路である。 【構成】 入力アナログ信号もしくはＡ／Ｄ変換器１の
出力デジタル信号レベルが所定時間の間所定レベル範囲
内にあることを検出して検出出力とするレベル検出手段
である積分器２，コンパレータ３，時定数回路５が設け
られ、これらのレベル検出手段の出力により、検出する
以降の回路を切り替えて出力レベルを所定値に固定する
スイッチ４を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、テジタルオ
ーディオ（ＤＡＴ，Ｍini Ｄisk ，ＤＣＣ）等に使用さ
れるＡ／Ｄ変換回路に関するものである。

【０００２】

【従来の技術】Ａ／Ｄ変換回路を実現するために、その
動作原理から例えば、逐次比較型、積分型、ΣΔ型など
があり、構成要素からは例えば、ラダー抵抗型、電荷
型、電流変換型など、様々な方式が提案されている。

【０００３】いずれの方式でもＡ／Ｄ変換するために、
図９(a) に示すようなアナログ入力信号の高域成分をカ
ットするプレフィルタ２１と高域成分がカットされたそ
の出力を標本化するサンプル・アンド・ホールド回路２
２およびデジタル値に変換するための量子化器２３から
なるのが一般的である。

【０００４】また、図９(b) に示すように、オーバーサ
ンプリング技術を用いて高い周波数で標本化し量子化し
たあと、所望の標本化周波数に落とすためデシメーショ
ンフィルタ２４を加えた構成のものが知られている。

【０００５】さらに、図９(c) に示すように、Ａ／Ｄ変
換精度を上げるため、ディザ発生器２５とＤ／Ａ変換器
２６を付加してディザを加える処理を行うものも知られ
ている。

【０００６】以上の構成は、逐次比較型や積分型の代表
的な構成であるが、ΣΔ型のＡ／Ｄ変換回路も量子化に
当たりΣΔ変調を行っている他は、プレフィルタ２１か
らデシメーションフィルタ２４までの構成は同図(b) に
示す回路と同様な構成をしている。

【０００７】

【発明が解決しようとする課題】以上に示した従来のＡ
／Ｄ変換回路は、アナログ入力信号を量子化する際、ま
たは量子化した後において、雑音についての処理を何ら
行っていないので、アナログ入力信号に重畳する雑音
や、Ａ／Ｄ変換過程で発生する雑音、さらには、ディザ
を加えたことにより発生する白色性雑音等のため、入力
信号が無信号の場合でもデジタル出力がデジタル的にゼ
ロ固定になることがない。

【０００８】このため、Ａ／Ｄ変換器の特性を決める要
素であるＳ／Ｎ比の測定において、本来の性能が引き出
せず、数値的には悪い値を採ってしまう。このことは、
特にディザを加えている場合に著しく現れる。この発明
は、このような問題を解決するためになされたもので、
Ｓ／Ｎ比の良いＡ／Ｄ変換回路を提供することを目的と
している。

【０００９】

【課題を解決するための手段】この発明のＡ／Ｄ変換回
路は、入力アナログ信号をデジタル信号に変換するＡ／
Ｄ変換手段と、入力アナログ信号もしくはＡ／Ｄ変換手
段の出力デジタル信号レベルが所定時間の間所定レベル
範囲内にあることを検出して検出出力とするレベル検出
手段と、検出出力によりレベル検出手段が検出する以降
の回路の出力レベルを所定値に固定するレベル固定手段
とを備えた構成になっている。

【００１０】また、レベル固定手段はレベル検出手段の
検出出力により減衰量が制御されるアッテネータである
ことも特徴としている。さらに、アッテネータの減衰量
を時間的に徐々に制御することも特徴としている。ま
た、レベル検出手段が検出する以降の回路でレベル固定
手段が設けられる位置の前位置に信号を遅延させる遅延
手段を設ける構成もとれる。また、レベル固定手段のレ
ベル固定動作を任意の制御信号で有効もしくは無効とす
る手段を備えた構成もとれる。さらに、出力レベルを制
御信号により任意のＤＣ値に固定する手段を備えたＡ／
Ｄ変換回路でもある。

【００１１】

【作用】このように構成することで、入力信号が一定時
間の間あるレベル以下の範囲であれば、デジタル出力を
デジタルゼロもしくはあるＤＣ値に固定でき、Ｓ／Ｎ特
性を向上させることができる。また、入力信号に関係な
く出力レベルを任意のＤＣ値に固定できるＡ／Ｄ変換回
路を提供することもできる。

【００１２】

【実施例】以下、図面を参照しながらこの発明の一実施
例を説明する。図１は、この発明のデジタル回路を用い
て実現した第１の実施例の構成を示すブロック回路図で
ある。

【００１３】同図において、Ａ／Ｄ変換器１はアナログ
入力端子から送られるアナログ信号をサンプリングする
サンプル・アンド・ホールド回路１ａと、アナログ信号
をデジタル値に変換するための量子化器１ｂで構成され
ており、量子化器１ｂの出力はデジタル積分器２とコン
パレータ３のそれぞれの入力および回路切替用のスイッ
チＳＷ４の一方の切替接点４ａに接続されている。

【００１４】また、デジタル積分器２の出力はコンパレ
ータ３の他方の入力およびスイッチＳＷ４の他方の切替
接点４ｂに接続されている。そして、コンパレータ３の
出力は時定数回路５を介して、回路切替用のスイッチＳ
Ｗ４の切替動作用の図示しない電磁コイルに接続されて
おり、通常時は切替接点４ａ側に接続されている共通接
点４ｃを切替接点４ｂ側に切替える切替動作を行うよう
になっている。さらに、スイッチＳＷ４の共通接点４ｃ
は、このＡ／Ｄ変換回路のデジタル出力端子に接続され
ている。

【００１５】このように構成された実施例において、量
子化器１ａによりＡ／Ｄ変換されたデジタル信号ｘをデ
ジタル積分器２において積分してＤＣ値を求める。もし
もアナログ入力が無信号でかつオフセットがない場合
は、デジタル積分器２の出力はデジタルゼロに近い値ｙ
となる。この出力値ｙが無信号時の値を示している。

【００１６】量子化器１ａのデジタル信号出力ｘを、コ
ンパレータ３においてデジタル積分器２の出力ｙと比較
して、ｘの値がｙ±αの範囲内にあれば入力は無信号と
判断する。なお、誤判断を防ぐため時定数回路５におい
て、一定時間継続してｙ±α内にあれば無信号と判断す
るようにしている。

【００１７】このようにｘの値が一定時間継続してｙ±
α内であればコンパレータ３を介して、スイッチＳＷ４
の共通接点４ｃを切替接点４ｂ側に切替えて、デジタル
出力端子にデジタル積分器２の出力値ｙをＡ／Ｄ変換結
果として出力する。

【００１８】この状態においても量子化器１ａの出力ｘ
は、コンパレータ４においてデジタル積分器２の出力ｙ
と比較されており、一つのサンプルでもｙ±αの幅をは
ずれたものを検出すると、コンパレータ３はスイッチＳ
Ｗ４の共通接点４ｃを切替接点４ａ側に切替えて、量子
化器１ａの出力ｘをＡ／Ｄ変換出力としてデジタル出力
端子に送る。

【００１９】図２は、アナログ回路を用いて実現した第
２の実施例の構成を示すブロック回路図である。この実
施例はＡ／Ｄ変換される前のアナログ回路部分にアナロ
グの積分回路２Ａと二つのコンパレータ３Ａ，３Ｂおよ
びコンパレータ３Ａ，３Ｂの出力にゲートＧを介して接
続される時定数回路５Ａとが設けられており、スイッチ
ＳＷ４の共通接点４ｃは図示しないＡ／Ｄ変換器の入力
に接続されるようになっている。

【００２０】また、この実施例では積分回路２Ａの出力
ｙに許容幅±αを付加してコンパレータ３Ａ，３Ｂに送
るための加算器６Ａ，６Ｂが設けられており、アナログ
入力端子からのアナログ入力信号は積分回路２Ａと二つ
のコンパレータ３Ａ，３Ｂの一方の入力およびスイッチ
ＳＷ４の切替接点４ａに接続されている。

【００２１】また、第１の実施例と同様に、スイッチＳ
Ｗ４の切替接点４ｂは積分回路２Ａに、時定数回路５Ａ
の出力はスイッチＳＷ４の切替動作用の図示しない電磁
コイルに接続されている。

【００２２】このような構成になる実施例において、ア
ナログ入力信号ｘは積分回路２Ａに入力されて積分され
る。無信号であれば、積分回路２Ａの積分出力ｙは当然
ゼロに近い値になる。

【００２３】この積分出力ｙは二つの加算器６Ａ，６Ｂ
に送られて、それぞれにおいて許容偏差値±αが加算さ
れて、ｙ＋αとｙ−αの比較基準値が作成され、コンパ
レータ３Ａ，３Ｂの他方側の入力に送られてアナログ入
力信号ｘと比較される。

【００２４】アナログ入力信号ｘがこれらのコンパレー
タ３Ａ，３Ｂにおいてｙ±αの範囲内である検出出力が
ゲートＧを介して時定数回路５Ａに送られ、この時定数
回路５Ａにおいて一定時間継続していると判断すると、
第１の実施例と同様に、時定数回路５ＡはスイッチＳＷ
４の共通接点４ｃを切替接点４ｂ側に切替えて、積分回
路２Ａの出力ｙをアナログ入力信号としてＡ／Ｄ変換器
側に送る。この実施例は信号処理をアナログ回路で行う
だけで、原理的には第１の実施例と同じであり、回路構
成は第１の実施例より簡単になる。

【００２５】図３は、第１，第２の実施例を変形した第
３の実施例である。この実施例は信号処理回路をアナロ
グ回路で形成する点において第２の実施例に近いが、こ
の実施例では積分回路２Ａの代わりに基準電圧源７と、
デジタル積分器２の出力の代わりにデジタルゼロを発生
するＤＺＧ８を設けており、また、回路切替用のスイッ
チＳＷ４を第１の実施例と同様に、Ａ／Ｄ変換器１の出
力側に設けた実施例である、

【００２６】基準電圧源７は無信号時におけるアナログ
入力レベルの電圧を発生させるもので、ＤＺＧ８は無信
号時におけるデジタル積分器２の出力に相当するデジタ
ルゼロまたは、それに近い値のデジタル信号を発生する
ものである。

【００２７】この実施例によれば、回路構成がより簡単
になり、しかもＡ／Ｄ変換器１で発生するアナログ的な
雑音があっても、その出力をデジタルゼロ相当の値に固
定することができる。

【００２８】図４に示す第４，第５の実施例は、ディザ
発生器９を設けてその出力をＡ／Ｄ変換器１の出力に加
算するとともにディザ発生器９の出力をＤ／Ａ変換器１
０を介して入力側に加算するディザ処理を行う場合の実
施例である。

【００２９】同図(a) に示す第４の実施例は、第２，第
３の実施例の積分回路２Ａまたは基準電圧源７，コンパ
レータ３Ａ，３Ｂおよび時定数回路５Ａ等を代表するア
ナログ方式の無信号検出回路１１において、無信号を検
出したときスイッチＳＷ４の共通接点４ｃを切替接点４
ｂ側に切替えて、ＤＺＧ８において発生するデジタルゼ
ロ相当の信号をデジタル出力として送出する実施例であ
る。

【００３０】同図(b) に示す第５の実施例は、ディザ処
理を付加した第４の実施例を変形した実施例である。こ
の実施例は第１の実施例のデジタル積分器２，コンパレ
ータ３，時定数回路５を代表するデジタル方式の無信号
検出回路１１ＡをＡ／Ｄ変換器１の出力側に設けたもの
である。

【００３１】この実施例は、アナログ回路に較べて安定
なデジタル回路の無信号検出回路１１Ａを設けているの
で動作上安定であるが、ディザ処理を付加しているの
で、加えたディザを引算して入力信号があるかどうかを
調べる必要がある。

【００３２】図５に示す実施例は、第５の実施例の上記
した問題を解決した第６の実施例である。この実施例は
高域集中型の帯域外ディザを付加したオーバーサンプリ
ングタイプのＡ／Ｄ変換回路を用いるものである。

【００３３】同図(a) に示すように、高域集中ディザ発
生器９Ａの出力をＤ／Ａ変換器１０Ａを介してＡ／Ｄ変
換器１の入力側に加え、Ａ／Ｄ変換器１の出力側にデシ
メーションフィルタ１２を設けている。

【００３４】この回路において、同図(b) は入力アナロ
グ信号の周波数の成分分布を示し、同図(c) は入力アナ
ログ信号にＤ／Ａ変換器１０Ａを通して送られる高域集
中ディザ発生器９Ａの出力を加えた波形の周波数の成分
分布を、同図(d) はＡ／Ｄ変換器１の出力の周波数の成
分分布を、また、同図(e) はデシメーションフィルタ１
２を通した後の出力の周波数成分分布を示している。

【００３５】これら図で理解できるように、Ａ／Ｄ変換
器１の出力までは高域集中ディザ発生器９Ａの出力のデ
ィザ成分が含まれているが、デシメーションフィルタ１
２を通した後では、このフィルタによりディザ成分が除
かれているので、デシメーションフィルタ１２の後にデ
ジタル方式の無信号検出回路１１Ａを設けたこの実施例
の場合、ディザを加えた影響は除かれ、安定した回路が
構成できる。

【００３６】この実施例で、プレフィルタの位置を明示
しなかったが、ディザの周波数分布が十分に管理されて
おり、標本化する際に、折り返し雑音を生じないようナ
イキスト周波数以下になっていれば、ディザの加算位置
はプレフィルタの前でも後でも構わない。しかし、ディ
ザの周波数分布がナイキスト周波数以上に分布している
場合は、プレフィルタの前に加える必要がある。

【００３７】図６に示す第７の実施例は、上記した各実
施例が無信号を検出してスイッチＳＷ４の共通接点４ｃ
を切替接点４ａ側に切替えるタイミングが、実際に無信
号になってからある時間遅れるのを補正する実施例であ
る。この実施例は同図(a) に示すように、Ａ／Ｄ変換器
１の後に信号を所定時間、例えば、τだけ遅延させるデ
ィレイ回路１３を設け、同図(b) に示すように、

【００３８】無信号検出回路１１Ａの無信号検出からス
イッチＳＷ４の共通接点４ｃを切替接点４ａ側に切替え
るまでの遅延タイミングτと同じ遅延時間τだけ信号を
遅らせて、スイッチＳＷ４の切替動作の遅れを補正する
実施例である。

【００３９】この実施例によれば、無信号になった時、
信号もスイッチＳＷ４の切替時間τだけ遅れるので、見
掛上、直ちにデジタルゼロを送出したようにすることが
できる。

【００４０】なお、この実施例は無信号検出回路として
デジタル方式の無信号検出回路１１Ａを用いたものを説
明したが、アナログ方式の無信号検出回路１１を使用す
る場合も同様に実施できる。

【００４１】図７に示す第８の実施例は、スイッチＳＷ
４の切替動作におけるレベルの不連続を解消しようとす
る実施例である。この実施例は同図(a) に示すように、
Ａ／Ｄ変換器１の後に、切替スイッチに代わり、信号を
徐々に減衰または反対に出力アップさせるデジタルアッ
テネータ１４を設けている。

【００４２】このデジタルアッテネータ１４は無信号検
出回路１１Ａの検出出力を受けて、無信号を検出したと
きはその減衰量を０ｄＢから徐々に無限大に、反対に信
号を検出したときは無限大の減衰量から徐々に０ｄＢに
戻す動作を行う。このようにレベルを徐々に変化させる
ことで、切替スイッチによって強制的な切替により発生
する雑音を抑えることができる。

【００４３】但し、デジタルアッテネータ１４はそれな
りのハードウェア構成が必要になるので、先に示したデ
シメーションフィルタ１２で同時に行うなどの配慮が望
まれる。

【００４４】図８(a) に示す第９の実施例は、ゲート１
５を設けて、外部から入力する「検出ＯＮ／ＯＦＦ」の
制御信号をも加味して、スイッチＳＷ４の切替動作を制
御する実施例であり、入力信号のノイズなどで無信号検
出回路１１Ａを動作させたくないとき等に有効である。

【００４５】また、同図(b) に示す第１０の実施例は、
外部の「出力制御信号」によりスイッチＳＷ４の切替動
作を制御する実施例であり、任意の時間にデジタル出力
をＤＣ値に設定することができるので、Ａ／Ｄ変換器１
を動作させないとき等に利用できる。なお、この発明は
上記実施例に限定されるものではなく、要旨を変更しな
い範囲で変形して実施できる。

【００４６】

【発明の効果】この発明によれば、無信号時においてデ
ジタル出力を完全にデジタルゼロまたは、所要のＤＣ値
に固定することができるので、Ｓ／Ｎ特性が非常に優れ
たＡ／Ｄ変換回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の構成を示すブロック
回路図。

【図２】第２の実施例の構成を示すブロック回路図。

【図３】第３の実施例の構成を示すブロック回路図。

【図４】第４，第５の実施例の構成を示すブロック回路
図。

【図５】第６の実施例の構成を示すブロック回路図と回
路各部における周波数成分分布の説明図。

【図６】第７の実施例の構成を示すブロック回路図とこ
の実施例の遅延動作の説明図。

【図７】第８の実施例の構成を示すブロック回路図とこ
の実施例の動作の説明図。

【図８】第９，第１０の実施例の構成を示すブロック回
路図。

【図９】従来のＡ／Ｄ変換回路の構成を示すブロック回
路図。

【符号の説明】

１…Ａ／Ｄ変換器、１ａ…サンプル・アンド・ホールド
回路、１ｂ…量子化器 ２…デジタル積分器、２Ａ…積分回路、３，３Ａ，３Ｂ
…コンパレータ、４…スイッチＳＷ、５，５Ａ…時定数
回路、６Ａ，６Ｂ…加算器、７…基準電圧源、８…ＤＺ
Ｇ、９…ディザ発生器、９Ａ…高域集中ディザ発生器、
１０，１０Ａ…Ｄ／Ａ変換器、１１，１１Ａ…無信号検
出回路、１２…デシメーションフィルタ、１３…ディレ
イ回路、１４…デジタルアッテネータ、１５…ゲート。

Claims (8)

【特許請求の範囲】
1. 【請求項１】入力アナログ信号をデジタル信号に変換す
   るＡ／Ｄ変換手段と、 前記入力アナログ信号もしくは前記Ａ／Ｄ変換手段の出
   力デジタル信号レベルが所定時間の間所定レベル範囲内
   にあることを検出して検出出力とするレベル検出手段
   と、 前記検出出力により前記レベル検出手段が検出する以降
   の回路の出力レベルを所定値に固定するレベル固定手段
   と、 を備えたことを特徴とするＡ／Ｄ変換回路。
2. 【請求項２】前記レベル固定手段は前記レベル検出手段
   の検出出力により減衰量が制御されるアッテネータであ
   ることを特徴とする請求項１記載のＡ／Ｄ変換回路。
3. 【請求項３】前記アッテネータの減衰量を時間的に徐々
   に制御することを特徴とする請求項２のＡ／Ｄ変換回
   路。
4. 【請求項４】前記レベル検出手段が検出する以降の回路
   で前記レベル固定手段が設けられる位置の前位置に信号
   を遅延させる遅延手段を設けたことを特徴とする請求項
   １乃至請求項３のいずれかに記載のＡ／Ｄ変換回路。
5. 【請求項５】前記レベル固定手段のレベル固定動作を任
   意の制御信号で有効もしくは無効とする手段を備えたこ
   とをことを特徴とする請求項１乃至請求項４のいずれか
   に記載のＡ／Ｄ変換回路。
6. 【請求項６】入力アナログ信号をデジタル信号に変換す
   るＡ／Ｄ変換手段を有するＡ／Ｄ変換回路であって、 出力レベルを制御信号により任意のＤＣ値に固定する手
   段を備えたことを特徴とするＡ／Ｄ変換回路。
7. 【請求項７】入力アナログ信号が所定時間の間所定レベ
   ル範囲内にあることを検出し、この検出結果に応じてア
   ナログ信号出力を所定値に固定する入力レベル固定手段
   と、 この入力レベル固定手段のアナログ信号出力をデシタル
   信号に変換するＡ／Ｄ変換手段と、 を備えたことを特徴とするＡ／Ｄ変換回路。
8. 【請求項８】入力アナログ信号をデシタル信号に変換し
   出力するＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段のデシタル信号が所定時間の間所定
   レベル範囲内にあることを検出し、この検出結果に応じ
   て出力を所定値に固定するデジタルレベル固定手段と、 を備えたことを特徴とするＡ／Ｄ変換回路。