JP2002141802A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のＡＤコンバータを切り替えて多ビット
量子化符号化を図る際の、これらＡＤコンバータの切り
替えノイズの発生を防止する。 【解決手段】 複数のＡＤコンバータ１１，１３を使用
して、これら複数のＡＤコンバータの夫々の量子化ビッ
ト数を越える多ビットデジタル信号にアナログ信号を変
換するＡＤ変換装置１０において、これら複数のＡＤコ
ンバータの夫々から出力されるデジタル信号Ｓ７，Ｓ９
の夫々を、クロスフェード切り替え手段１８によりクロ
スフェードさせた状態で切り替えて連続したデジタル信
号Ｓ２２とすることにより、この切り替え時に発生する
ノイズを無調整で抑圧し、単一のＡＤコンバータの夫々
がもつＡＤ変換のダイナミックレンジを越える総合ダイ
ナミックレンジが得られるようにしたＡＤ変換装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号を標
本化、量子化して、この量子化された信号をＰＣＭ（pu
lse code modulation)信号のかたちで符号化するための
Ａ／Ｄ変換装置に関する。

【０００２】

【従来の技術】従来、アナログ信号を標本化、量子化し
て、この量子化された信号をＰＣＭ信号のかたちで符号
化するためのアナログ・デジタル変換器（以下の説明に
おいてはＡＤＣと称する）の典型的な例として、アナロ
グ音声信号を直線量子化し１６ビットＰＣＭ信号に変換
するＡＤＣがＬＳＩ化・商品化されて、デジタルビデオ
カメラ等、所謂デジタル機器の音声帯域信号処理系ＡＤ
Ｃにおいて多く使用されている。

【０００３】そしてこの種ＡＤＣの内、１６ビット直線
量子化し符号化する方式を採用しているＡＤＣ（以下の
説明においては１６ビットリニアＡＤＣと称する）が、
コンパクトデスク（以下の説明においてはＣＤと称す
る）再生装置、デジタルビデオ信号記録・再生装置或い
はデジタルビデオカメラ（以下の説明においてはＤＶ装
置と称する）、デジタルオーディオテープ記録・再生装
置（以下の説明においてはＤＡＴ装置と称する）の夫々
において、音声帯域信号を記録媒体に記録する場合の信
号処理フォーマットとして標準化され広く使用されてい
る。この１６ビットリニアＡＤＣが、このように音声帯
域信号処理用ＡＤＣとして標準化され広く使用されてい
る理由としては、アナログ音声帯域信号をＰＣＭ信号化
して記録・再生し、このＰＣＭ信号化した音声帯域信号
をアナログ音声帯域信号に復号化して聴取した場合、人
の聴感上で満足できるダイナミックレンジ（dynamic ra
nge（以下の説明ではＤレンジと称する））の再生が可
能である点をあげることができる。

【０００４】一方、自然界における音（音場）のＤレン
ジは１２０ｄＢ程度あることが知られており（参照文
献：１９８９年７月２５日（株）オーム社発行「ディジ
タルオーディオ辞典」）、仮にこの１２０ｄＢ程度のＤ
レンジを１個のＡＤＣで忠実にＰＣＭ信号化しようとし
た場合には、最低でも２０ビット直線量子化を行うこと
が可能なＡＤＣが必要とされる。しかしながらこの２０
ビット直線量子化が可能な性能を具備したＡＤＣ、ある
いはこれをＬＳＩ化した商品は、この１６ビットリニア
ＡＤＣをＬＳＩ化した商品に比較して種類も少なくかつ
高価である。したがって従来では、ＤＶ装置やＤＡＴ装
置においては、１６ビットリニアＡＤＣの前段側にＤレ
ンジ圧縮回路、一例としてＡＧＣ（automatic gain con
trol）を設けて、この１２０ｄＢ程度のＤレンジレベル
を１６ビット相当のＤレンジレベルに圧縮して後、１６
ビットリニアＡＤＣに供給して１６ビットリニアＰＣＭ
化している。しかしながらこのＡＧＣの部分は、従来か
らアナログ回路で構成するのが一般的であるため、この
ＡＧＣが介在することによる音質の低下や部品点数が増
加する問題があった。

【０００５】一方、音声帯域信号のデジタルデータ化の
技術分野において、近年この１６ビットリニアＰＣＭ化
による処理能力を越えるＤレンジをカバーすることを可
能にするＰＣＭ符号化技術に対する要求が強くなり、こ
の要求に答えるため、一例としてＤＳＤ（Direct Strea
m Digital)方式のようにオーバーサンプリング（oversa
mpling)にノイズシェーピング（noise shaping)等の量
子化ノイズ抑圧手段を組み合わせて、さらに１ビット長
の量子化器を用いた所謂デルタシグマ（以下の説明にお
いてはΔΣと称する）変調方式により１６ビットリニア
ＡＤＣを越えるＤレンジをカバーすることを可能にし
た、音声帯域信号の記録媒体であるスーパーオーディオ
ＣＤ（ＳＡＣＤ（Super Audio CD）（商品名））がＣＤ
再生装置分野の商品として提案されている。なおＤＳＤ
方式は、具体的一例としてこのＳＡＣＤに適用されてい
る符号化方式である。

【０００６】

【発明が解決しようとする課題】音声帯域信号のデジタ
ルデータ化の技術分野におけるこのような要求に答える
ために、リニアＡＤＣを複数組み合わせて多ビット長符
号化を可能にしたリニアＡＤＣを市場に供給可能にする
ことが考えられているが、この場合に、複数のＡＤＣ夫
々で符号化されたデジタル信号相互間のこの符号化され
た情報の連続性を、単独で多ビット長符号化をおこなう
リニアＡＤＣで符号化されたデジタル信号と同等にする
ことが課題となっている。

【０００７】本発明は係る課題に鑑みてなされたもので
あり、複数個のＡＤＣを組み合わせて、これら複数個の
ＡＤＣの夫々が持つ符号化ビット数を越える多ビットリ
ニアＡＤＣを実現する場合において、この組み合わせ方
に特徴をもたせて、この課題を解決することを目的とし
ている。

【０００８】また本発明が発明の対象とするＡＤＣの種
類としては、音響機器に使用される信号処理用のＡＤＣ
の他、映像機器に使用される信号処理用のＡＤＣ、計測
機器に使用される信号処理用のＡＤＣ等、各種のＡＤＣ
を挙げることができる。そしてこれら各種のＡＤＣの基
本的特徴として、音声帯域信号のＡＤＣでは分解能を決
める量子化ビット数が高いものが要求されるが、音声帯
域信号をＰＣＭ信号に変換する変換速度を決めるサンプ
リング周波数はそれ程高いものが要求されない点が特徴
である。これに比較して映像信号のＡＤＣではこの変換
速度を決めるサンプリング周波数は比較的高いものが要
求されるが、分解能を決める量子化ビット数は、それ程
高いものが要求されない点が特徴である。また計測機器
の信号処理用のＡＤＣでは、その取り扱う信号の種類に
より様々なサンプリング周波数及び量子化ビット数が要
求される点が特徴である。

【０００９】これらのことに鑑みて、本発明は複数のＡ
ＤＣを組み合わせて、単独のＡＤＣに対して勝るとも劣
らない特性を有した、様々な種類のサンプリング周波数
及び量子化ビット数のＡＤＣを容易に実現できるように
することが本発明の目的である。

【００１０】

【課題を解決するための手段】上述したような課題等を
解決し、上述した目的を達成するために、本発明の請求
項１記載のＡ／Ｄ変換装置は、複数のアナログ・デジタ
ル変換器を有するＡ／Ｄ変換装置であって、この複数の
アナログ・デジタル変換器の夫々に入力される入力信号
の夫々の間の入力信号レベルを異ならせる信号レベル変
換手段と、この複数のアナログ・デジタル変換器のなか
の、入力信号レベルを低く設定している側の変換器の出
力信号の信号レベルを検出し、この検出した信号レベル
を基準値と比較し、信号レベルとこの基準値との比較結
果にかかる比較結果信号を出力する比較手段と、この入
力信号の夫々の間の入力信号レベルを異ならせて、複数
のアナログ・デジタル変換器で変換された信号のレベル
をこの信号レベルを異ならせる前の信号レベルに戻す信
号レベル逆変換手段と、この複数のアナログ・デジタル
変換器で変換され、信号レベル逆変換手段によりこの信
号レベルを異ならせる前の信号レベルに戻された複数の
信号の夫々を、所定時間遅延させる複数の信号遅延手段
と、この比較結果信号に基づき、信号遅延手段を介して
得られた複数の遅延信号の間のクロスフェード切り替え
を行うクロスフェード切り替え手段とにより構成したこ
とを特徴としている。

【００１１】上述のように構成したことにより、本発明
の請求項１記載のＡ／Ｄ変換装置では、このクロスフェ
ード切り替えが行われて得られた信号に、この切り替え
時に発生するノイズを抑圧し、この連続したデジタル信
号の直線性やＳ／Ｎの悪化が防止されるようにすること
ができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。図１〜図６は、本発明の実施の
一例を示すもので、Ａ／Ｄ変換装置の一具体例を示す音
声帯域信号のＡ／Ｄ変換装置に本発明を適用したもので
ある。

【００１３】先ず分解能を決める要件である量子化ビッ
ト数を多ビット化したＡＤＣの一例として、本発明に適
用して好適なΔΣ変調方式によるＡＤＣの一例を図２に
示して説明する。

【００１４】図２において１はこのΔΣ変調方式による
ＡＤＣの要部の構成を示したブロック図で、このΔΣ変
調方式によるＡＤＣ（以下の説明においてはΔΣ型ＡＤ
Ｃと称する）１は信号入力端２、信号加算器３、信号積
分器４、数ビット符号化、一例として１ビット符号化を
行うＡ−Ｄ変換器５、デジタル／アナログ変換器（以下
の説明ではＤ−Ａ変換器と称する）６及び信号出力端７
を有して構成されている。またこのＡＤＣ１全体の動作
は、クロック信号の入力端８に入力されるクロック信号
Ｓ６に同期して実行される。

【００１５】次に図２に示されたΔΣ型ＡＤＣ１の動作
について説明する。なお信号入力端２に入力されるアナ
ログ音声帯域信号Ｓ１は、一例としてアンチエリアシン
グ・フィルタ（anti-aliasing filter）により予め必要
な周波数帯域に制限された音声帯域信号である。

【００１６】信号入力端２に入力されたアナログ音声帯
域信号Ｓ１が信号加算器３の正極性入力側に供給され、
信号加算器３の負極性入力側に供給されるアナログ音声
帯域信号Ｓ５との差分値のアナログ音声帯域信号Ｓ２
が、この信号加算器３の出力側から信号積分器４の入力
側に供給される。そしてこの信号積分器４においてこの
アナログ音声帯域信号Ｓ２が積算されて加算され、加算
信号Ｓ３として信号積分器４から出力され、数ビット符
号化を行うＡ−Ｄ変換器５の入力側に供給される。そし
てこの加算信号Ｓ３がＡ−Ｄ変換器５を介してオーバー
サンプリングされて、分解能が数ビットであるも高精度
の量子化・符号化が行われて得られたデジタル信号Ｓ４
がこのＡ−Ｄ変換器５から出力され、このデジタル信号
Ｓ４がＤ−Ａ変換器６の入力側に供給され、信号入力端
２に入力されたアナログ音声帯域信号Ｓ１と同一アナロ
グ信号形態の音声帯域信号Ｓ５に変換され、上述したご
とく、この音声帯域信号Ｓ５が信号加算器３の負極性入
力側に供給され、アナログ音声帯域信号Ｓ１から減算さ
れる。そしてこのデジタル信号Ｓ４が信号出力端７から
出力される。

【００１７】またこの減算動作はクロック信号Ｓ６の周
期で実行され、アナログ音声帯域信号Ｓ１の信号レベル
がこの音声帯域信号Ｓ５の信号レベルよりも大である場
合には、信号積分器４の出力が増加し、逆にこのアナロ
グ音声帯域信号Ｓ１の信号レベルがこの音声帯域信号Ｓ
５の信号レベルよりも小である場合にはこの信号積分器
４の出力が減少し、このような増加減少状態がＤ−Ａ変
換器６によりデジタル信号Ｓ４に変換される。よって、
一例としてこのアナログ音声帯域信号Ｓ２の最高周波数
の値が約２０ＫHzである時には、このクロック信号Ｓ６
の周波数値をＣＤのサンプリング周波数４４．１ＫHzの
６４倍の周波数である２．８ＭHzに設定し、オーバーサ
ンプリングを行うようにすれば、Ａ−Ｄ変換器５を１ビ
ットのＡ−Ｄ変換器とした状態で、１６ビットリニアＡ
ＤＣと同等以上の分解能のＡ−Ｄ変換をこのΔΣ変調方
式によるＡＤＣ１において実行することができる。

【００１８】さらにまた図２に示されている如く、Ａ−
Ｄ変換器５の信号出力側から入力側にＤ−Ａ変換器６介
して信号負帰還ループが形成されているので、Ａ−Ｄ変
換器５で発生しこのデジタル信号Ｓ４に混入した量子化
ノイズが、このアナログ音声帯域信号Ｓ１の周波数帯域
外に排除され、デジタル信号Ｓ４に混入した量子化ノイ
ズが抑圧されて、このデジタル信号Ｓ４のＤレンジが広
がる方向に改善される。

【００１９】なおこのオーバーサンプリングが行れるよ
うにした場合には、このデジタル信号Ｓ４がデジタルロ
ーパスフィルタを介して信号出力端７に出力されるよう
にし、このデジタルローパスフィルタにより、このデジ
タル信号Ｓ４に含まれるアナログ音声帯域信号Ｓ１の帯
域外のノイズ信号を除去し、かつサンプリング周波数を
５０ＫHz程度（ＣＤ仕様に準拠する場合には４４．１Ｋ
Hz）に落とすと共に、１６ビットのＰＣＭ信号に変換さ
れるようにして後信号出力端７に出力される。

【００２０】このように量子化ノイズが排除されＤレン
ジが改善されるようにする技術は、良く知られているよ
うに、ノイズシェーピング（noise shaping)と呼称され
る。また図２に示した例では一次帰還によるノイズシェ
ーピングの例を示したが、図２に示した例において、こ
の一次帰還によるノイズシェーピング以外に、２次、３
次帰還と帰還ループを増やすことによりノイズシェーピ
ングをおこなわせるようにしても良いことは勿論であ
る。

【００２１】またこのΔΣ変調によるＡ−Ｄ変換方法
は、このＡ−Ｄ変換方法の例として良く知られている技
術である逐次比較によるＡ−Ｄ変換方法や、フラッシュ
型のＡ−Ｄ変換方法に比較して、入力されたアナログ信
号をＰＣＭ信号に変換する変換速度の面では一歩譲る中
速型のＡ−Ｄ変換方法であるものの、上述のオーバーサ
ンプリングにノイズシェーピング等の量子化ノイズ抑圧
制御技術を組み合わせることにより、比較的容易に高精
度のＡ−Ｄ変換を実現できる利点があり、更にＬＳＩ化
が容易であるなどの利点がある。

【００２２】したがってこのΔΣ変調によるＡ−Ｄ変換
方法はアナログ音声信号を所定ビット長のデジタル信号
に変換する場合に適用して好適な方法であるので、以下
に説明する本発明の実施の一例においては、アナログ音
声信号をデジタル信号に変換するＡ−Ｄ変換の部分は、
このΔΣ変調によるＡ−Ｄ変換方法を適用して説明す
る。しかしながら本発明においてはこのＡ−Ｄ変換の部
分がΔΣ変調によるＡ−Ｄ変換方法に限定されるもので
はなく、これら逐次比較によるＡ−Ｄ変換方法や、フラ
ッシュ型のＡ−Ｄ変換方法を量子化ノイズ抑圧に意をは
らうなど設計上最適化するための考慮をはらって適用し
ても良いことは勿論である。

【００２３】次に図１を参照しながら本発明によるＡＤ
変換装置の一実施を示して説明する。本例は１６ビット
量子化ΔΣ型ＡＤＣを２個使用して、２０ビット相当の
ダイナミックレンジを有する標本化・量子化を実現した
例である。また以下の説明においては、このＰＣＭ信号
を原則としてデジタル信号といい、このＰＣＭ信号化す
ることをデジタル信号化ともいうものとする。

【００２４】図１において１０はこのＡＤ変換装置の要
部の構成を示したブロック図で、ＡＤ変換装置１０は、
第１の１６ビット直線量子化ΔΣ型ＡＤＣ（以下の説明
においては第１のΔΣ型ＡＤＣと称する）１１、オペレ
ーションアンプ（以下の説明においてはＯＰＡｍｐと称
する）１２、第２の１６ビット直線量子化ΔΣ型ＡＤＣ
（以下の説明においては第２のΔΣ型ＡＤＣと称する）
１３、信号減衰器（以下の説明においてはＡＴＴと称す
る）１４、信号レベル検出手段１５、第１の信号遅延器
１６、第２の信号遅延器１７、クロスフェード（cross-
fade）切り替え手段１８、アナログ信号入力端１９Ａ、
デジタル信号出力端１９Ｂ、スレッショルド（threshol
d)値設定信号入力端１５Ａ及びクロック信号の入力端８
より構成されている。なお以下の説明においては、信号
遅延器をＤＬと称し、スレッショルド値をＴＨ値と称す
る。

【００２５】また第１のΔΣ型ＡＤＣ１１及び第２のΔ
Σ型ＡＤＣ１３の夫々は、図２に示したΔΣ変調方式に
よるＡＤＣと同様に構成されて同様に動作するΔΣ型Ａ
ＤＣである。さらにまたこのＡＴＴ１４は、一例として
ビットシフト演算器または乗算器により構成されるデジ
タル信号処理回路であり、信号レベル検出手段１５、第
１のＤＬ１６、第２のＤＬ１７及びクロスフェード切り
替え手段１８の夫々もデジタル信号処理回路で構成され
ている。そしてまた第１のΔΣ型ＡＤＣ１１、第２のΔ
Σ型ＡＤＣ１３、………、クロスフェード切り替え手段
１８の夫々は、クロック信号の入力端８に入力されるク
ロック信号Ｓ６の繰り返し周期に同期した状態で動作す
るように構成されている。さらにこれら第１のΔΣ型Ａ
ＤＣ１１と第２のΔΣ型ＡＤＣ１３の夫々は、このクロ
ック信号Ｓ６に対して所定のオーバーサンプリング周波
数で標本化されるものとする。

【００２６】アナログ信号入力端１９Ａに入力されたア
ナログ音声帯域信号Ｓ１は、第１のΔΣ型ＡＤＣ１１に
入力され、このＡＤＣ１１を介して１６ビット直線量子
化され、１６ビットのビット長を有するデジタル信号Ｓ
７に変換され、第１のＤＬ１６及び信号レベル検出手段
１５の信号入力端２０Ａに入力される。そしてこのデジ
タル信号Ｓ７が第１のＤＬ１６を介して所定時間遅延さ
れて１６ビットのビット長を有するデジタル信号Ｓ１１
が生成される。

【００２７】このアナログ音声帯域信号Ｓ１はＯＰＡｍ
ｐ１２に入力され、このＯＰＡｍｐ１２を介して＋２４
ｄＢ増幅され、このように増幅されて得られたアナログ
音声帯域信号Ｓ８が第２のΔΣ型ＡＤＣ１３に入力さ
れ、このＡＤＣ１３を介して１６ビット直線量子化さ
れ、１６ビットのビット長を有するデジタル信号Ｓ９に
変換される。そしてこのデジタル信号Ｓ９がＡＴＴ１４
に入力され、ＡＴＴ１４を介してＯＰＡｍｐ１２で増幅
された分に等しい量の分、即ち−２４ｄＢ減衰され、元
のアナログ音声帯域信号Ｓ１の信号レベルに戻されたデ
ジタル信号Ｓ１０がこのＡＴＴ１４から出力される。

【００２８】このデジタル信号Ｓ１１がクロスフェード
切り替え手段１８の第１の信号入力端１８Ａに入力さ
れ、このデジタル信号Ｓ１０が第２のＤＬ１７に入力さ
れ、このＤＬ１７を介して所定時間遅延されてこのＤＬ
１７から出力されたデジタル信号Ｓ１２が、この切り替
え手段１８の第２の信号入力端１８Ｂに入力される。

【００２９】一方、このデジタル信号Ｓ７が信号レベル
検出手段１５の信号入力端２０Ａに入力され、外部から
設定されたデジタル信号の形態のＴＨ値設定信号Ｓ１４
が、ＴＨ値設定信号入力端１５Ａを通じてＴＨ値信号入
力端２０Ｂに入力される。そしてこの信号レベル検出手
段１５を介して、このデジタル信号Ｓ７とＴＨ値設定信
号Ｓ１４が比較され、このＴＨ値設定信号Ｓ１４に対す
るこのデジタル信号Ｓ７のレベルの大小関係を示す制御
信号Ｓ１３が生成される。そしてこの制御信号Ｓ１３が
制御信号出力端２０Ｃから出力され、クロスフェード切
り替え手段１８の制御信号入力端１８Ｃに入力される。

【００３０】そしてこの制御信号Ｓ１３が、制御信号入
力端１８Ｃを通じてクロスフェード切り替え手段１８に
入力されると、このクロスフェード切り替え手段１８を
介して、第１の信号入力端１８Ａに入力されたデジタル
信号Ｓ１１と第２の信号入力端１８Ｂに入力されたデジ
タル信号Ｓ１２が、この制御信号Ｓ１３に基づき所定の
時定数をもってクロスフェードされ、かつ２０ビットの
ビット長を有するデジタル信号Ｓ２２に変換されて、こ
のデジタル信号Ｓ２２がデジタル信号出力端１９Ｂを通
じて出力される。

【００３１】また、これら第１のＤＬ１６及び第２のＤ
Ｌ１７の信号遅延量は、クロスフェード切り替え手段１
８側がこの手段１８に持たされた信号切り替え時定数に
基づいて、制御信号Ｓ１３に応じて信号切り替えを開始
してからこの切り替えを終了するまでの時間に相当した
信号遅延時間を、第１の信号入力端子１８Ａに入力され
るデジタル信号Ｓ１１及び第２の信号入力端子１８Ｂに
入力されるデジタル信号Ｓ１２の夫々に与えることがで
きる量、及びこの量に加えて、このようにクロスフェー
ド切り替えが行われるデジタル信号Ｓ１１とデジタル信
号Ｓ１２の間の信号位相が必要十分に正確に一致する状
態に設定されている。

【００３２】次に図３を参照しながら、図１及び図２と
同一の部分には同一符号を付与して詳細な説明を省略し
て、本発明の信号レベル検出手段１５の一実施例を示し
て説明する。

【００３３】図３において１５は信号レベル検出手段の
要部の構成の一例を示したブロック図で、この信号レベ
ル検出手段１５は絶対値化処理部２１、ピーク値検波器
２２、信号加算器２３、切り替え信号生成部２４、デジ
タル信号入力端２０Ａ、ＴＨ値信号入力端２０Ｂ及び制
御信号出力端２０Ｃを有して構成されている。またこれ
ら絶対値化処理部２１、………、切り替え信号生成部２
４の夫々は、デジタル信号処理回路で構成され、これら
夫々の動作が、クロック信号の入力端８に入力されたク
ロック信号Ｓ６の周期に同期した状態で行われる。

【００３４】図１に示した第１のΔΣ型ＡＤＣ１１の出
力側からデジタル信号入力端２０Ａに入力されたデジタ
ル信号Ｓ７が、絶対値化処理部２１に入力され、この絶
対値化処理部２１を介してこのデジタル信号Ｓ７の正負
に渡る部分が正値に絶対値化されてデジタル信号Ｓ１５
が生成され、このデジタル信号Ｓ１５がピーク値検波器
２２に入力され、このピーク値検波器２２を介して検波
されて、このデジタル信号Ｓ１５のピークレベル値に応
じた信号レベルを有するデジタル信号Ｓ１６が生成され
る。

【００３５】ここでさらにこのピーク値検波器２２の動
作について詳細に説明する。現在の時点でのデジタル信
号Ｓ１５の直前の時点での信号、すなわち１クロック前
のデジタル信号をＳ１５ｄで表したとき、このデジタル
信号Ｓ１５とこのＳ１５ｄの夫々の信号レベルをピーク
値検波器２２で比較する。この比較の結果、現在の時点
でのデジタル信号Ｓ１５が１クロック前のデジタル信号
Ｓ１５ｄに対して大きいかまたは等しい場合には、デジ
タル信号Ｓ１６としてデジタル信号Ｓ１５に等しい信号
を出力する。一方現在の時点でのデジタル信号Ｓ１５が
１クロック前のデジタル信号Ｓ１５ｄに対して小さい場
合には、このデジタル信号Ｓ１６としてデジタル信号Ｓ
１５ｄに正数１より小さい正の定数を乗じた値の信号を
出力する。

【００３６】そしてこのデジタル信号Ｓ１６が信号加算
器２３の負極性入力側に入力される。一方この信号加算
器２３の正極性入力側に、ＴＨ値信号入力端２０Ｂを通
じて、デジタル信号の形態のＴＨ値設定信号Ｓ１４が入
力される。

【００３７】そして更に信号加算器２３を介して、この
ＴＨ値設定信号Ｓ１４から、このデジタル信号Ｓ１５の
ピークレベル値のデジタル信号Ｓ１６を減算する演算が
実行され、この演算結果として得られた負値或いは正値
の符号を有するデジタル信号Ｓ１７が生成され、このデ
ジタル信号Ｓ１７が切り替え信号生成部２４に入力され
る。そしてこの切り替え信号生成部２４を介してこのデ
ジタル信号Ｓ１７の符号が正値であるか、負値であるか
が検出される。

【００３８】この検出の結果、デジタル信号Ｓ１７が正
値であれば、デジタル信号Ｓ１６＜ＴＨ値設定信号Ｓ１
４であるとこの切り替え信号生成部２４で判断され、デ
ジタル信号Ｓ１７がゼロであれば、デジタル信号Ｓ１６
＝ＴＨ値設定信号Ｓ１４であるとこの切り替え信号生成
部２４で判断され、デジタル信号Ｓ１７の符号が負値で
あれば、デジタル信号Ｓ１６＞ＴＨ値設定信号Ｓ１４で
あるとこの切り替え信号生成部２４で判断される。

【００３９】そしてこの検出の結果デジタル信号Ｓ１６
＜ＴＨ値設定信号Ｓ１４であるとこの切り替え信号生成
部２４で判断された場合には、この判断が継続されてい
る期間中、クロック信号Ｓ６のクロック周期に同期して
生成された正値のパルス信号が、制御信号Ｓ１３として
制御信号出力端２０Ｃから出力され、この検出の結果デ
ジタル信号Ｓ１７がゼロ値であると判断された場合は、
この判断が継続されている期間中、このクロック周期に
同期して生成されたゼロ信号がこの制御信号Ｓ１３とし
てこの出力端２０Ｃから出力され、この検出の結果デジ
タル信号Ｓ１６＞ＴＨ値設定信号Ｓ１４であると判断さ
れた場合には、この判断が継続されている期間中、クロ
ック信号Ｓ６のクロック周期に同期して生成された負値
のパルス信号が、この制御信号Ｓ１３としてこの出力端
２０Ｃから出力される。

【００４０】つぎに図４を参照しながら、図１〜図３と
同一の部分には同一符号を付与して詳細な説明を省略し
て、本発明のクロスフェード切り替え手段の一実施例を
示して説明する。

【００４１】図４Ａにおいて１８はクロスフェード切り
替え手段の要部の構成の一例を示したブロック図で、こ
のクロスフェード切り替え手段１８は、第１の可変減衰
器３１、第２の可変減衰器３２、制御信号生成手段３
３、信号反転器３４、信号加算器３５、第１の信号入力
端子１８Ａ、第２の信号入力端子１８Ｂ、制御信号入力
端子１８Ｃ及びデジタル信号出力端１９Ｂを有して構成
されている。また第１の可変減衰器３１、………、信号
加算器３５の夫々はデジタル信号処理回路で構成され、
これら夫々は、クロック信号の入力端８から入力される
クロック信号Ｓ６に同期して動作が行われる。

【００４２】図１に示した第１のＤＬ１６の出力側から
第１の信号減衰器３１の入力側に、第１の信号入力端子
１８Ａを通じてデジタル信号Ｓ１１が入力され、図１に
示した第２のＤＬ１７の出力側から第２の信号減衰器３
２の入力側に、第２の信号入力端子１８Ｂを通じてデジ
タル信号Ｓ１２が入力される。そして図１に示した信号
レベル検出手段１５の出力側から制御信号生成手段３３
の入力側に、制御信号入力端子１８Ｃを通じて制御信号
Ｓ１３が入力される。

【００４３】この制御信号生成手段３３は、アップダウ
ンカウンタ及び低域通過型デジタルフィルタとにより構
成され、このアップダウンカウンタのアップダウン信号
出力がこの低域通過型デジタルフィルタに入力され、こ
のアップダウンカウンタのアップカウント毎或いはダウ
ンカウント毎に、アップダウンカウンタの信号出力に生
じるステップ的に急峻に変動する波形変動が、この低域
通過型フィルタで抑圧されるように補間され、アップダ
ウン信号の波形変動が抑圧されたアップダウンカウント
信号Ｓ１８が、この制御信号生成手段３３を介して生成
されて出力される。

【００４４】そしてこの制御信号生成手段３３からは、
制御信号Ｓ１３が正値のパルス信号であった場合には、
この正値のパルス信号の状態が維持される期間中、クロ
ック信号Ｓ６に同期した状態でこのパルス信号をアップ
カウントし、カウント数が７ＦＦＦ（Hex)まで増加する
アップカウント数値のアップダウンカウント信号Ｓ１８
が出力され、この制御信号Ｓ１３が負値のパルス信号で
あった場合には、この負値のパルス信号の状態が維持さ
れる期間中、クロック信号Ｓ６に同期した状態でこのパ
ルス信号をダウンカウントし、カウント数が００００
（Hex)まで減少するダウンカウント数値のアップダウン
カウント信号Ｓ１８が出力され、そしてこの制御信号Ｓ
１３がゼロ値の信号であった場合には、このゼロ値のパ
ルス信号の状態が維持される期間中、このゼロ値の信号
がこのアップダウンカウンタに入力される直前のカウン
ト数値が維持されたアップダウンカウント信号Ｓ１８が
クロック信号Ｓ６に同期した状態で出力される。

【００４５】したがってこの制御信号生成手段３３から
は、デジタル信号Ｓ１６＜スレッショルド値設定信号Ｓ
１４であると図３に示された切り替え信号生成部２４で
判断された場合には、このクロック信号Ｓ６に同期した
状態で、カウント数値が７ＦＦＦ（Hex)まで増加する方
向にアップカウントされるアップダウンカウント信号Ｓ
１８が出力され、デジタル信号Ｓ１６＞スレッショルド
値設定信号Ｓ１４であるとこの切り替え信号生成部２４
で判断された場合には、このクロック信号Ｓ６に同期し
た状態で、カウント数値が００００（Hex)まで減少する
方向にダウンカウントされるアップダウンカウント信号
Ｓ１８が出力され、そしてデジタル信号Ｓ１６＝スレッ
ショルド値設定信号Ｓ１４であるとこの切り替え信号生
成部２４で判断された場合には、その直前のカウント数
値が維持された状態のアップダウンカウント信号Ｓ１８
が、このクロック信号Ｓ６に同期した状態で出力され
る。

【００４６】一方、第１の信号減衰器３１及び第２の信
号減衰器３２の夫々の信号減衰量は、これらに入力され
るアップダウンカウント信号のカウント数値の増減に応
じて制御され、このカウント数値が増加していくことに
応じて信号減衰量が減少し、このカウント数値が減少し
ていくことに応じて信号減衰量が増加し、このカウント
数値がある一定の数値に維持されている状態に応じてこ
のカウント数値に応じた一定の信号減衰量に維持される
ように構成されている。

【００４７】なお図４Ａに示した如く、このクロスフェ
ード切り替え手段１８においては、アップダウンカウン
ト信号Ｓ１８が、第１の信号減衰器３１に対しては、信
号反転器３４を介して減衰量反転制御信号Ｓ１９として
入力され、第２の信号減衰器３２に対しては、このアッ
プダウンカウント信号Ｓ１８が直接減衰量制御信号とし
て入力されるように構成されている。

【００４８】よってこれら第１の信号減衰器３１及び第
２の信号減衰器３２の夫々の信号出力／入力比は、横軸
方向にアップダウンカウント信号Ｓ１８のカウント数を
ヘキサ（Hex)で示し、縦軸方向に信号出力／入力比をと
って示した図４Ｂに示した如き信号減衰特性を有した状
態とされる。

【００４９】したがってこのアップダウンカウント信号
Ｓ１８のカウント数の数値が増加する場合に、図４Ｂに
ＡＴＴ３２として示した如く、第２の信号減衰器３２か
ら得られるデジタル信号Ｓ２１の出力レベルが増加し、
このカウント信号Ｓ１８のカウント数の数値が７ＦＦＦ
（Hex)に達したとき、第２の信号減衰器３２の出力／入
力比が１となり、それ以上カウント数の数値が増加して
も、第２の信号減衰器３２の出力／入力比が１の状態が
維持されることを示している。

【００５０】またこのアップダウンカウント信号Ｓ１８
のカウント数の数値が増加する場合に、図４ＢにＡＴＴ
３１として示した如く、第１の信号減衰器３１から得ら
れるデジタル信号Ｓ２０の出力レベルが減少し、このカ
ウント信号Ｓ１８のカウント数の数値が７ＦＦＦ（Hex)
に達したとき、第１の信号減衰器３１の出力／入力比が
０となり、それ以上カウント数の数値が増加しても、第
２の信号減衰器３２の出力／入力比が０の状態が維持さ
れることを示している。

【００５１】逆にこのカウント数値が、７ＦＦＦ（Hex)
から０に向かって減少する場合には、第２の信号減衰器
３２の出力／入力比が１の状態から０に変化し、第１の
信号減衰器３１の出力／入力比が０の状態から１に変化
する。そしてこのカウント数値が０（Hex)では第１の信
号減衰器３１の出力／入力比が１になって、この第１の
信号減衰器３１の出力レベルが最大になり、第２の信号
減衰器３２の出力／入力比が０になって、この第２の信
号減衰器３２の出力レベルがゼロの状態になる。したが
って信号反転器３４を図４に示した位置に設けたことに
より、第１の信号減衰器３１の信号減衰特性と第２の信
号減衰器３２の信号減衰特性は、このカウント数値の変
化に対して互いに全く正反対に変化する特性を示すよう
にすることができる。

【００５２】このようにアップダウンカウント信号Ｓ１
８を反転した減衰量反転制御信号Ｓ１９により信号減衰
量が制御された状態の第１の可変減衰器３１を介してこ
の第１の信号減衰器３１の出力側から得られたデジタル
信号Ｓ２０が、信号加算器３５の一方の正極性入力側に
入力され、そしてこのようにアップダウンカウント信号
Ｓ１８により信号減衰量が制御された状態の第２の可変
減衰器３２を介してこの第２の信号減衰器３２の出力側
から得られたデジタル信号Ｓ２１がこの信号加算器３５
の他方の正極性入力側に入力される。そしてこれらデジ
タル信号Ｓ２０とデジタル信号Ｓ２１がこの信号加算器
３５を介して加算される。したがってこれらデジタル信
号Ｓ２０とデジタル信号Ｓ２１が、これら信号Ｓ２０と
Ｓ２１の一方がフェードインした時に、他方がこのフェ
ードインの変化に逆比例してフェードアウトする状態で
信号加算器３５を介してクロスフェードされた状態で切
り替えられて、２０ビット長のデジタル信号Ｓ２２が生
成され、デジタル信号出力端１９Ｂから出力される。

【００５３】また図１〜図４に示して説明した本発明に
よるＡＤ変換装置の一例においては、ＯＰＡｍｐ１２の
増幅量の偏差や経時変化に起因して、デジタル信号Ｓ１
１の信号レベルとデジタル信号Ｓ１２の信号レベルが厳
密に一致していなくても、これらデジタル信号Ｓ１１と
デジタル信号Ｓ１２の間の切り替えが、クロスフェード
切り替え手段１８によりクロスフェードさせた状態で切
り替えられ、デジタル信号Ｓ１１とデジタル信号Ｓ１２
が連続した状態のデジタル信号Ｓ２２として生成される
ので、このＡＤ変換装置においては、デジタル信号Ｓ１
１とデジタル信号Ｓ１２を切り替えて生成したこのデジ
タル信号Ｓ２２に、信号ノイズの発生をなくすことがで
きるようにした点を特徴とする。

【００５４】そしてこのＡＤ変換装置１０においては、
この特徴を実現するために、更に図１及び図４に一例を
示したクロスフェード切り替え手段１８に入力されるデ
ジタル信号Ｓ１１が遅延される第１のＤＬ１６及びクロ
スフェード切り替え手段１８に入力されるデジタル信号
Ｓ１２が遅延される第２のＤＬ１７の夫々において、こ
れらデジタル信号Ｓ１１とデジタル信号Ｓ１２の夫々の
間の信号位相が、このクロスフェード切り替え手段１８
に入力される時点において、相互に、十分正確に一致し
た状態で同一位相の状態になるように、ＤＬ１６及びＤ
Ｌ１７の諸特性を設定している。

【００５５】次に図１に示したＡＤ変換装置１０の動作
を、図１〜図４を参照してさらに詳細に説明する。

【００５６】アナログ信号入力端１９Ａに微少レベルの
アナログ音声帯域信号Ｓ１が入力された場合、第１のΔ
Σ型ＡＤＣ１１にはこの微少レベルのアナログ音声帯域
信号Ｓ１が増幅されることなく直接入力されるため、こ
の第１のΔΣ型ＡＤＣ１１を介して変換されたデジタル
信号Ｓ７が、この第１のΔΣ型ＡＤＣ１１における量子
化ノイズ成分とこの第１のΔΣ型ＡＤＣ１１が配設され
た回路基板や供給電源に混入したノイズの影響によるノ
イズ成分が含まれた比較的ＳＮ比の悪い信号として生成
される。

【００５７】それに対して第２のΔΣ型ＡＤＣ１３に
は、この微少レベルのアナログ音声帯域信号Ｓ１がＯＰ
Ａｍｐ１２を介して＋２４ｄＢ増幅されたアナログ音声
帯域信号Ｓ８が入力され、この第２のΔΣ型ＡＤＣ１３
を介して変換されたデジタル信号Ｓ９が生成される。し
たがってこのデジタル信号Ｓ９は、このデジタル信号Ｓ
７に比較して量子化ノイズも減少し、これら回路基板や
供給電源から受けるノイズ成分の影響も少ないデジタル
信号として生成される。

【００５８】さらにこのデジタル信号Ｓ９は、ＡＴＴ１
４を介して−２４ｄＢ減衰されることにより、このデジ
タル信号Ｓ９がＬＳＢ（Least significant bit(最下位
桁ビット））側に４ビット幅拡張されることによって、
ＯＰＡｍｐ１２を介して増幅された分に等しくレベルダ
ウンされて、クロスフェード切り替え手段１８の第１の
信号入力端１８Ａに入力されるデジタル信号Ｓ１１と、
この手段１８の第２の信号入力端１８Ｂに入力されるデ
ジタル信号Ｓ１２が相互に同一レベルの信号となされて
いる。

【００５９】よって図１〜図４に示した例においては、
これらデジタル信号Ｓ１１とデジタル信号Ｓ１２がこの
ようして同一位相に合わされた状態で、このデジタル信
号Ｓ１１がクロスフェード切り替え手段１８の第１の信
号入力端１８Ａに入力され、このデジタル信号Ｓ１２が
その第２の信号入力端１８Ｂに入力される。そして更に
このように入力された状態において、このデジタル信号
Ｓ７の信号レベルが、設定信号入力端１５Ａに外部から
の操作により入力されたＴＨ値設定信号のＴＨ値より小
さいと信号レベル検出手段１５で判断された場合には、
先に図４Ｂに示して説明した如く、クロスフェード切り
替え手段１８において、デジタル信号Ｓ１１が所定の時
定数をもってフェードアウトされ、デジタル信号Ｓ１２
がこの時定数をもってフェードインされる状態で、この
デジタル信号Ｓ１１からこのデジタル信号Ｓ１２にクロ
スフェードされて、これらデジタル信号Ｓ１１からデジ
タル信号Ｓ１２に切り替えられて生成されたデジタル信
号Ｓ２２が、デジタル信号出力端１９Ｂから出力される
状態になされる。

【００６０】先に説明したように、このデジタル信号Ｓ
１２は、アナログ音声帯域信号Ｓ１がＯＰＡｍｐ１２介
して＋２４ｄＢ増幅されたアナログ音声帯域信号Ｓ８を
第２のΔΣ型ＡＤＣを介してデジタル信号に変換した信
号に基づいて生成された信号である。したがてこのデジ
タル信号Ｓ１２は、このデジタル信号Ｓ７に比較して量
子化ノイズも減少し、これら回路基板や供給電源から受
けるノイズ成分の影響も少ないデジタル信号として生成
される。

【００６１】即ち図１〜図４に示した例によれば、アナ
ログ音声帯域信号Ｓ１に基づき、第１のΔΣ型ＡＤＣ１
１を介して生成されたデジタル信号Ｓ７が、設定信号入
力端１５Ａに外部からの操作により入力されたＴＨ値設
定信号のＴＨ値より小さいと信号レベル検出手段１５で
判断された場合には、このデジタル信号Ｓ７に比較して
量子化ノイズも減少し、これら回路基板や供給電源から
受けるノイズ成分の影響も少ないデジタル信号として生
成されたデジタル信号Ｓ１２に基づくデジタル信号Ｓ２
２にクロスフェードされることにより切り替えられて、
デジタル信号出力端１９Ｂから出力される。

【００６２】よって図１〜図４に示した例によれば、ア
ナログ信号入力端１９Ａに微少レベルのアナログ音声帯
域信号Ｓ１が入力された状態でも、このデジタル信号出
力端１９Ｂから出力されるデジタル信号Ｓ２２として、
量子化ノイズ及びこれら回路基板や供給電源から受ける
ノイズ成分の影響が少ないデジタル信号が出力されるよ
うにすることができる。

【００６３】一方アナログ音声帯域信号Ｓ１に基づき、
第１のΔΣ型ＡＤＣ１１を介して生成されたデジタル信
号Ｓ７が、設定信号入力端１５Ａに外部からの操作によ
り入力されたＴＨ値設定信号のＴＨ値より大きいと信号
レベル検出手段１５で判断される比較的大きなレベルの
アナログ音声帯域信号Ｓ１がアナログ信号入力端１９Ａ
に入力された場合では、この第１のΔΣ型ＡＤＣ１１に
はこの比較的大きなレベルのアナログ音声帯域信号Ｓ１
が入力されるため、この第１のΔΣ型ＡＤＣ１１を介し
て変換されたデジタル信号Ｓ７が、量子化ノイズ成分と
この第１のΔΣ型Ａ−Ｄ変換器１１の近傍の回路基板や
供給電源から受けるノイズ成分の影響を余り受けない比
較的ＳＮ比の良い信号として生成される。

【００６４】しかしながらＯＰＡｍｐ１２にもこの比較
的大きなレベルのアナログ音声帯域信号Ｓ１が同時に入
力され、このＯＰＡｍｐ１２を介して増幅されるため、
このＯＰＡｍｐ１２の出力側から得られたアナログ音声
帯域信号Ｓ８は、このＯＰＡｍｐ１２のクリッピングレ
ベルの影響を受けて歪みの多い信号或いはクリップされ
た信号として生成される。そしてこのように歪みの多い
アナログ音声帯域信号Ｓ８をこの第２のΔΣ型ＡＤＣ１
３を介して得られたデジタル信号Ｓ９も歪みの多いデジ
タル信号になる。そしてこのように歪みの多いデジタル
信号Ｓ９を、ＡＴＴ１４を介してその信号レベルをダウ
ンさせてもこの歪みの多い状況は改善されない。

【００６５】この図１〜図４に示した例において、この
ＯＰＡｍｐ１２に対して、このようにＯＰＡｍｐ１２で
信号歪みを起こすような信号レベルのアナログ音声帯域
信号Ｓ１が入力された場合が考えられる。

【００６６】しかしながらこの図１〜図４に示した例に
おいては、このクロスフェード切り替え手段１８の第１
の信号入力端１８Ａに対して前置した状態で、先に説明
したような遅延量に設定された第１のＤＬ１６が配設さ
れ、このクロスフェード切り替え手段１８の第２の信号
入力端１８Ｂに対して前置した状態で、先に説明したよ
うな遅延量に設定された第２のＤＬ１７が配設されてい
る。

【００６７】したがって、このアナログ音声帯域信号Ｓ
１のレベルが、ＯＰＡｍｐ１２で信号歪みを起こすよう
な信号レベルに達し、かつこの増加の状態が急激であ
り、これに対する制御信号Ｓ１３の追従の遅れが問題に
なる場合においても、この第１のＤＬ１６によりデジタ
ル信号Ｓ７に遅延が与えられ、第２のＤＬ１７によって
デジタル信号Ｓ１０に遅延が与えられているので、この
クロスフェード切り替え手段１８においては、信号歪み
の影響がない時点でクロスフェードを行うことができる
状態で切り替えられるようすることができ、ＯＰＡｍｐ
１２で生じた信号歪みの影響が、デジタル信号出力端１
９Ｂから出力されるデジタル信号Ｓ２２に現れないよう
にすることができる。

【００６８】なおこのように制御された制御信号生成手
段３３を介して生成されて、図４Ｂに示した如く、７Ｆ
ＦＦ（Hex)から０に向かってアップダウンカウント信号
Ｓ１８が減少した場合には、第２の信号減衰器３２の出
力／入力比が１から０に変化され、逆に第１の信号減衰
器３１の出力／入力比が０から１に変化されて、デジタ
ル信号Ｓ２１がフェードアウトされると同時にデジタル
信号Ｓ２０がフェードインするクロスフェード状態でデ
ジタル信号Ｓ２１からデジタル信号Ｓ２０に切り替えら
れたデジタル信号Ｓ２２がクロスフェード切り替え手段
１８のデジタル信号出力端１９Ｂから出力される。

【００６９】また、この図１〜図４に示した例において
は、アナログ音声帯域信号Ｓ１を、ＯＰＡｍｐ１２を介
して＋２４ｄＢだけレベルアップして得たアナログ音声
帯域信号Ｓ８を、第２のΔΣ型ＡＤＣ１３を介して１６
ビットのビット長を有するデジタル信号Ｓ９とし、この
デジタル信号Ｓ９を、ＡＴＴ１４を介して−２４ｄＢだ
けレベルダウンしてＬＳＢ側に４ビット拡張したデジタ
ル信号Ｓ１０としている。したがって、このデジタル信
号Ｓ７を第１のＤＬ１６で遅延させた１６ビットのビッ
ト長を有するデジタル信号Ｓ１１と、４ビット＋１６ビ
ットのビット長を有するデジタル信号Ｓ１２を、クロス
フェード切り替え手段１８で切り替えて加算することに
より、このデジタル信号Ｓ２２を２０ビットのビット長
を有するデジタル信号として得ることができる。

【００７０】なお図１〜図４に示して説明した例におい
ては、このようにＬＳＢ側に４ビット幅拡張された４ビ
ット＋１６ビットよりなる２０ビット長のデジタル信号
としてこのデジタル信号Ｓ１２が生成されるようにする
ために、ＯＰＡｍｐ１２の増幅度が＋２４ｄＢに設定さ
れ、ＡＴＴ１４の減衰度が−２４ｄＢに設定されてい
る。したがってこれら増幅度及び減衰度を合わせて変更
することにより、このデジタル信号Ｓ１２のビット長
を、デジタル信号Ｓ２２の使用目的に応じて変更しても
よいことは勿論である。

【００７１】さらにまたこの図１〜図４に示した例にお
いては、このＯＰＡｍｐ１２の出力側から得られたアナ
ログ音声帯域信号Ｓ８が、このＯＰＡｍｐ１２のクリッ
ピングレベルの影響を受けて歪みの多い信号が生成され
る付近のアナログ音声帯域信号Ｓ１の信号レベルにおい
て、このデジタル信号Ｓ７の信号レベルがこのＴＨ値設
定信号Ｓ１４の信号レベルよりも大きいと判断されて、
制御信号Ｓ１３に基づきクロスフェード切り替え手段１
８に設けた制御信号生成手段３３が制御される状態にな
るように、このＴＨ値設定信号Ｓ１４のレベルを設定し
ておくことにより、このＯＰＡｍｐ１２のクリッピング
レベルの影響を受けて歪みの多い信号Ｓ２２が生成され
る問題を容易に回避することができ、かつ量子化ノイズ
や回路基板部及び供給電源に混入したノイズのもれによ
り発生するノイズの影響を受けない状態の、常にＳＮ比
が良好な状態に保たれたデジタル信号Ｓ２２を、このＡ
Ｄ変換装置１０によって生成することができる。

【００７２】さらにまたこの図１〜図４に示した例にお
いては、第１の場合として、アナログ音声帯域信号Ｓ１
が、小信号レベルの状態からその信号レベルが増大する
方向に変化して、このアナログ音声帯域信号Ｓ１に基づ
き生成されたデジタル信号Ｓ７の信号レベルが、ＴＨ値
設定信号Ｓ１４の設定レベルを超えて変化する状態（以
下の説明においては、この状態をアタック側と称する）
において、制御信号Ｓ１３によりクロスフェード切り替
え手段１８のクロスフェード切り替えが制御される状態
の場合。そして第２の場合として、逆にアナログ音声帯
域信号Ｓ１が大信号レベルの状態からその信号レベルが
減少する方向に変化して、このアナログ音声帯域信号Ｓ
１に基づき生成されたデジタル信号Ｓ７の信号レベル
が、ＴＨ値設定信号Ｓ１４の設定レベルを下回る方向に
変化する状態（以下の説明においては、この状態をリカ
バリ側と称する）において、制御信号Ｓ１３によりクロ
スフェード切り替え手段１８のクロスフェード切り替え
が制御される状態の場合の、二通りの場合が考えられ
る。

【００７３】この二通りの場合に対して、図１〜図４に
示した例においては、クロスフェード切り替えの切り替
え時定数が、図４Ｂに示した如くこれらアタック側とリ
カバリ側との夫々で同一の時定数に設定されている。し
かしながらこれにかかわらず、図１〜図４に示した例で
のクロスフェード切り替えにおけるこの切り替え時定数
が、これらアタック側とリカバリ側とで同一に設定され
ることに限定される必要はなく、一例として、このアタ
ック側におけるクロスフェード切り替えにおけるこの切
り替え時定数が比較的短く設定され、逆にこのリカバリ
側のこの切り替え時定数が、比較的長く設定されるよう
にしても良い。

【００７４】またこのようにこのアタック側におけるク
ロスフェード切り替え時のこの切り替え時定数が比較的
短く設定され、逆にこのリカバリ側のこの切り替え時の
時定数が、比較的長く設定されるようにすることによ
り、このデジタル信号Ｓ２２をアナログ信号に復調して
聴取した際に、このクロスフェード切り替え時点におい
て聴取者に与える違和感を少なくできる利点がある。具
体的一例としては、このアタック側の時定数を数ｍＳ程
度設定し、このリカバリ側を数十ｍＳ程度の時定数に設
定する。

【００７５】なおこの切り替え時定数を長くすること
は、図４ＢにＡＴＴ３１及びＡＴＴ３２で示した直線の
傾きをゆるくすることであり、この時定数を短くするこ
とは、これらＡＴＴ３１及びＡＴＴ３２示した直線の傾
きを急にすることであり、このようなこれらＡＴＴ３１
及びＡＴＴ３２で示した直線の傾きの変更は、一例とし
て、アップダウンカウント信号Ｓ１８のアップダウンカ
ウントの速度を変更することにより実現される。

【００７６】また図４ＢにＡＴＴ３１及びＡＴＴ３２で
示した傾斜は、この図４Ｂに示した如く直線的に変化す
る傾斜に限定されることなく、対数的に変化さるなど直
線以外の変化で表される傾斜になるように変化させるよ
うにしてもよい。このように非直線的に変化させる方法
の一例としては、アップダウンカウント信号Ｓ１８のア
ップダウンカウントの速度を変化させるようにする。

【００７７】さらにまたアナログ音声帯域信号Ｓ１が、
小信号レベルの状態からその信号レベルが増大する方向
に変化して、このアナログ音声帯域信号Ｓ１に基づき生
成されたデジタル信号Ｓ７の信号レベルが、ＴＨ値設定
信号Ｓ１４の設定レベルを超えて変化する状態、及びア
ナログ音声帯域信号Ｓ１が大信号レベルの状態からその
信号レベルが減少する方向に変化して、このアナログ音
声帯域信号Ｓ１に基づき生成されたデジタル信号Ｓ７の
信号レベルが、ＴＨ値設定信号Ｓ１４の設定レベルを下
回る方向に変化する状態が、頻繁に繰り返される場合が
あり得る。

【００７８】このような場合では、クロスフェード切り
替えが頻繁に行われて、かえって聴感上不都合がある場
合がある。よってこのクロスフェード切り替えの時間間
隔の最短時間をタイマー手段で制限し、このように制限
した時間以内ではこのクロスフェード切り替えが実行さ
れないように制限するようにしてもよい。

【００７９】つぎに図５を参照しながら、図１〜図４と
同一の部分には同一の符号を付与して詳細な説明を省略
してＡＤ変換装置の他の一例を説明する。

【００８０】図５において４０は、このＡＤ変換装置の
要部の一例を示したブロック図で、ＡＤ変換装置４０は
クロック信号の入力端８、第１のΔΣ型ＡＤＣ１１、第
２のΔΣ型ＡＤＣ１３、信号レベル検出手段１５、ＴＨ
値設定信号入力端１５Ａ、第１のＤＬ１６、第２のＤＬ
１７、クロスフェード切り替え手段１８、アナログ信号
入力端１９Ａ、デジタル信号出力端１９Ｂ、信号減衰器
（以下の説明においてはＡＴＴと称する）４１及びＡＴ
Ｔ４３により構成されている。なおＡＴＴ４１は抵抗器
などのアナログ素子によりこのＡＴＴ４１に入力された
アナログ音声帯域信号Ｓ１を分割することにより信号レ
ベルを減衰させるアナログ信号減衰器である。

【００８１】またこのＡＤ変換装置４０の要部の内、Ａ
ＴＴ４１を除く各部の夫々はデジタル信号処理回路で構
成され、クロック信号の入力端８に入力されるクロック
信号Ｓ６の繰り返し周期に同期して動作が行われるよう
になされているものとする。また第１のΔΣ型ＡＤＣ１
１及び第２のΔΣ型ＡＤＣ１３の夫々は、クロック信号
Ｓ６の繰り返し周期に対して所定のオーバーサンプリン
グ周波数で標本化されるものとする。

【００８２】次にこのＡＤ変換装置４０の動作を説明す
る。

【００８３】アナログ信号入力端１９Ａに入力されたア
ナログ音声帯域信号Ｓ１がＡＴＴ４１に入力され、この
ＡＴＴ４１を介して−２４ｄＢ減衰されたアナログ音声
帯域信号Ｓ２３となされ、このアナログ音声帯域信号Ｓ
２３が第２のΔΣ型ＡＤＣ１３に入力され、この第２の
ΔΣ型ＡＤＣ１３を介して１６ビットのビット長を有す
るデジタル信号Ｓ２４に変換される。このデジタル信号
Ｓ２４が第２のＤＬ１７に入力され、この第２のＤＬ１
７を介して所定時間遅延されたデジタル信号Ｓ２６が得
られ、このデジタル信号Ｓ２６が、クロスフェード切り
替え手段１８の第２の信号入力端１８Ｂに入力される。

【００８４】一方このアナログ音声帯域信号Ｓ１が第１
のΔΣ型ＡＤＣ１１に入力され、この第１のΔΣ型ＡＤ
Ｃ１１を介して１６ビットのビット長を有するデジタル
信号Ｓ７に変換され、このデジタル信号Ｓ７がＡＴＴ４
３に入力され、アナログ音声帯域信号Ｓ１がＡＴＴ４１
で減衰される分に等しい減衰量−２４ｄＢ分、ＡＴＴ４
３を介して減衰されて、このデジタル信号Ｓ７をＬＳＢ
側に４ビット拡張された２０ビットのビット長を有する
デジタル信号Ｓ２５が生成され、このデジタル信号Ｓ２
５が第１のＤＬ１６に入力され、この第１のＤＬ１６を
介して所定時間遅延されたデジタル信号Ｓ１１となさ
れ、このデジタル信号Ｓ１１がクロスフェード切り替え
手段１８の第１の信号入力端１８Ａに入力される。

【００８５】またデジタル信号Ｓ２４が信号レベル検出
手段１５のデジタル信号入力端２０Ａに入力され、ＴＨ
値信号入力端２０ＢにＴＨ値設定信号入力端１５Ａを通
じて外部からＴＨ値設定信号Ｓ１４が入力される。そし
て図３を参照しながら説明した如く、デジタル信号Ｓ２
４の絶対値のピーク値＜ＴＨ値設定信号Ｓ１４であると
判断された場合には、この判断が継続されている期間
中、クロック信号Ｓ６のクロック周期に同期して生成さ
れた正値のパルス信号が、制御信号Ｓ１３として制御信
号出力端２０Ｃから出力され、この絶対値のピーク値＝
ＴＨ値設定信号Ｓ１４であると判断された場合には、こ
の判断が継続されている期間中、このクロック周期に同
期して生成されたゼロ信号がこの制御信号Ｓ１３として
この出力端２０Ｃから出力され、この絶対値のピーク値
＞ＴＨ値設定信号Ｓ１４であると判断された場合には、
この判断が継続されている期間中、クロック信号Ｓ６の
クロック周期に同期して生成された負値のパルス信号
が、この制御信号Ｓ１３としてこの出力端２０Ｃから出
力される。

【００８６】そしてこの出力端２０Ｃから出力された制
御信号Ｓ１３が制御信号入力端１８Ｃを通じてクロスフ
ェード切り替え手段１８に入力されると、図４に示して
説明した如くこのクロスフェード切り替え手段１８を介
して第１の信号入力端１８Ａに入力されたデジタル信号
Ｓ１１と、第２の信号入力端１８Ｂに入力されたデジタ
ル信号Ｓ２６が、この制御信号Ｓ１３に基づき所定の時
定数をもってクロスフェードされ、かつ２０ビットのビ
ット長を有するデジタル信号Ｓ２２に変換されて、この
デジタル信号Ｓ２２がデジタル信号出力端１９Ｂを通じ
て出力される。

【００８７】したがってこの図５に示した例によれば、
アナログ音声帯域信号Ｓ１としてレベルの小さい信号が
アナログ信号入力端１９Ａに入力された状態において
は、第１のΔΣ型ＡＤＣ１１において１６ビットのビッ
ト長を有するデジタル信号Ｓ７に変換される。すなわち
アナログ音声帯域信号Ｓ１が減衰されることなく直接第
１のΔΣ型ＡＤＣ１１を介してデジタル信号Ｓ７に変換
されるので、この変換時において外部からのノイズの影
響が問題になることなく変換され、デジタル信号Ｓ７の
Ｓ／Ｎが良好な状態で生成される。そしてさらにこのデ
ジタル信号Ｓ７が、ＡＴＴ４３を介して２４ｄＢ減衰さ
れてＬＳＢ側に４ビット拡張されるので、第１のΔΣ型
ＡＤＣ１１における信号量子化レベル及びこの供給電源
等から受ける外部ノイズの影響も２４ｄＢ減衰される。

【００８８】なおアナログ音声帯域信号Ｓ１の信号レベ
ルが大きい信号である場合に本例を適用すると、第１の
ΔΣ型ＡＤＣ１１側の適正入力レベルの最大値を越えて
しまうことがあり得る。そしてこの場合には、デジタル
信号Ｓ７がクリップしてしまう危険がある。しかしなが
らこの図５に示した例では、このクロスフェード切り替
え手段１８側においてクロスフェードが実行される時点
を決める制御信号Ｓ１３を、アナログ音声帯域信号Ｓ１
がＡＴＴ４１を介して減衰されて得られたアナログ音声
帯域信号Ｓ２３側におかれた第２のΔΣ型ＡＤＣ１３の
出力側から生成される状態に構成されている。

【００８９】したがってこのクリップした状態が仮に発
生したとしても、このクリップした状態のデジタル信号
Ｓ７が第１のＤＬ１６を介して遅延されたデジタル信号
Ｓ１１が、クロスフェード切り替え手段１８の第１の信
号入力端子１８Ａに入力される前に、デジタル信号Ｓ１
１を信号Ｓ２２として出力している状態から、信号Ｓ２
６が信号Ｓ２２として出力される状態に、クロスフェー
ド切り替え手段１８をクロスフェードさせることができ
るので、このクリップした状態のデジタル信号Ｓ１１
が、このデジタル信号Ｓ２２としてデジタル信号出力端
１９Ｂから出力されることを確実に防止することができ
る。

【００９０】よってこの図５に示した例では、このアナ
ログ音声帯域信号Ｓ１の平均信号レベルが大きい信号で
ある場合に適用して好適である。また図５に示した例に
おいては図１〜図４に示したＡＤ変換装置１０と同様な
利点があり、更にＡＴＴ４１がアナログ回路で構成でき
るようにしたので、この回路を簡単な抵抗分割回路で構
成すれば良く安価である利点がある。

【００９１】次に図６を参照しながら、図１〜図５と同
一の部分には同一の符号を付与して詳細な説明を省略し
て、本発明による分解能を決める量子化ビット数を多ビ
ット化したΔΣ変調方式によるＡＤ変換装置の更に他の
一例を説明する。

【００９２】図６において５０は、このＡＤ変換装置の
要部の一例を示したブロック図で、このＡＤ変換装置５
０は、図１に示したＡＤ変換装置１０のデジタル信号出
力端１９Ｂから得られるデジタル信号Ｓ２２のＬＳＢ側
が、更に４ビット拡張されたビット長２４ビットのデジ
タル信号として得られるように構成した例である。

【００９３】すなわち図６に示したＡＤ変換装置５０
は、図１に示したＡＤ変換装置１において、更にＯＰＡ
ｍｐ５１、第３のΔΣ型ＡＤＣ５２、ＡＴＴ５３、第３
のＤＬ５４及び第１の信号入力端１８Ａ及び第２の信号
入力端１８Ｂのほかに第３の信号入力端１８Ｄを有した
クロスフェード切り替え手段５５を設けて構成されてい
る。またＴＨ値設定信号Ｓ１４として、第１のＴＨ値設
定信号Ｓ１４Ａ及び第２のＴＨ値設定信号Ｓ１４Ｂの夫
々が、ＴＨ値設定信号入力端１５ＡからＴＨ値信号入力
端２０Ｂに供給されるように構成されている。

【００９４】そしてＯＰＡｍｐ５１に入力されたアナロ
グ音声帯域信号Ｓ１が、このＯＰＡｍｐ５１を介して＋
４８ｄＢ増幅され、この増幅されて得られたアナログ音
声帯域信号Ｓ２７が第３のΔΣ型ＡＤＣ５２を介して１
６ビットのビット長を有するデジタル信号Ｓ２８に変換
され、このデジタル信号Ｓ２８がＡＴＴ５３に入力さ
れ、このＡＴＴ５３を介して−４８ｄＢ減衰されて、元
のアナログ音声帯域信号Ｓ１と同一信号レベルを有し、
ＬＳＢ側がさらに８ビット拡張された８ビット＋１６ビ
ットのビット長のデジタル信号Ｓ２９が生成され、この
デジタル信号Ｓ２９がクロスフェード切り替え手段１８
の第３の信号入力端１８Ｄに入力されるようになされて
いる。

【００９５】そしてまたこの第１のＴＨ値設定信号Ｓ１
４ＡのＴＨ値を、このＯＰＡｍｐ１２のクリッピングレ
ベルの影響を受けて歪みの多い信号が生成される直前の
アナログ音声帯域信号Ｓ１の信号レベルにおいて、この
デジタル信号Ｓ７の信号レベルがこのＴＨ値設定信号Ｓ
１４Ａの信号レベルよりも大きいと判断されて、制御信
号Ｓ１３に基づきクロスフェード切り替え手段５５が制
御され、デジタル信号Ｓ１２からデジタル信号Ｓ１１
に、或いはこのデジタル信号Ｓ７の信号レベルがこのＴ
Ｈ値設定信号Ｓ１４Ａの信号レベルを下まわったと判断
されてデジタル信号Ｓ１１からデジタル信号Ｓ１２にク
ロスフェードされる状態になるように、この第１のＴＨ
値設定信号Ｓ１４Ａのレベルが設定される。

【００９６】そしてまたこの第２のＴＨ値設定信号Ｓ１
４ＢのＴＨ値を、このＯＰＡｍｐ５１のクリッピングレ
ベルの影響を受けて歪みの多い信号が生成される直前の
アナログ音声帯域信号Ｓ１の信号レベルにおいて、この
デジタル信号Ｓ７の信号レベルがこの第２のＴＨ値設定
信号Ｓ１４Ｂの信号レベルよりも大きいと判断されて、
制御信号Ｓ１３に基づきクロスフェード切り替え手段５
５が制御され、デジタル信号Ｓ３０からデジタル信号Ｓ
１２に、或いはこのデジタル信号Ｓ７の信号レベルがこ
のＴＨ値設定信号Ｓ１４Ｂの信号レベルよりを下まわっ
たと判断されてデジタル信号Ｓ１２からデジタル信号Ｓ
３０にクロスフェードされる状態になるように、このＴ
Ｈ値設定信号Ｓ１４Ａのレベルが設定される。

【００９７】そしてさらにこのように設定された状態に
おいて、図１に示して説明したと同様に、クロスフェー
ド切り替え手段５５の第１の信号入力端１８Ａに入力さ
れるデジタル信号Ｓ１１と第２の信号入力端１８Ｂに入
力されるデジタル信号Ｓ１２をクロスフェードさせてデ
ジタル信号Ｓ３１としてデジタル信号出力端１９Ｂから
出力させるようにし、第２の信号入力端１８Ｂに入力さ
れるこのデジタル信号Ｓ１２とこのクロスフェード切り
替え手段１８の第３の信号入力端１８Ｄに入力されるデ
ジタル信号Ｓ３０をクロスフェードさせて、デジタル信
号Ｓ３１としてデジタル信号出力端１９Ｂから出力させ
る。

【００９８】よってこの図６に示した例においても、図
１〜図５に示した例と同様に、このデジタル信号出力端
１９Ｂから出力されるデジタル信号Ｓ３１のＳ／Ｎの悪
化を未然に防ぐことができる。

【００９９】またこの図６に示した例においては、第１
のΔΣ型ＡＤＣ１１、第２のΔΣ型ＡＤＣ１３及び第３
のΔΣ型ＡＤＣ５２によりデジタル化された信号のビッ
ト長が１６ビットとされるようにこれらＡＤＣが選択さ
れ、さらにまたＯＰＡｍｐ１２の増幅度を＋２４ｄＢ
に、ＡＴＴ１４の減衰度を−２４ｄＢに、ＯＰＡｍｐ５
１の増幅度を＋４８ｄＢにそしてＡＴＴ５３の減衰度を
−４８ｄＢに選択されるようにした例として説明した。

【０１００】しかしながら本例においては、これらＡＤ
Ｃ１１、１３、５２、ＯＰＡｍｐ１２、５１及びＡＴＴ
１４、５３の夫々が、このような数値に限定されること
なく、一例として、このデジタル信号出力端１９Ｂから
得られるデジタル信号Ｓ３１として要求されるビット長
に応じて種々の数値に設定されるようにしてもよいこと
は勿論である。但しこの場合、ＡＴＴ１４を介して得ら
れたデジタル信号Ｓ１０の信号レベルが、ＯＰＡｍｐ１
２に入力されるアナログ音声帯域信号Ｓ１の信号の信号
レベルに等しくなり、ＡＴＴ５３を介して得られたデジ
タル信号Ｓ２９の信号レベルが、ＯＰＡｍｐ５１に入力
されるアナログ音声帯域信号Ｓ１の信号の信号レベルに
等しくなるようにすることが必要条件である。

【０１０１】図１〜図６に示したＡＤ変換装置の例によ
れば、入力されるアナログ信号の信号レベルに応じて２
以上のＡＤＣを順次切り替えてこの入力されたアナログ
信号を高量子化ビットのデジタル信号に変換する際に、
この切り替え時点における位相が同位相に保った状態で
クロスフェード切り替えをおこなうことができるので、
この切り替え時点における位相をゼロクロス検出による
信号切り替え方法等をとった場合において必要不可欠
な、切り替え時点の切り替えタイミングの判断手段を必
要とせず、またこのクロスフェード切り替えによれば、
切り替えられる複数の信号間の微妙な信号レベル調整を
おこなうことなく切り替えることができるので、このＡ
Ｄ変換装置の回路構成が簡単になり、ＡＤ変換装置のコ
ストを低下させることができる。

【０１０２】また図１〜図６に示したＡＤ変換装置の例
によれば、入力されるアナログ信号の信号レベルに応じ
て２以上のＡＤＣを順次切り替えてこの入力されたアナ
ログ信号を高量子化ビットのデジタル信号に変換する際
に、この切り替えの基準となる信号を外部から設定可能
なＴＨ値設定信号に応じて設定することができるように
したので、このＴＨ値設定信号に応じて設定されるクロ
スフェード切り替え時点を、このＡＤ変換装置から出力
されるデジタル信号のＳ／Ｎが最良の状態になるように
容易に設定することができる。

【０１０３】さらにまた図１〜図６に示したＡＤ変換装
置の例によれば、入力されるアナログ信号の信号レベル
に応じて２以上のＡＤＣを順次切り替えてこの入力され
たアナログ信号を高量子化ビットのデジタル信号に変換
する際に、２以上のＡＤＣの夫々を介して生成されたデ
ジタル信号の夫々を信号遅延回路を介してクロスフェー
ド切り替え手段に供給するようにするとともに、このク
ロスフェード切り替え手段にクロスフェード切り替えを
おこなわせるための制御信号を、この信号遅延回路の前
段側から得られた信号に応じて生成するようにしている
ので、この歪みを生じた信号がこのクロスフェード切り
替え手段に入力される以前に、この信号歪みが発生しな
い側に切り替えられるようにすることができ、このＡＤ
変換装置から出力されるデジタル信号のＳ／Ｎが、常に
最良の状態に保たれるようにすることができる。

【０１０４】さらにまた図１〜図６に示したＡＤ変換装
置の例によれば、入力されるアナログ信号の信号レベル
に応じて２以上のＡＤＣを順次切り替えてこの入力され
たアナログ信号を高量子化ビットのデジタル信号に変換
する際に、このクロスフェード切り替え手段によるクロ
スフェード切り替え時の時定数を、一例として、一方の
信号から他方の信号に切り替える際のこのクロスフェー
ド切り替え時点におけるアタックタイムの時定数を小さ
く、この他方の信号からこの一方の信号に戻すように切
り替える際の、このクロスフェード切り替え時点におけ
るリカバリタイムの時定数をこのアタックタイムの時定
数より大きく設定する変更手段を設けることにより、こ
のＡＤ変換装置から得られたデジタル信号を音響信号に
復元して聴取した際の、このクロスフェード切り替え時
点での違和感を低減させることができる。

【０１０５】さらにまた単体のＡＤＣが、高ビット量子
化のＡＤＣになる程、このＡＤＣ自体の設計難易度が指
数関数的に上がるために、この高ビット量子化のＡＤＣ
のコストが大幅に上昇することがよく知られている。ま
たこのような高ビット量子化されたＡＤＣを、一例とし
て回路基板に実装する場合においては、このＡＤＣの周
辺部に配置された回路パターン、或いは電源部等から発
生する種々のノイズ信号の影響が最小となるように細心
の注意を払わなければならないため、このような高ビッ
ト量子化された単体のＡＤＣを使用して商品設計を行う
際には、種々の制約を受けて設計が難しくなる問題があ
る。

【０１０６】これに対して図１〜図６に示したＡＤ変換
装置の例によれば、高ビット量子化されたＡＤＣに比較
して廉価かつ容易に入手できる汎用のＡＤＣ、一例とし
て１６ビットリニアＡＤＣが利用可能であり、かつ高ビ
ット量子化された単体のＡＤＣと少なくとも同等に高ビ
ット量子化され、これらノイズによる影響が少ない状態
とされたＡＤ変換装置を容易に提供することができる。

【０１０７】さらにまた図１〜図６に示したＡＤ変換装
置の例によれば、このＡＤ変換装置の一部を除いた大部
分がデジタル信号処理回路で構成することが可能であ
り、したがってこのＡＤ変換装置全体を単体のパッケー
ジとしてＬＳＩ化することが容易であり、よって利用者
側からみた場合に、商品化設計上、高ビット量子化され
たＡＤＣを利用する場合と比較してより容易に取り扱う
ことのできる利点があり、更にＬＳＩデザインルール上
の微細化高密度化等のＬＳＩ設計・製造技術の進歩と共
にコストダウンが見込まれる利点がある。

【０１０８】

【発明の効果】本発明によれば、ＡＤＣを複数個使用
し、これら複数のＡＤＣの夫々の出力を、クロスフェー
ド切り替え手段により切り替えて連続した信号として出
力するようにＡＤ変換装置を構成したことにより、これ
ら複数個のＡＤＣの夫々の量子化ビット数以上の量子化
ビット数の量子化ＡＤ変換を行うことができるようにし
たので、この切り替えて連続信号になされるこれら複数
のＡＤＣの夫々の出力信号レベルが、一例として数ｄＢ
程度異なっていても、この切り替え時のノイズ発生がな
く、したがってこの切り替えタイミングを制御する回路
も不要であるため回路が簡略化でき、コストダウンでき
るとともに高量子化ビット数のＡＤ変換装置を容易に提
供することができる。またこれら複数のＡＤＣの出力の
夫々をスイッチング手段により切り替えて連続した信号
として出力することによりこれら複数個のＡＤＣの夫々
の量子化ビット数以上の量子化ビット数の量子化ＡＤ変
換をに行うことができるようにした場合の如く、この切
り替えのタイミングをゼロクロスポイントに合わせるよ
うに制御する回路、あるいは切り替え時の信号レベル合
わせの精度を厳密に合わせるための信号レベル補正回路
が必要になる等、周辺回路、特にアナログ信号の状態で
処理しなければならない周辺回路部分が増加し、ＡＤ変
換装置全体が複雑化し、その結果ＬＳＩ化が困難になる
問題を解決できる。

【図面の簡単な説明】

【図１】本発明によるＡＤ変換装置の一例の説明に供す
る回路ブロック図である。

【図２】本発明に適用して好適なΔΣ変調方式によるＡ
ＤＣの一例の説明に供する回路ブロック図である。

【図３】本発明による信号レベル検出手段の一例の説明
に供する回路ブロック図である。

【図４】本発明によるクロスフェード切り替え手段の一
例の説明に供する回路ブロック図である。

【図５】本発明によるＡＤ変換装置の他の一例の説明に
供する回路ブロック図である。

【図６】本発明によるＡＤ変換装置の更に他の一例の説
明に供する回路ブロック図である。

【符号の説明】

１０………ＡＤ変換装置、１１………第１のΔΣ型ＡＤ
Ｃ、１３………第２のΔΣ型ＡＤＣ、１８………クロス
フェード切り替え手段、１９Ｂ………デジタル信号出力
端、Ｓ１………アナログ音声帯域信号、Ｓ７………デジ
タル信号、Ｓ９………デジタル信号、Ｓ２２………デジ
タル信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のアナログ・デジタル変換器を有す
   るＡ／Ｄ変換装置であって、 前記複数のアナログ・デジタル変換器の夫々に入力され
   る入力信号の夫々の間の入力信号レベルを異ならせる信
   号レベル変換手段と、 前記複数のアナログ・デジタル変換器のなかの入力信号
   レベルを低く設定している側の変換器の出力信号の信号
   レベルを検出し、当該検出した信号レベルを基準値と比
   較し、当該検出した信号レベルと前記基準値との比較結
   果にかかる比較結果信号を出力する比較手段と、 前記
   入力信号の夫々の間の入力信号レベルを異ならせて、前
   記複数のアナログ・デジタル変換器で変換された信号の
   レベルを前記信号レベルを異ならせる前の信号レベルに
   戻す信号レベル逆変換手段と、 前記複数のアナログ・デジタル変換器で変換され、前記
   信号レベル逆変換手段により前記信号レベルを異ならせ
   る前の信号レベルに戻された複数の信号の夫々を、所定
   時間遅延させる複数の信号遅延手段と、 前記比較結果信号に基づき、前記信号遅延手段を介して
   得られた複数の遅延信号の間のクロスフェード切り替え
   を行うクロスフェード切り替え手段とよりなり、アナロ
   グ・デジタル変換を行うことを特徴とするＡ／Ｄ変換装
   置。
2. 【請求項２】 前記請求項１記載のＡ／Ｄ変換装置であ
   って、前記複数の信号遅延手段の夫々における信号遅延
   量を、少なくとも当該複数の信号遅延手段を介して前記
   クロスフェード切り替え手段に供給される複数の遅延信
   号の間の信号の位相が一致する状態となるようにしたこ
   とを特徴とするＡ／Ｄ変換装置。
3. 【請求項３】 前記請求項１記載のＡ／Ｄ変換装置であ
   って、前記比較結果信号を出力する比較手段に入力され
   る前記出力信号を前記信号遅延手段の前段側から得るよ
   うにしたことを特徴とするＡ／Ｄ変換装置。
4. 【請求項４】 前記請求項１記載のＡ／Ｄ変換装置であ
   って、前記クロスフェード切り替え手段により前記クロ
   スフェード切り替えを行う時定数を変更できるようにし
   た変更手段を有することを特徴とするＡ／Ｄ変換装置。
5. 【請求項５】 前記請求項１記載のＡ／Ｄ変換装置であ
   って、前記クロスフェード切り替え手段により前記クロ
   スフェード切り替えを行う繰り返し周期を所定時間以上
   に制限する制限手段を有することを特徴とするＡ／Ｄ変
   換装置。