JPH0396018A - オーバサンプリング方式ディジタル／アナログ変換器及びオーバサンプリング方式アナログ／ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔壇業上の利用分野〕 本発明は、ディジタルオーディオ，通信等の用途に使用
されるオーバサンプリング方式ディジタル／アナログ変
換器及びオーバサンプリング方式アナログ／ディジタル
変換器に関するものである。

〔従来の技術〕

一般に、オーバサンプリング方式ディジタル／アナログ
変換器（以下、単に，Ｄ／Ａ変換器と言う）は、インタ
ボレーションディジタルフィルタ回路とデルタシグマ変
調回路と局部Ｄ／Ａ変換器とで構成され、また、オーバ
サンプリング方式アナログ／ディジタル変換器（以下、
単に、Ａ／Ｄ変換器と言う）は、デルタシグマ変調回路
とデシメーションディジタルフィルタ回路とで構成され
る。

このうち、代表して、Ｄ／Ａ変換器の動作について簡単
に説明すると、まず、インタポレーションディジタルフ
ィルタ回路において、入力されたディジタル信号を補関
してサンプリング周波数を上げた（すなわち、オーバサ
ンプリングした）後、フィルタリングする。次に、デル
タシグマ変調回路において、フィルタリングされたディ
ジタル信号の量子化ノイズのノイズ分布を変化させる。

次に，局部Ｄ／Ａ変換器において、ノイズ分布の変化し
たディジタル信号をアナログ信号に変換する。

ここで、デルタシグマ変調回路は、主として、単数また
は複数の積分器と量子化器と遅延器とから成るフィード
バックループにて構成される。

従来、ディジタル通信機器等に使用されるＡ／Ｄ変換器
においては、積分器の次数が２次（即ち、積分器が２個
）のデルタシグマ変調回路が用いられていた。

特開４６２　−　１６９５２８号公報に記載されている
ように、この種のデルタシグマ変調回路では、高い量子
化精度を得ることができるが、内部にある積分器の入力
電圧が、その積分器の動作電圧の限界値を上まわること
があり、正確な情報が伝達できない場合が生じる。この
ため、特に大振幅信号入力でＳ　／Ｎ響性が劣化すると
いう問題点があった。

この問題点の改善案として、峙開昭６２　−　１６９５
２８号公報では、４個の増幅器を積分器入力と帰還路と
にそれぞれ設けて、各増幅器の利得関係を特定の値に設
定する方法が開示されている。この既提案例では、フル
スケールに対して−１５ｄＢから−１０ｄＢ（７）範囲
テハ約５ｄＢ（７）、−５ｄＢ　テハ約２０ｄＢのＳ／
Ｎ特性の改善が可能であった。

〔発明が解決しようとする課題〕

上記従来技術は、小振幅信号入力でのＳ／Ｎ％性を劣化
させることなく、大振幅信号入力でのＳ／Ｎ特性劣化を
改善することができたが、フルスケール信号入力に対し
ては，　Ｓ／Ｎ＝５０ｄＢ程度であり、−１５ｄ　Ｂで
の８５ｄＢのＳ／Ｎ特性に対してまだ３５ｄＢも劣化し
ている。この劣化が許容される分野では、大きな問題と
はならないが、ディジタルオーディオ用途では大きな課
題となっている。上記従来技術では、この点の配慮がさ
れておらず、フルスケール信号入力に対しては、なおＳ
／Ｎ％性が劣化するという問題があった。

このため、ディジタルオーディオ用途では、この劣化領
域を使用しないように、信号レベルをあらかじめ低減さ
せて入力していた。即ち、Ａ／Ｄ変換器ではアナログア
ツテネータにより、Ｄ／Ａ変換器ではディジタルアッテ
ネータ（乗算回路）によリ、信号レベルを減衰させて、
デルタシグマ変調回路に入力していた。このため、小振
幅信号レベルも含めて、全体のＳ　／Ｎ％性がアツテネ
ータの減衰量分だけ劣化するという問題があった。

本発明の目的は、フルスケール信号入力に対するＳ／Ｎ
特性劣化を改善し、かつ小振幅信号入力でのＳ／Ｎ特性
も劣化させないことにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、オーバサ
ンプリング方式Ｄ／Ａ変換器の場合、デルタシグマ変調
回路を、１個の積分器または縦続接続された２個以上の
積分器から成る積分器群と、インタポレーションディジ
タルフィルタ回路の出力信号から遅延器の出力信号を減
算し、得られた減算信号を前記積分器群に入力する減８
器と、前記積分器群の出力信号を量子化して出力する量
子化器と、該量子化器の出力信号を遅延して出力する前
記遅延器と、前記量子化器から前記遅延器を介して前記
減算器に至る信号経ｗＩ（即ち、帰還路）中に設けられ
る可変利得器と、で少なくとも構成し、前記量子化器の
出力信号を前記デルタシグマ変調回路の出力信号として
出力すると共に、前記インタポレーシ薔ンディジタルフ
ィルタ回路の入力信号，出力信号及び局部ディジタル／
アナログ変換器の出力信号のうち、いずれかの信号のレ
ベルを検出し、その検出結果を出力するレベル検出器を
設け、該レベル検出器の出力信号に応じて、前記可変利
得器の利得を変化させるようにした。

また、局部Ｄ／Ａ変換器として可変利得機能を有する局
部Ｄ／Ａ変換器を用い、前記レベル検出器の出力信号に
応じて、該局部Ｄ／Ａ変換器の利得も変化させるように
した。

一方、オーバサンプリング方式Ａ／Ｄ変換器の場合は、
デルタシグマ変調回路を、１１−の積分器または縦続接
続された２個以上の積分器から成る積分器群と、入力さ
れたアナログ信号から内部ディジタル／アナログ変換器
の出力信号を減算し、得られた減算信号を前記積分器群
に入力する減算器と、前記積分器群の出力信号を量子化
して出力する量子化器と、該量子化器の出力信号８遅延
して出力する遅延器と、該遅延器の出力信号をアナログ
信号に変換して出力する前記内部ディジタル／アナログ
変換器と、前記量子化器から前記遅延器を介して前記内
部ディジタル／アナログ変換器に至る信号経路（即ち、
帰還路）中に設けられる可変利得器と、で少なくとも構
成し、前記遅延器または前記可変利得器の出力信号を前
記デルタシグマ変調回路の出力信号としてデシメーショ
ンディジタルフィルタ回路に出力すると共に、前記デル
タシグマ変調回路の入力信号及び前記デシメーシ日ンデ
ィジタルフィルタ回路の出力信号のうち、いずれかの信
号のレベルを検出し、その検出結果を出力するレベル検
出器を設け、該レベル検出器の出力信号に応じて、前記
可変利得器の利得を変化させるようにした。

また、前記オーバサンプリング方式Ｄ／Ａ変換器及びオ
ーバサンプリング方式Ａ／Ｄ変換器において、前記可変
利得器の利得を準瞬時的に変化させるために、或る一定
時間を計測するタイマー装置を設けると共に、前記レベ
ル検出器に、前記タイマー装置の計測した一定時間内に
おける前記信号の最大レベルを検出させ、その検出結果
を出力させるようにした。

〔作用〕

帰還路に設けられた前記可変利得器は、レベル検出器の
出力信号により、大振幅信号入力時には帰還利得を上げ
るように動作する。これにより、帰還量が増大し、入力
信号から帰還信号を差し引いた積分器群の入力信号は減
少するので、各積分器の動作限界を超えることがなく、
大振幅信号入力時、特にフルスケール信号入力時でのＳ
／Ｎ特性が劣化することがな゛い。

また、可変利得器は、小振幅信号入力時には帰還利得を
下げるように動作する。これにより、帰還量が減少し、
入力信号から帰還信号を差し引いた積分器群の入力信号
の誤差が減少するので、小振幅信号入力時のＳ／Ｎ特性
を向上することができる。

また、帰還利得を変化させると、変換信号のレベルが変
化するため、Ｄ／Ａ変換器の場合は、同時にこれを補正
するように局部Ｄ／Ａ変換器の利得を変化させる。

また、Ａ／Ｄ変換器の場合には前記可変利得器を介した
信号を前記デルタシグマ変調回路の出力信号とすること
により、信号のレベル変化を後段のデシメーションディ
ジタルフィルタ回路に伝達することができる。

〔突施例〕

以下、本発明の一実施例を第．１図により説明する。

第１図は、本発明の第１の実施例としてのオーバサンプ
リング方式Ｄ／Ａ変換器を示すブロック図である。

第１図において、ｌは入力端子、２はインタポレーショ
ンディジタルフィルタ回路、３は積分器の次数が２次の
デルタシグマ変調回路、４は可変利得機能を有する局部
Ｄ／Ａ変換器、５は出力端子、６はレベル検出器であり
、デルタシグマ変調回路３は、減算器７＃１０％１次の
積分器８，９、可変利得器１１、量子化器１３、遅延器
１４より栴成されている。

第２図は本発明の第２の実施例としてのオーバサンプリ
ング方式Ａ／Ｄ変換器を示すブロック図である。

第２図において、１は入力端子、３は積分器の次数が２
次のデルタシグマ変調回路、２２はデシメーションディ
ジタルフィルタ回路、５は出力端子、６はレベル検出器
である。デルタシグマ変調回路３は、第１図に示すもの
と同様の構成であるが、扱う信号がアナログ信号である
ため、量子化器１３より出力され遅延器１４、可変利得
器１１を介した信号を、アナログ信号に変換する内部Ｄ
／Ａ変換器１５が挿入されている。

第１図，第２図のデルタシグマ変調回路３の説明を行な
う前に、基本的なデルタシグマ変調回路について簡単に
説明する。

第３図は積分器の次数が２次の基本的なデルタシグマ変
調回路を示すブロック図である。

第３図において、入力信号をＸ１出力信号をＹ１量子化
器１３の些子化ノイズをＱとして、１サンプル遅延を２
１とすると、伝達特性は２関数を用いＹ＝ｘ＋（１−Ｚ
−’）”・Ｑ　　　−＝・　（１）と表わすことができ
る。

また、８ｇ４図は積分器の次数が３次の基本的なデルタ
シグマ変調回路をブロック図である。

３次のデルタシグマ変調回路は、実際には発振するため
、このままでは実用化できないが理論上の伝達特性は Ｙ＝Ｘ＋　（１−Ｚ”）轟−Ｑ　　　−・−・・−（２
＋となる。ここで、ｚ−１ヨｅ−ｊｗｔなので１　−　
Ｚ−’　＝　２ｇｔａ　Ｌｘ　　　　　　　．．．，，
．　（３）ｆ， である。

いま、オリジナルのサンプリング周波数を１８とすると
、通過帯域はｆＬ／２　　となる。Ｍ倍のオーノイサン
プリングを行なうと、サンプリング周波数はＭ−ｆ，　
　で表わされるので １−Ｚ”＝２血工κ　　　　　　・・・・・・（４）Ｍ
ｆ， となる。

従って％　２次のデルタシグマ変調回路では、量子化ノ
イズＱに（　ｈ−ｚ−１）ｌが、３次のデルタシグマ変
調回路では（　１−Ｚ−１）ｌが係数としてかかるので
、量子化ノイズのスペクトルを図示すると第５図に示す
ようになる。

第５図から明らかな様に、もとのホワイトノイズに比較
して低域では抑圧され、高城では拡大される。この様に
、量子化ノイズのノイズ分布を変化させる動作をノイズ
シェービングと称している。

通過帯域ｆＩＩ／／２　では十分にノイズが抑圧される
ことがわかる。

次にｆ　ｌｌ／２　帯域内のＳ／Ｎ（即ち、ダイナミッ
クレンジ（ＤＲ）に相当）を算出する。

まずＭ倍にオーバサンプリングすることにより量子化ノ
イズは拡散されｆ，／２の帯域については雑音電力はｌ
／Ｍになる。そこで、量子化器１３のビット数をＮ，積
分器の次数を工、とし、ｆ＆／２　帯域内のノイズを低
域になるほど少なくなる３角ノイズと近似すると、ｆＢ
／２　　帯域内のＳ／Ｎは、Ｓ／Ｎ（ｄｌ３）２一ｇ（
２“−１）＋１．７６　＋１０ｔｏｇＭｆａ −２０ａｇ（２ｇｋ＋−ｇ｝＋２０Ｌｏｇ／Ｊ　　　・
−・−（５）Ｍｆ， となる。

１項目と２項目は量子化ビット数の項であり、３項目は
Ｍ倍のオーバサンプリングによるＳ／Ｎの改善項であり
、４項目はノイズシェービングによるｆ８／２　の周波
数における抑圧項であり、５項目は３角ノイズ近似によ
る帯域内ノイズの改善項である。

ここで、横軸にオーバサンプリングの次数Ｍを縦軸にＳ
／Ｎ（ｄＢ）　　をとって、（５）式を図示すると第６
図に示すようになる。

第６図において、量子化ビット数Ｎは１である。

第６図より１２８倍オーバサンプリングにおいて、積分
器の次数が２次の場合には１６ビット精度は得られない
が、３次の場合には得られることがわかる。

ところで、第６図の示すＳ／Ｎ％性は、小振幅信号入力
時における値である。即ち、フルスケール信号に対して
−５０ｄＢのレベルで５０ｄＢのＳ／Ｎ比が得られた場
合を１００ｄＢのＳ／Ｎとしており、フルスケールでは
一般に１００ｄＢのＳ／Ｎは得られない。

第３図に示した２次のデルタシグマ変調回路の入力レベ
ル対Ｓ／Ｎ％性のシミュレーション結果を第７図に示す
。

第７図において、オーパサンリングの次数Ｍは１２８で
ある。第７図に示す様に、入力レベルが−９０ｄＢから
−１０ｄＢ程度まではＳ／Ｎ％性の劣化がなく、−１０
ｄＢから−２ｄＢまではやや劣化してＳ／Ｎ一定となり
フルスケールのＯｄＢでは急激に劣化してＳ／Ｎは５０
ｄＢ程度になっている。このＯｄＢから−２ｄＢ間の急
激なＳ／Ｎ劣化を防ぐのが本発明の目的である。

第８図に第１図に示したＤ／Ａ変換器のデルタシグマ変
調回路３のみを示す。

第８図において、ｌ１は可変利得器であり、その利得を
Ｇとする。図のように入力信号をＸ１出力信号をＹとす
ると、 これを整理すると Ｙ｛１−２（１−Ｇ）Ｚ”＋（１−Ｇ）Ｚ−２）＝Ｘ＋
Ｑ（１−Ｚ”）”　　−（７）となる。（７）式の左辺
において ｆ　　　　　　　　ｆ　　〜 ｚ．−１＝，−ｊｗＬ−　，−ｊ２π一＝　１　（届一
ｏ）　　　−（ａ）Ｍｆ． とおくと ｘ＝’ｘ＋−Ｌ　Ｑ　（　１−ｚ−１）！ＧＧ　　　　
　　　　　　　　　　　・・・（９）となり、信号Ｘ，
量子化ノイズとも利得ＧのＩＡになり，Ｓ／Ｎ特性は第
３図に示す回路と同様になることがわかる。

第８図において、Ｇ＝１．５とした場合の入カレベル対
Ｓ／Ｎ特性を第９図に示す。

第９図から明らかな様に、Ｇ＝１．５の時は、帰還量が
大きくなり、ＯｄＢでのＳ／Ｎ劣化は解消される。しか
し、入力レベル−５０ｄＢでのＳ／Ｎは第７図が４３ｄ
Ｂであるのに対し３　９．５　ｄ　Ｂと３．５ｄＢ劣化
している。

またＧをＧ＝０．８とした場合の入カレベル対Ｓ／Ｎ特
性を第１０図に示す。

第１０図では、入力レベルが−４ｄＢから急激にＳ／Ｎ
％性が劣化するが、−５０ｄＢでのＳ／Ｎは４５ｄＢと
第７図に比較して２ｄＢ向上している。

即ち、Ｇの値を２倍にすれば小振幅信号入力でのＳ／Ｎ
は６ｄＢ劣化し、０．５倍にすると６ｄＢ向上する。そ
の反面（９）式が示すように信号レベルは１／Ｇとなる
。

以上より、第１図の実施例においては、入力レベルがＯ
ｄＢから−６ｄＢの間はＧを１．５として急激なＳ／Ｎ
劣化を防ぎ、かつ第１図の局部Ｄ／Ａ変換器４の変換利
得を１．５倍として、信号レベルをもとのＸに変換する
。−６ｄＢ以下ではＧ％０．８として小振幅信号入力時
のＳ／Ｎ特性を改善すると共に、局部Ｄ／Ａ変換器４の
利得を０．８倍として信号レベルＸをもとの値に変換す
る。こうすることによって、フルスケール信号゜入力時
のＳ／Ｎ劣化を防ぎ、かつ小振幅信号入力時のＳ／Ｎを
向上させることができる。小振幅信号ではＧの値を更に
小さくすれば、・更にＳ／Ｎは向上させることができる
。

可変利得器１１の実際のハードウエアは、量子化器ｌ３
の出力＋１．−１に対して，Ｇ＝１のときは２Ｉ●＝６
５５３６の半分の＋３２７６８，　−３２７６８の値を
帰還し、Ｇ＝１．５のときは＋４９１５２，−４９１５
２の値を、Ｇ＝０．８のときは＋２６２１４，　−２６
２１４の値をそれぞれ帰還すればよいので、予め、この
値を用意しておいて切り換えるだけでよい。

第２図の実施例においては、可変利得器１１の値をその
まま、デシメーシッンディジタルフィルタ回路２２に伝
送するだけでよい。

また、第１図の可変利得機能を有する局部Ｄ／Ａ変換器
４は、１ビットＤ／Ａ変換器と可変利得増幅器とで構成
してもよいし、ｌビツ｝Ｄ／Ａ変換器の基準電圧あるい
は基準電流を切り換える構成でもよい。

第ｌ１図にスイッチドキャパシタ構成の局部Ｄ／Ａ変換
器４の一具体例を示す。

第ｌ１図において，Ｇ＝１．５のときはＡ側の回路を動
作させ，Ｇ＝０．８のときはＢ側の回路を動作させる。

以上の結果、第１２図に示す入カレベル対Ｓ／Ｎ特性が
得られ、課題は解決される。

第１３図は本発明の第３の実施例としてのオーバサンプ
リング方式Ｄ／Ａ変換器を示すブロック図、第４図は本
発明の第４の実施例としてのオーバサンプリング方式Ａ
／Ｄ変換器を示すブロック図であり、第１図．第２図の
実施例と異なるのは、一定時間を計測するタイマー装置
１６を設け、その計測結果をレベル検出器６に入力して
いる点である。

レベル検出器６はこの入力により一定時間内の最大レベ
ルを検出し、その一定時間内の最大レベルの値によって
可変利得器ｌ１の利得を切り換える。

この結果、準瞬時的に可変利得器ｌ１の利得を切り換え
ることができる。

また、第１５図．第１６図の実施例はレベル検出器６の
入力を得る場所を変えた実施例であり、第１５図の実施
例ではインダボレーションディジタルフィルタ回路２の
前から入力を得、第１６図の実施例ではデルタシグマ変
調回路３の前からアナログの入力を得ており、この場合
、アナログのレベル検出器６でレベル検出をしている。

また、以上の実施例において、可変利得器ｌ１と遅延器
１４は順序が逆でも同様の結果が得られる。

また、各実施例において用いられる２次のデルタシグマ
変調回路３の構或は種々考えられ、第１７図．第ｌ８図
．第１９図に示す様な構成にしても、第８図に示したも
のと同等の伝達特性になる。また、本発明は２次のデル
タシグマ変調回路に限らず、１次でも３次でも同様な効
果が得られる。

〔発明の効果〕

本発明によれば、オーバサンプリング方式Ａ／Ｄ変換器
、オーバサンプリング方式Ｄ／Ａ変換器において、大振
幅信号入力時、特にフルスケール信号入力時でのＳ　／
Ｎ＃性の劣化を防ぐことができ、しかも、小振幅信号入
力時においてもＳ／Ｎ特性を劣化させることがない。従
って、フルスケール信号から小振幅信号までＳ　／Ｎ４
？性の良いＡ／Ｄ変換器、Ｄ／Ａ変換器を実現できる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例としてのオーバサンプリ
ング方式Ｄ／Ａ変換器を示すブロック図、第２図は本発
明の第２の実施例としてのオーバサンプリング方式Ａ　
／　Ｄ変換器を示すブロック図、第３図は積分回路の次
数が２次の基本的なデルタシグマ変調回路を示すブロッ
ク図、第４図は積分回路の次数が３次の基本的なデルタ
シグマ変調回路を示すブロック図、第５図は本発明に係
るデルタシグマ変調回路における周波数と量子化ノイズ
のレベルとの関係を示す特性図、第６図は本発明に係る
デルタシグマ変調回路におけるオーバサンプリングの次
数とＳ／Ｎ特性との関係を示す特性図、第７図は第３図
のデルタシグマ変調回路における入カレベルとＳ／Ｎ特
性との関係を示す特性図、第８図は第１図のデルタシグ
マ変調回路を示すブロック図、第９図は第８図のデルタ
シグマ変調回路におけるＧ＝１。５とした場合の入力レ
ベルとＳ／Ｎ特性との関係を示す峙性図、第１０図は第
８図のデルタシグマ変調回路におけるＧ＝０．８とした
場合の入力レベルとＳ／Ｎ特性との関係を示す特性図、
第１１図は第１図の局｝ｆｆｉＤ／Ａ変換器の一具体例
を示す回路図、第１２図は第１図のデルタシグマ変調回
路における入力レベルとＳ／Ｎ特性との関係を示す特性
図、第１３図は本発明の第３の実施例としてのオーバサ
ンプリング方式Ｄ／Ａ変換器を示すブロック図、第１４
図は本発明の第４の実施例としてのオーバサンプリング
方式Ａ／Ｄ変換器を示すブロック図、第１５図は本発明
の第５の実施例としてのオーバサンプリング方式Ｄ／Ａ
変換器を示すブロック図、第１６図は本発明の第６の実
施例としてのオーバサンプリング方式Ａ／Ｄ変換器を示
すブロック図、第１７図は本発明において用いられるデ
ルタシグマ変調回路の他の具体例を示すブロック図、第
１８図は本発明において用いられるデルタシグマ変調回
路の別の具体例を示すブロック図、第１９図は本発明に
おいて用いられるデルタシグマ変調回路の更に別の具体
例を示すブロック図、である。 符号の説明 ２・・・インタボレーシッンディジタルフィルタ回路３
・・・デルタシグマ変調回路 ４・・・局部Ｄ／Ａ変換器　６・・・レベル検出器７，
１０・・・減算器　　　　８，９・・・積分回路ｌ１・
・・可変利得器　　　　１３・・・量子化器１４・・・
遅延器　　　　　　１５・・・内部Ｄ／Ａ変換器５ 繋１図 ３ ら 〒２図 罰′５図 η′７図 入７７シベル（ｄＢ） 第６図 罰５図 雨６図 ４３図 罰１０図 入カレＸル（ｄＢ冫 〒 図 ｒ 罰１２図 人刀レヘル（α６ノ 〒１５図 ３ し 粥ＩＧ図 う 罰１′５図 ３ 罰１４図 〒１７図 葡１８図 罰１３図 Ｑ

Claims (1)

1. 【特許請求の範囲】 １、入力信号であるディジタル信号を補間すると共に、
   フィルタリングして出力するインタポレーションディジ
   タルフィルタ回路と、該ディジタルフィルタ回路の出力
   信号を、その量子化ノイズのノイズ分布を変化させて出
   力するデルタシグマ変調回路と、該デルタシグマ変調回
   路の出力信号をアナログ信号に変換して出力する局部デ
   ィジタル／アナログ変換器と、から成るオーバサンプリ
   ング方式ディジタル／アナログ変換器において、 前記デルタシグマ変調回路は、１個の積分器または縦続
   接続された２個以上の積分器から成る積分器群と、前記
   ディジタルフィルタ回路の出力信号から遅延器の出力信
   号を減算し、得られた減算信号を前記積分器群に入力す
   る減算器と、前記積分器群の出力信号を量子化して出力
   する量子化器と、該量子化器の出力信号を遅延して出力
   する前記遅延器と、前記量子化器から前記遅延器を介し
   て前記減算器に至る信号経路中に設けられる可変利得器
   と、で少なくとも構成され、前記量子化器の出力信号を
   前記デルタシグマ変調回路の出力信号として出力すると
   共に、 前記ディジタルフィルタ回路の入力信号、出力信号及び
   前記局部ディジタル／アナログ変換器の出力信号のうち
   、いずれかの信号のレベルを検出し、その検出結果を出
   力するレベル検出器を設け、該レベル検出器の出力信号
   に応じて、前記可変利得器の利得を変化させることを特
   徴とするオーバサンプリング方式ディジタル／アナログ
   変換器。 ２、請求項１に記載のオーバサンプリング方式ディジタ
   ル／アナログ変換器において、或る一定時間を計測する
   タイマー装置を設けると共に、前記レベル検出器は、前
   記ディジタルフィルタ回路の入力信号、出力信号及び前
   記局部ディジタル／アナログ変換器の出力信号のうち、
   いずれかの信号の、前記タイマー装置の計測した或る一
   定時間内における最大レベルを検出し、その検出結果を
   出力することを特徴とするオーバサンプリング方式ディ
   ジタル／アナログ変換器。 ３、請求項１または２に記載のオーバサンプリング方式
   ディジタル／アナログ変換器において、前記局部ディジ
   タル／アナログ変換器は、前記レベル検出器の出力信号
   に応じて、その利得が変化することを特徴とするオーバ
   サンプリング方式ディジタル／アナログ変換器 ４、入力信号であるアナログ信号をディジタル信号に変
   換すると共に、該ディジタル信号を、その量子化ノイズ
   のノイズ分布を変化させて出力するデルタシグマ変調回
   路と、該デルタシグマ変調回路の出力信号を間引きする
   と共に、フィルタリングして出力するデシメーションデ
   ィジタルフィルタ回路と、から成るオーバサンプリング
   方式アナログ／ディジタル変換器において、前記デルタ
   シグマ変調回路は、１個の積分器または縦続接続された
   ２個以上の積分器から成る積分器群と、入力された前記
   アナログ信号から内部ディジタル／アナログ変換器の出
   力信号を減算し、得られた減算信号を前記積分器群に入
   力する減算器と、前記積分器群の出力信号を量子化して
   出力する量子化器と、該量子化器の出力信号を遅延して
   出力する遅延器と、該遅延器の出力信号をアナログ信号
   に変換して出力する前記内部ディジタル／アナログ変換
   器と、前記量子化器から前記遅延器を介して前記内部デ
   ィジタル／アナログ変換器に至る信号経路中に設けられ
   る可変利得器と、で少なくとも構成され、前記遅延器ま
   たは前記可変利得器の出力信号を前記デルタシグマ変調
   回路の出力信号として出力すると共に、 前記デルタシグマ変調回路の入力信号及び前記ディジタ
   ルフィルタ回路の出力信号のうち、いずれかの信号のレ
   ベルを検出し、その検出結果を出力するレベル検出器を
   設け、該レベル検出器の出力信号に応じて、前記可変利
   得器の利得を変化させることを特徴とするオーバサンプ
   リング方式アナログ／ディジタル変換器におけるデルタ
   シグマ変調回路。 ５、請求項４に記載のオーバサンプリング方式アナログ
   ／ディジタル変換器において、或る一定時間を計測する
   タイマー装置を設けると共に、前記レベル検出器は、前
   記デルタシグマ変調回路の入力信号及び前記ディジタル
   フィルタ回路の出力信号のうち、いずれかの信号の、前
   記タイマー装置の計測した或る一定時間内における最大
   レベルを検出し、その検出結果を出力することを特徴と
   するオーバサンプリング方式アナログ／ディジタル変換
   器。