JP2007324977A - Δς変調回路、及びその発振防止方法 - Google Patents
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Abstract
【解決手段】本発明のΔΣ変調回路は、ΔΣ変調して1ビット信号を出力するΔΣ変調回路において、ΔΣ変調の次数に応じてカスケードに接続された複数の積分器と、上記複数の積分器における最終段の積分器の出力を量子化し1ビット信号として出力する量子化器6と、量子化器6から出力されるパルス波高値を所定の大きさに増幅して上記積分器に帰還させる増幅器8と、最終段の積分器の出力信号レベルが所定の値を超えたとき増幅器8のゲインを大きくするように変更するゲイン制御手段15を備えた。
【選択図】図1
Description
また、本発明のΔΣ変調回路は、前記増幅器の出力を1パルス遅延させて帰還させる1サンプリング遅延回路を備えたことを特徴とする。
また、本発明のΔΣ変調回路は、前記ゲイン制御手段が、前記最終段の積分器の出力信号レベルが第1のレベルを超えたとき前記増幅器のゲインを現在設定されている第1のゲインより大きな第2のゲインに変更して設定し、前記最終段の積分器の出力信号レベルが前記第1のレベルより低い第2のレベルを下回ったとき前記増幅器のゲインを前記第2のゲインより前記第1のゲインに変更して設定することを特徴とする。
また、本発明のΔΣ変調回路は、前記ゲイン制御手段が、前記最終段の積分器の出力信号レベルが前記第2のレベルを下回ってから所定時間が経過した後に前記第1のゲインに設定することを特徴とする。
また、本発明のΔΣ変調回路は、前記第1のレベルが、前記最終段の積分器の最大出力信号レベルより低い値に設定されることを特徴とする。
また、本発明のΔΣ変調回路は、前記第1のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を超えたとき該レベル値に対応して前記増幅器のゲインがより大きなゲインに変更されることを特徴とする。
また、本発明のΔΣ変調回路は、前記第2のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、ΔΣ変調して1ビット信号を出力するΔΣ変調回路の発振防止方法において、複数の積分器をΔΣ変調の次数に応じてカスケードに接続し、前記複数の積分器における最終段の積分器の出力を1ビット信号に量子化して出力し、前記1ビット信号のパルス波高値を所定の大きさに増幅して前記積分器に帰還させ、前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくすることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記増幅器の出力を1パルス遅延させて帰還させることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記最終段の積分器の出力信号レベルが第1のレベルを超えたとき前記増幅器のゲインを現在設定されている第1のゲインより大きな第2のゲインに変更して設定し、前記最終段の積分器の出力信号レベルが前記第1のレベルより低い第2のレベルを下回ったとき前記増幅器のゲインを前記第2のゲインより前記第1のゲインに変更して設定することを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記最終段の積分器の出力信号レベルが前記第2のレベルを下回ってから所定時間が経過した後に前記第1のゲインに設定することを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記第1のレベルが、前記最終段の積分器の最大出力信号レベルより低い値に設定されることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記第1のレベルとして複数のレベル値が設定され、該設定された複数のレベル値のいずれかのレベル値を超えたとき該レベル値に対応して前記増幅器のゲインがより大きなゲインに変更されることを特徴とする。
また、本発明のΔΣ変調回路の発振防止方法は、前記第2のレベルとして複数のレベル値が設定され、該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする。
また、本発明によれば、ΔΣ変調回路の入力信号の大きさではなく、ΔΣ変調回路の積分器出力の信号レベルをみることにより、発振が開始される前兆を時間遅れなく検知することができ、より確実に発振を防止することができるという効果を奏する。
Y={I・A+Nq・(1−z−1)2}/τ
2・・・1ビット信号入力端子
3・・・増幅器
4、5、41〜43・・・加算器
6・・・量子化器
7・・・1ビット信号出力端子
8・・・増幅器
9、31〜33・・・減算器
10、11、21〜23、50・・・1サンプリング遅延回路
12、13・・・増幅器
14、60・・・DSP(Digital Signal Processor)
15・・・ゲイン制御部
Claims (14)
- ΔΣ変調して1ビット信号を出力するΔΣ変調回路において、
ΔΣ変調の次数に応じてカスケードに接続された複数の積分器と、
前記複数の積分器における最終段の積分器の出力を量子化し1ビット信号として出力する量子化器と、
前記量子化器から出力されるパルス波高値を所定の大きさに増幅して前記積分器に帰還させる増幅器と、
前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくするように変更するゲイン制御手段を備えたことを特徴とするΔΣ変調回路。 - 前記増幅器の出力を1パルス遅延させて帰還させる1サンプリング遅延回路を備えたことを特徴とする請求項1に記載のΔΣ変調回路。
- 前記ゲイン制御手段は、前記最終段の積分器の出力信号レベルが第1のレベルを超えたとき前記増幅器のゲインを現在設定されている第1のゲインより大きな第2のゲインに変更して設定し、
前記最終段の積分器の出力信号レベルが前記第1のレベルより低い第2のレベルを下回ったとき前記増幅器のゲインを前記第2のゲインより前記第1のゲインに変更して設定することを特徴とする請求項1又は請求項2のいずれかに記載のΔΣ変調回路。 - 前記ゲイン制御手段は、前記最終段の積分器の出力信号レベルが前記第2のレベルを下回ってから所定時間が経過した後に前記第1のゲインに設定することを特徴とする請求項3に記載のΔΣ変調回路。
- 前記第1のレベルは、前記最終段の積分器の最大出力信号レベルより低い値に設定されることを特徴とする請求項3又は請求項4のいずれかに記載のΔΣ変調回路。
- 前記第1のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を超えたとき該レベル値に対応して前記増幅器のゲインがより大きなゲインに変更されることを特徴とする請求項3乃至請求項5のいずれか一項に記載のΔΣ変調回路。
- 前記第2のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする請求項3乃至請求項6のいずれか一項に記載のΔΣ変調回路。
- ΔΣ変調して1ビット信号を出力するΔΣ変調回路の発振防止方法において、
複数の積分器をΔΣ変調の次数に応じてカスケードに接続し、
前記複数の積分器における最終段の積分器の出力を1ビット信号に量子化して出力し、
前記1ビット信号のパルス波高値を所定の大きさに増幅して前記積分器に帰還させ、
前記最終段の積分器の出力信号レベルが所定の値を超えたとき前記増幅器のゲインを大きくすることを特徴とするΔΣ変調回路の発振防止方法。 - 前記増幅器の出力を1パルス遅延させて帰還させることを特徴とする請求項8に記載のΔΣ変調回路の発振防止方法。
- 前記最終段の積分器の出力信号レベルが第1のレベルを超えたとき前記増幅器のゲインを現在設定されている第1のゲインより大きな第2のゲインに変更して設定し、
前記最終段の積分器の出力信号レベルが前記第1のレベルより低い第2のレベルを下回ったとき前記増幅器のゲインを前記第2のゲインより前記第1のゲインに変更して設定することを特徴とする請求項8又は請求項9のいずれかに記載のΔΣ変調回路の発振防止方法。 - 前記最終段の積分器の出力信号レベルが前記第2のレベルを下回ってから所定時間が経過した後に前記第1のゲインに設定することを特徴とする請求項10に記載のΔΣ変調回路の発振防止方法。
- 前記第1のレベルは、前記最終段の積分器の最大出力信号レベルより低い値に設定されることを特徴とする請求項10又は請求項11のいずれかに記載のΔΣ変調回路の発振防止方法。
- 前記第1のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を超えたとき該レベル値に対応して前記増幅器のゲインがより大きなゲインに変更されることを特徴とする請求項10乃至請求項12のいずれか一項に記載のΔΣ変調回路の発振防止方法。
- 前記第2のレベルとして複数のレベル値が設定され、前記最終段の積分器の出力信号レベルが該設定された複数のレベル値のいずれかのレベル値を下回ったとき該レベル値に対応して前記増幅器のゲインがより小さなゲインに変更されることを特徴とする請求項10乃至請求項13のいずれか一項に記載のΔΣ変調回路の発振防止方法。
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---|---|---|---|---|
WO2009074470A1 (en) * | 2007-12-13 | 2009-06-18 | Ubidyne, Inc. | Automatic gain control for delta-sigma modulator |
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2006
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GB2457010A (en) * | 2007-12-13 | 2009-08-05 | Ubidyne Inc | Automatic gain control for delta sigma modulators |
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