JP4115959B2 - デルタシグマ変調回路及びそれを備えた増幅器 - Google Patents
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Description
(1)一般に、3次以上のデルタシグマ変調にて、発振せずに変調できるオーディオ信号の振幅には限界があるが、デルタシグマ変調の性質として、サンプリング周波数を高く取るほど振幅利用率を向上させることができる。
(2)一方、スイッチング増幅器側から見ると、サンプリング周波数を高くとることによって、単位時間当たりのスイッチング回数が増加し、熱損失が増加する。
(3)このスイッチング回路の負荷を軽減する目的として、前標本化値(1クロック前の量子化値)と同値とする時間幅を、予め設定された標本化クロックのカウント数により一定値以上に制限する最小パルス幅制限手段を用いることによって、単位時間当たりのスイッチング回数を減少させることができるが、最小パルス幅を広げることによって、振幅利用率が下がる。
(1)の振幅利用率≦(3)の振幅利用率
の関係にある。なお、上記不等号は、以下の理由による。
〔(1)のサンプリング周期〕=〔(3)の最小パルス幅〕
となる。この時間幅はそれぞれの場合の取り得る〔最小パルス幅〕であることは自明である。これをTwとする。ここで、それぞれのパルスの変化し得る時間幅は、
(1)の場合:1×Tw、2×Tw、3×Tw、……
(3)の場合:1×Tw、1.1×Tw、1.2×Tw、1.3×Tw、……
というように、(3)の方が時間分解能が高い形で変化できるので、時間分解能の向上に応じて、振幅利用率を高めることができる。
前標本化値と同値とする時間幅=標本化クロック時間幅×カウント数
となる時間幅に制限することを特徴としている。
A>B
となる。この理由は、良く知られているように、入力信号の変化に対して、積分器の時定数により積分器出力の変化が遅れるためである。
〔入力信号振幅の絶対値が増加する時の閾値〕≧〔入力信号振幅の絶対値が減少する時の閾値〕
の関係にすることにより、最小パルス幅の制限値を切替える際、例えば、発振に至るぎりぎりのところで最小パルス幅を狭く制御できると共に、入力信号振幅が減少過程で最小パルス幅を広くなるように切替える際、確実に発振を回避するように設計することができる。
本発明の一実施形態について図1及び図2に基づいて説明すれば、以下の通りである。
また、出力端子7の出力は、加算器2に負帰還されるようになっている。
(1)振幅利用率が小さくなるが、入力信号自体が小さいので良好に動作する。
という動作が得られる。
(3)振幅利用率が大きくなるので、入力信号振幅が大きくても良好に動作する。
という動作が得られる。
A>B
となる。この理由は、良く知られているように、入力信号の変化に対して、積分器の時定数により積分器出力の変化が遅れるためである。
〔入力信号振幅の絶対値が増加する時の閾値〕≧〔入力信号振幅の絶対値が減少する時の閾値〕
の関係にすることにより、最小パルス幅の制限値を切替える際、例えば、発振に至るぎりぎりのところで最小パルス幅を狭く制御できると共に、入力信号振幅が減少過程で最小パルス幅を広くなるように切替える際、確実に発振を回避するように設計することができる。
本発明の他の実施の形態について図3及び図4に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態1と同じである。また、説明の便宜上、上記の実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
2 加算器
3 積分器加算器群
4 量子化器
5 最小パルス幅制限部(パルス幅制御手段)
6 クロックカウンタ(パルス幅変更手段)
7 出力端子
8 標本化クロック
9 入力信号振幅検出部(入力信号振幅検出手段)
20 増幅器
30 パルス増幅部(パルス増幅手段)
31 スイッチング回路
32 ローパスフィルタ(LPF)
40 増幅器
Claims (9)
- オーディオ信号が入力される入力部と、複数の積分器が縦続接続され、上記複数の積分器の出力値を量子化する量子化器とを備え、上記入力部に入力された信号をデルタシグマ変調するデルタシグマ変調回路において、
上記入力部に入力された信号の振幅を検出する入力信号振幅検出手段と、
上記量子化器の出力信号のパルス幅を変化させるパルス幅変更手段と、
上記入力信号振幅検出手段の検出結果に基づいて上記パルス幅変更手段によるパルス幅変化を制御するパルス幅制御手段とが設けられていることを特徴とするデルタシグマ変調回路。 - 前記パルス幅制御手段は、前記入力信号振幅検出手段の検出結果に基づいて、最小となるパルス時間幅を設定することを特徴とする請求項1記載のデルタシグマ変調回路。
- 前記パルス幅制限手段の出力情報を入力側に負帰還することを特徴とする請求項1又は2記載のデルタシグマ変調回路。
- 前記パルス幅制限手段は、量子化器から出力された複数の量子化値に対して、1クロック前の量子化値である前標本化値と同値とする時間幅を、予め設定された標本化クロックのカウント数により、
前標本化値と同値とする時間幅=標本化クロック時間幅×カウント数
となる時間幅に制限することを特徴とする請求項1又は2記載のデルタシグマ変調回路。 - 前記入力信号振幅検出手段は入力信号の絶対値を検出する一方、前記パルス幅制限手段は、該入力信号の絶対値が予め設定した閾値を超えた時点で標本化クロックのカウント数を変更することを特徴とする請求項4記載のデルタシグマ変調回路。
- 前記入力信号振幅検出手段からの入力信号の絶対値の情報に対して予め設定される閾値は、
絶対値が増加するときの閾値≧絶対値が減少するときの閾値
の関係を保つように設定されていることを特徴とする請求項5記載のデルタシグマ変調回路。 - 前記入力信号振幅検出手段にて検出される入力信号の絶対値が大きいほど、パルス幅制限手段は、標本化クロックのカウント数が小さくなるように変更することを特徴とする請求項1〜6のいずれか1項に記載のデルタシグマ変調回路。
- 請求項1〜7のいずれか1項に記載のデルタシグマ変調回路の後段にパルス増幅するパルス増幅手段を備えていることを特徴とする増幅器。
- 請求項1、2、4、5、6又は7に記載のデルタシグマ変調回路と、パルス幅制限手段の後段にパルス増幅するパルス増幅手段とを備え、上記パルス増幅手段の該増幅出力情報を上記デルタシグマ変調回路の入力側に負帰還することを特徴とする増幅器。
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