JP2002076901A - Δ変調とδς変調を混合した方式の変調器，オーバーサンプリング型ｄ／ａ変換器およびａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 Δ変調とΔΣ変調を併用する混合型変
調器を用いたオーバーサンプリング型Ａ／Ｄ，Ｄ／Ａ変
換器において、過負荷のステップ入力があった場合で
も、リンギングの発生を抑制し、セトリング時間を短縮
すること。 【解決手段】 差分判定器１が過大なステップ入力を
検出すると、その直後のクロック期間において、可変増
幅器（Ｎ倍増幅器）３の増幅率を適応的に拡大する。こ
れにより、Δ変調の予測積分器１１における積分が加速
され、この積分器１１から出力される予測値が入力信号
に直ちに追従する。これにより、入力信号と予測値の差
分は、量子化器２の量子化ステップ幅Δ以下に高速に収
束し、定常状態となってリンギングが抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Δ変調とΔΣ変調
を混合した方式の変調器，オーバーサンプリング型Ｄ／
Ａ変換器およびＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】オーバーサンプル型のＤ／Ａ変換器，Ａ
／Ｄ変換器は、入力信号の周波数帯域の数１０〜数１０
０倍のサンプリングレートで変換し、信号処理によって
量子化雑音を高周波側に追いやり、低ビットのアナログ
インターフェース回路を用いて高分解能な変換を行うこ
とができるものであり、大規模化が進むアナログデジタ
ル混在システムＬＳＩに最適な方式として注目されてい
る。

【０００３】オーバーサンプル型のＤ／Ａ，Ａ／Ｄ変換
器の信号処理部に用いられている変調手法としては、Δ
変調（デルタ変調），ΔΣ変調（デルターシグマ変
調），それらを混合した方式の変調が知られている。

【０００４】Δ変調は、連続するサンプル信号の差分を
１ビットの符号とする、差分パルス符号変調である。具
体的には、入力信号に対する予測値を求め、入力信号と
予測値との差信号を量子化（変調）するフィードバック
型の変調方式であり、入力段が差動構成となっているこ
とにより量子化ノイズを低減することができる。

【０００５】また、ΔΣ変調は、入力信号と、出力信号
（量子化後の信号）との差（量子化雑音）を量子化（変
調）するフィードバック型の変調方式である。この方式
では、オーバーサンプリングすることによって、量子化
雑音を高い周波数帯域にまで分布させることで、必要と
される信号帯域における雑音成分を低減することができ
る。

【０００６】本発明で採用する混合型変調は、前記Δ変
調とΔΣ変調を組み合わせたものであり、補間型変調と
も呼ばれ、入力信号と予測値との差分信号に対し、ΔΣ
変調を行うものである。

【０００７】従って混合型変調は両方の長所を合わせ持
つ。つまり、ΔΣ変調により量子化雑音を高周波域に追
いやるため、量子化雑音電力は小さく、かつ、Δ変調の
長所である総量子化雑音電力そのものが小さい。

【０００８】従って、混合型変調を用いた場合には、Ａ
／Ｄ変換器においては後段のデジタルフィルタ、また、
Ｄ／Ａ変換器においては、アナログ信号出力段のポスト
フィルタに、高次で急峻なフィルタ特性を必要とせず、
回路規模と消費電力の増大を押さえることが可能であ
る。

【０００９】以下、混合型変調器および混合型変調器を
用いたオーバーサンプル型Ａ／Ｄ,Ｄ／Ａ変換器の一例
について述べる。

【００１０】図８に、混合型変調器の基本的な構成を示
す。同図にいて、参照符号５，６，７は遅延器、参照符
号８，９は加算器、参照符号２は量子化器である。量子
化器２の内部は、±の閾値を持ち、＋の閾値を越える信
号が入力されると”＋Δ”を出力し、”＋”と−の閾値
の間は”０”を出力し、−の閾値以下の信号が入力され
ると”−Δ”を出力する。この時の”Δ”は量子化ステ
ップ（あるいは量子化ステップ幅）と呼ばれる。図８で
示すブロック構成におけるシステム関数は、 Ｙ＝（１−Ｚ^-1）（（Ｘ＋（１−Ｚ^-1）Ｑ）） ここでＸは入力信号を表し、Ｙは出力信号を表す。Ｑは
量子化器２の入力信号と出力信号の誤差、つまり量子化
雑音を表す。本説明では１次の混合型変調方式を例とし
ており、図８では１次のΔΣ変調と１次のΔ変調が混合
されている。

【００１１】図８における加算器９の出力がΔ変調する
ための予測値の出力であり、従って１１は予測積分器で
ある。各遅延器は、遅延用クロックにより入力信号を一
定時間ディレイさせる。予測積分器１１は、”＋
Δ”，”０”，”−Δ”のいずれかの値を足し込み、一
方、遅延器５及び加算器８で構成される積分器１０は、
「入力信号−予測値−量子化器出力の１遅延後の値」、
すなわち図８で示す加算器８の出力を足し込む。

【００１２】混合型変調器は、量子化器２の出力を予測
積分器１１で積分することで予測信号を生成し「入力信
号−予測値−量子化器出力の１遅延後の値」、すなわち
図８で示す加算器８の出力が最小となるように、加算器
８、９にフィードバックする。これによる効果は、入力
信号と予測値との差分信号に対しΔΣ変調を行うことに
等しい。

【００１３】前述のシステム関数から明らかなように、
混合型変調器の出力は、Δ変調同様、差分符号である。
本差分符号とΔ変調の差分符号との違いは、Δ変調の差
分符号が単に入力信号と予測値との差を表しているのに
対し、混合型変調の差分符号はΔ変調により生成された
差分符号を更にΔΣ変調した符号である点である。

【００１４】図９（ａ），（ｂ）は、混合型変調器にお
ける変形例（図８における加算器８を展開した別の形
態）を示している。

【００１５】混合型変調器の出力が差分符号であるた
め、Ａ／Ｄ変換器及びＤ／Ａ変換器として用いるために
は、図１０で示すように混合型変調器の後段に再生用積
分器１３が必要である。

【００１６】前述したように、オーバーサンプル型Ａ／
Ｄ,Ｄ／Ａ変換器は入力信号周波数帯域の数１０〜数１
００倍のサンプリングレートで変換する。このオーバー
サンプリングの効果により量子化雑音は高周波域まで拡
散され、従って、入力信号周波数帯域だけに着目すると
量子化雑音電力が小さくなったことに等しい。

【００１７】混合型変調器を用いた場合、このオーバー
サンプリングの効果に、Δ変調とΔΣ変調の長所が加わ
り、より効果的に量子化雑音を極めて小さくすることが
可能である。

【００１８】次に、図１１に混合型変調器を用いたオー
バーサンプル型Ｄ／Ａ変換器の一例を示す。図１１にお
いて、参照符号１２は混合型変調器であり、参照符号１
３は再生用積分器であり、参照符号２３はＤ／Ａ変換器
であり、参照符号２４はポストフィルタである。

【００１９】図１１におけるＤ／Ａ変換器２３の入り口
までは全てデジタル回路で構成される。混合型変調器１
２は、図８または図９（ａ），図９（ｂ）のいずれかに
示される構成と同じであり、再生用積分器１３は、図１
０で示す再生用積分器１３と同じ構成である。

【００２０】”Ｌ”ビットの語長を持つデジタル信号は
混合型変調器１２内部の量子化器で、Ｌ＞Ｍの条件で量
子化され、Ｍビットの語長で出力する。この時、語長が
落ちた分、量子化雑音が付加されるが、前述したとおり
Δ変調とΔΣ変調により量子化雑音が高周波域に追いや
られ量子化雑音電力は小さく、かつ、総量子化雑音電力
そのものも小さい。

【００２１】前述したとおり、混合型変調器の出力は差
分符号であるため、再生用積分器により積分され、Ｎ＞
Ｍの条件で語長が拡張され、Ｎビットの語長で出力す
る。

【００２２】混合型変調器１２及び再生用積分器１３の
入出力語長の関係をＬ＞Ｎ＞Ｍの条件で最適化してやれ
ば、元の語長Lよりも小さいＮの語長がデジタル信号と
して得ることができ、Ｄ／Ａ変換器２３に要求される分
解能を低減することができる。Ｄ／Ａ変換器２３によっ
て変換されたアナログ信号は、ポストフィルタ２４によ
り帯域制限され、ΔΣ変調により高周波域に追いやられ
た量子化雑音を取り除き、よりクリーンなアナログ信号
を得ることができる。

【００２３】なお、Ａ／Ｄ変換器においても、同様に量
子化雑音電力を極めて低減することができ、これによ
り、構成要素の回路に要求されるアナログ特性等のレベ
ルを落とすことも可能となる。

【００２４】

【発明が解決しようとする課題】上述したように、混合
型変調器は、オーバーサンプル型Ａ／Ｄ,Ｄ／Ａ変換器
で用いる変調器として容易に実現でき、低ビットのアナ
ログインターフェース回路を用いて高分解能な変換を行
うことが可能である。

【００２５】しかしながら、前記従来の混合型変調器
は、ΔΣ変調とΔ変調の長所を合せ持つと同時に、その
構成要素であるΔ変調部の「傾斜過負荷」を起こさせな
い条件、すなわち「入力信号ステップは量子化器が出力
する量子化ステップ（量子化ステップ幅）Δ以下であ
る」という条件を満たさなくなると、Δ変調部の予測積
分器とΔΣ変調部の積分器の間でお互いの積分結果を打
ち消しあうべく繰り返し演算が行われ、この演算過程が
再生用積分器を介して出力へ現れるため、ノイズや歪み
を発生し、加えて、この演算期間中は出力が安定せずセ
トリング時間を増長させるという欠点を有している。

【００２６】つまり、混合型変調器は、Δ変調の帰還ル
ープとΔΣ変調の帰還ループの２つのループ（大部分の
構成要素が共用されている）を有しており、入力の変化
が大きすぎると、Δ変調における予測値が追従できず、
入力信号と予測値との差分が量子化ステップ幅（帰還ル
ープの追従能力を決定する）を大きく越えてしまう。こ
のような事態が生じた場合、一方の帰還ループが強引に
収束しようとし、すると、他方の帰還ループについては
収束条件から外れてしまい、逆に他方が収束しようとす
ると、一方の収束条件から外れるといった現象を繰り返
すため、セトリングが遅れることになる。

【００２７】この現象を図１３及び図１４を用いて説明
する。

【００２８】図１３は、混合型変調器の回路図の一例で
ある。図１４において、予測積分器１１の出力をＡ点と
し、入力信号と予測値の差があらわれる点、すなわち加
算器８ａの出力をＢ点とする。また、量子化器２の出力
の一遅延後の値をＢ点から差し引いた点、すなわち、加
算器８ｂの出力をＣ点とし、積分器１０の出力をＤ点、
量子化器の出力、すなわち混合型変調器の出力をＥ点と
する。

【００２９】すなわち、一つ前のＥ点を積分した結果が
Ａ点であり、入力信号からＡ点を引いた結果がＢ点であ
り、Ｂ点から、一つ前のＥ点を引いた結果がＣ点であ
り、Ｃ点を積分した結果がＤ点である。

【００３０】量子化器２は、Ｄ点が”Δ”以上であれ
ば”Δ”を出力し、”±Δ”の範囲内であれば０を出力
し、”−Δ”以下であれば”−Δ”を出力する。仮に入
力信号の量子化ステップ”Δ”の５倍の信号が入力され
た場合の各点の変化の様子を図１２のタイミングチャー
トに示す。初期状態において各点は全てゼロを示してい
る。

【００３１】図１４において、時刻Ｔ１で”５Δ”の入
力信号が入力されると、まず、一つ前のＥ点が”０”の
ため、Ａ点も”０”であり、従ってＢ点、Ｃ点、Ｄ点
は”５Δ”を示す。

【００３２】Ｄ点は閾値Δに比べ５倍大きいため、Ｅ点
は”Δ”を示す。次のクロックで、Ａ点はΔとなり、従
ってＢ点は”４Δ”、Ｃ点は”３Δ”、Ｄ点は前のＤ点
の値である”５Δ”を足し込み”８Δ”となる。時刻Ｔ
６において、最初にＡ点が”５Δ”となり、入力信号と
等しくなりＢ点は”０”になるが、同時刻のＤ点は入力
信号”５Δ”を大きく上回り”１０Δ”まで増加してい
る。従ってＥ点は依然”Δ”を出力する。

【００３３】この例における収束条件はＡ点が”５
Δ”，Ｂ,Ｃ,Ｄ,Ｅ点が”０”である。時刻Ｔ９におい
て、Ｄ点が１回目の最もこの収束点に近いΔを示すが、
同時刻Ａ点は”８Δ”、Ｂ点は”−３Δ”、C点は”−
４Δ”であり、Ｄ点以外の点が収束条件を満たせない。
この演算は、収束条件に到達するまで繰り返され、この
例ではＴ２７で、ようやく収束した。

【００３４】一般的に言われるΔ変調の「傾斜過負荷」
現象は、本説明中のＡ点の動きのみであり、最初にＡ点
が５Δに達した時点で収束であるが、混合型変調の場
合、そのもう一方の構成要素であるΔΣ変調部の積分器
があるために、Δ変調のみと比べても収束までの演算時
間が非常に長い。この演算過程の出力信号は、再生用積
分器通過後、収束点を何度も通り過ぎリンギング波形と
なって現れる。リンギングの様子を図１２（ｂ）に示
す。図１２（ｂ）は、図１２（ａ）のような、５Δのス
テップ入力があった場合のＤ／Ａ変換器の出力を示して
いる。

【００３５】本説明では入力信号としてΔの整数倍の５
Δを用いたが、実際にはΔとは無関係な信号が入力さ
れ、そのため演算時間は更に長くなる。また、入力信号
ステップが大きくなる程、収束に要する演算時間は長く
なり、リンギング波形も大きく激しくなっていく。以上
説明したリンギングが、ノイズ、歪み及びセトリング時
間増長の原因であり、従来の混合型変調器の問題点であ
る。

【００３６】本発明は、このような問題点を解消するた
めになされたものであり、混合型変調器を用いたオーバ
ーサンプル型Ａ／Ｄ,Ｄ／Ａ変換器において、Δ変調部
の「傾斜過負荷」を起こさせる大きなステップが入力信
号として入力された場合にも、リンギングの発生を抑
え、ノイズや歪みを低減し、セトリング時間を短くする
ことを目的とする。

【００３７】

【課題を解決するための手段】本発明の混合型変調器で
は、入力信号の１クロック当たりの変化量が、量子化器
のステップ幅を越えているかを監視し、越えている場合
には、入力信号が入力された直後の限定された短い期間
において、量子化器の出力信号の１クロック当たりの実
質的な変化量が入力信号の変化量に近くなるように、量
子化器の出力信号の１クロック当たりの変化量を適応的
に拡大する。

【００３８】つまり、初段Δ変調における、入力信号と
予測値との差分が量子化ステップ幅Δ（帰還ループの１
クロックあたりの追従能力）を超えている場合には、量
子化器の量子化ステップ幅Δを、入力信号に適応させて
不連続に一時的（最も好ましくは瞬時的）に拡大し、帰
還ループを介して各加減算演算器に帰還される帰還量を
増大させる。これにより、予測値を生成するための積分
（予測積分）が加速され、予測値が急激に入力信号に近
づく。よって、入力信号と予測値との差分は瞬時に所定
のレベル内に収束し、リンギンングが長期間継続するよ
うな事態が発生しない。

【００３９】具体的に述べると、入力信号周波数帯域の
数１０〜数１００倍のサンプリングレートで変換するオ
ーバーサンプル型Ａ／Ｄ,Ｄ／Ａ変換器において、オー
バーサンプリングクロックの１クロックは、単なる変換
に要する演算区間の一つである点、及び量子化器から各
加減算器へのフィードバック量が入力信号の変化量と同
程度の十分大きな量でさえあれば収束に要する演算時間
が激減し、リングングの発生を防げる点に着目し、入力
信号が変化した瞬間の１クロック目だけ量子化器の出力
を入力信号のステップ、すなわち変化量に最も近い値に
増幅する機能を付与するものである。この不連続な動作
は、混合型変調器の出力が再生用積分器によって再生さ
れるにあたり、一つの適切な差分（変化）量として積分
されることとなり、変換後の値として有効に作用する。

【００４０】

【発明の実施の形態】本発明の変調器の望ましい一態様
では、入力信号と予測値との差分を判定する手段と、量
子化器と、量子化器の出力を増幅する増幅器と、差分判
定手段にて、差分がしきい値を越えたことが検出される
と、入力信号が入力された直後の最初のオーバーサンプ
リングクロックのクロック区間のみ、増幅器の増幅機能
を有効にして、適応的に増幅率を増大させる制御手段
と、を有する。

【００４１】この構成によれば、従来の混合型変調器の
欠点であるΔ変調部の「傾斜過負荷」を起こさせる大き
なステップが入力信号として入力された場合でも、オー
バーサンプリングクロックの１クロック目で量子化器の
入力信号のステップ、すなわち変化量、すなわち直前の
予測値との差分を的確に判別し、このステップ量と同程
度の十分大きなフィードバックを得るべく量子化器の出
力を増幅することが可能となり、収束に要する演算時間
を激減させ、リンギングの発生を防げ、ノイズや歪みの
発生を抑え、セトリング時間を短くすることができる。

【００４２】なお、増幅器の増幅率の拡大処理は、デジ
タル処理ならば、バレルシフタによる左ビットシフトに
より容易に行うことができる。

【００４３】量子化器の１クロック当たりの変化量（＝
量子化ステップ幅Δ）を、適応的に変化させるタイミン
グは、過大な入力信号が入力された直後の最初のサンプ
リングクロック区間であることが望ましい。これによ
り、帰還量が瞬時に増大され、次のクロックによる差分
演算のときには、その差分量はΔ以下に早くも収束して
おり、乱れが生じないことになる。

【００４４】ただし、必ずこれに限定されるものではな
い。例えば、入力信号が大きすぎて、量子化ステップ幅
Δの１回の増大では追従できないような場合には、複数
回のクロック区間に渡って量子化ステップ幅Δの増大を
継続し、何ステップかに分けて、入力信号と予測値との
差分を減少させていくという次善の策をとることも考え
られる。

【００４５】但し、上述したように、２重の帰還ループ
をもつ混合型変調器においては、２つの帰還ループが動
きだしてしまうと相互に影響を及ぼし、収束が遅れる傾
向がある。本発明では、この点に着目して、ループが回
り出す前に差分を収束させてしまうことを基本とするも
のである。よって、仮に、上述の次善の策をとるような
場合でも、Δの値を増大させるのは、過大な入力信号が
入力された直後の極めて限定された期間に限定されると
考えられる。

【００４６】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００４７】（実施の形態１）図１は、本発明の混合型
変調器の構成を示すブロック図である。同図において参
照符号２は量子化器、参照符号３はＮ倍増幅器、参照符
号１は入力信号と予測値の差を判定する差分判定器、参
照符号５、６、７は遅延器、参照符号８ａ，８ｂ，８
ｃ，９は加算器である。また、参照符号１０はΔΣ変調
部の積分器であり、参照符号１１はΔ変調部の予測積分
器であり、参照符号４はタイミング発生器である。

【００４８】差分判定器１は、増幅率制御部１００の一
部を構成し、また、タイミング発生器４も、増幅器制御
部１００の一部を構成する。

【００４９】加算器８ａは入力信号と予測積分器１１の
差を出力する。そのため加算器８.１の出力を差分判定
回路１に入力する。差分判定回路１は、入力された差分
量に応じてN倍増幅器３の利得値Nを決定し出力する機能
を有する。タイミング発生器４は、入力信号の変化点で
オーバーサンプリングクロック１クロック分のパルス信
号を発生し、前記パルス信号の区間をＯＮ信号とし、Ｎ
倍増幅器３の増幅機能を有効にする。

【００５０】ここで、「増幅機能を有効にする」という
ことの意味は、通常の動作では有効に使用されていない
Ｎ倍増幅器３の増幅機能を発揮させること、または、通
常動作では増幅率を「１（つまり、Ｎ＝１）」としてお
き、差分判定器１から出力される利得値Ｎ制御信号によ
って、増幅率（＝Ｎ）を「１より大きな値」に設定する
ことの双方を包含する。

【００５１】また、必ずしも増幅器を介する必要もな
く、量子化器のΔを、直接に適応的に変化させることが
できるのならば、そのような制御を行ってもよいのは、
当然のことである。

【００５２】Ｎ倍増幅器３は、差分判定器１からの利得
値Ｎ制御信号を前記ＯＮ信号で機能させる。ＯＮ信号の
ない区間では、増幅（実質的な増幅）は行われない。

【００５３】図１において、差分判定器１の入力を加算
器８ａの出力に接続しているが、加算器８ｂの出力に接
続しても、遅延器７の出力からフィードバックされる量
子化器出力の±Δ分を考慮すれば、同様に入力信号と予
測積分器１１の差を得ることができ、同様の効果を得る
ことが可能である。

【００５４】図１に示す変調器の変形例（機能は等価で
ある）を、図２（ａ）に示す。

【００５５】図２（ａ）の変調器は、図１の変調器と、
加算器８ａ〜８ｃの配置が異なるだけである。この加算
器の配置の違いは、先に図９（ａ），（ｂ）を用いて説
明したとおりである。

【００５６】上述の説明と同様に、図２（ａ）の変調器
もまた、加算器８ａの出力に入力信号と予測積分器１１
の差が得られ、この差を差分判定器に入力し、差分量に
応じたＮ倍増幅器３の利得を決定，出力し、タイミング
発生器により、入力信号の変化点で、オーバーサンプリ
ングクロック１クロックに相当する期間のみ、Ｎ倍増幅
器３の増幅機能を適応的に変更するものである。

【００５７】図２（ｂ）に、増幅器３の具体的な構成例
を示す。図示されるように、可変増幅回路１０５と、こ
の可変増幅回路１０５の出力信号、あるいは可変増幅回
路１０５に入力される信号を、選択的に出力するための
２つのバッファゲート（アンドゲート）１０１，１０２
と、それぞれのバッファゲートの出力を許可する信号を
供給する、正相および逆相のゲート１０３，１０４と、
からなる。ＯＮ信号がＬレベルのときは、積分器１０か
ら供給される信号がそのまま出力され、ＯＮ信号がＨレ
ベルになると、可変増幅回路１０５により増幅された信
号が出力信号となる。このようにして、増幅器の有効／
無効を切替えることができる。

【００５８】図３は、図２（ａ）の変調器に、「傾斜過
負荷」を起こさせる大きなステップ（例えば８Δ，１０
Δといったステップ）が入力信号として入力された場合
の動作を図３に示す。図１４と比較して、極めて短期間
に収束しているのは明らかである。すなわち、期間Ｔ１
に８Δの入力があると、期間Ｔ２にすぐに収束し、理想
的にはリンギングは生じず、セトリング時間が極めて短
縮される。期間Ｔ９にΔ１０のステップ入力があった場
合にも、同様に、次の期間Ｔ１０で収束する。具体的な
動作については、次の例（図４，図５）を用いて、詳細
に説明することとする。なお、リンギングを防止するた
めの動作は、どの実施例（変形例）についてもほぼ同じ
である。

【００５９】図４は、本発明の変調器を使用した、オー
バーサンプリング方式のＤ／Ａ変換器の具体的構成を示
すブロック図である。

【００６０】図４のＤ／Ａ変換器で使用されている変調
器は、図１と同様の加減算器（８ａ〜８ｃ）の配置をも
つ変調器であり、図１の内容を具体化した構成となって
いる。つまり、図４では、差分判定器３２は、差分をし
きい値と比較してレベルに応じて区分けし、その区分に
応じた増幅率を示す信号を出力する。この増幅率を示す
信号は、アンドゲート２９の一方の入力となり、このア
ンドゲート２９の他方のゲートには、タイミング発生器
４からのＯＮ信号が入力される。このアンドゲート２９
の出力が、Ｎ倍増幅器３の制御信号となる。Ｎ倍増幅器
３は、ビットシフタ（バレルシフタ）３３で構成されて
おり、左シフトによりデータ値を倍増させることができ
る。

【００６１】混合型変調器を用いたオーバーサンプリン
グ方式のＤ／Ａ変換器の全体構成を図６に示す。同図に
おいて、参照符号３１は本発明の混合型変調器、１３は
再生用積分器、２３はＤ／Ａ変換器、２４はポストフィ
ルタである。図６におけるＤ／Ａ変換器２３の入り口ま
では全てデジタル回路で構成される。

【００６２】Ｌビットの語長を持つデジタル信号は混合
型変調器３１内部の量子化器で、Ｌ＞Ｍの条件で量子化
され、Ｍビットの語長で出力する。この時、語長が落ち
た分、量子化雑音が付加されるが、前記したとおりΔ変
調とΔΣ変調により量子化雑音が高周波域に追いやられ
量子化雑音電力は小さく、かつ、総量子化雑音電力その
ものも小さい。混合型変調器３１の出力は差分符号であ
るため、再生用積分器１３により積分され、Ｎ＞Ｍの条
件で語長が拡張され、Ｎビットの語長で出力する。混合
型変調器３１及び再生用積分器１３の入出力語長の関係
をＬ＞Ｎ＞Ｍの条件で最適化してやれば、元の語長Ｌよ
りも小さいＮの語長がデジタル信号として得ることがで
き、Ｄ／Ａ変換器２３に要求される分解能を低減するこ
とができる。Ｄ／Ａ変換器２３によって変換されたアナ
ログ信号は、ポストフィルタ２４により帯域制限され、
ΔΣ変調により高周波域に追いやられた量子化雑音を取
り除き、よりクリーンなアナログ信号を得ることができ
る。

【００６３】図４のオーバーサンプリング方式の本発明
のＤ／Ａ変換器は、図６に示される構成を具体化したも
のであり、一般のＤ／Ａ変換器よりも、ノイズが少な
く、セトリング時間を短縮できるという特徴をもつ。

【００６４】以下、図５（図４のＤ／Ａ変換器のタイミ
ング図）を用いて、大きなステップ入力（８Δや１０
Δ）があった場合の動作を詳細に説明する。

【００６５】Ｌビットの語長を持つデジタル入力信号の
変換レートに対し、本実施例では８倍のオーバーサンプ
リングレートで変調処理を行う。

【００６６】デジタル入力信号は、まず、加算器８ａに
入力され、ここで、直前の予測値、すなわち、予測積分
器１１の出力を引かれ、１つ前の入力信号との差が得ら
れる。この差分は、加算器.８ｂに入力されると同時に
差分判定器３２にも入力される。差分判定器３２は、判
定値１から５までを閾値として持ち、それぞれの判定値
に応じて、例えば、差分量が判定値１と判定値２の間な
ら０を出力、判定値２と判定値３の間なら１を出力す
る。

【００６７】この差分判定器３２の出力は、アンドゲー
ト２９に入力される。一方、タイミング発生器２８は、
図５に示すように、入力信号の変化点でオーバーサンプ
リングクロック１クロック分のパルス状の信号を生成し
アンドゲート２９のもう一方へ入力される。アンドゲー
ト２９では、タイミング発生器からＨレベルのＯＮ信号
が出力されている間、差分判定器３２の出力値を出力
し、ビットシフタ３３に入力される。ビットシフター３
３は、量子化器２からの入力信号を、アンドゲート２９
からの値に従って、データを上位ビットに向かってシフ
トする。すなわち、アンドゲート２９からの値が１であ
れば、量子化器２の出力は２倍になり、同様に、アンド
ゲート２９からの値が２であれば、４倍になる。

【００６８】一方、加算器８ｂでは、加算器８ａからの
信号から遅延器７の出力が減算され、前記加算器８ｂの
出力は、積分器１０へ入力される。積分器１０では、遅
延器５によりオーバーサンプリングクロック毎に加算器
８ｃの値を積分し、積分結果が量子化器２に入力され
る。量子化器２は、基本的には前記した差分判定回路３
２と同様の機能を有し、±Δの閾値に従い、量子化値と
して±Δ及び０を出力する。

【００６９】なお、ビットシフタ３３の無い、従来の混
合型変調器の場合なら、量子化値は±Δ及び０であるた
め３値、すなわち、出力Mは２ビットで十分であるが、
本実施例においては、ビットシフター３３により上位ビ
ットへシフトされる量も考慮すると５ビットを備えなく
てはならない。しかしながら従来の混合型変調器に於い
ても、後段の再生用積分器で積分されることによるデー
タ増に対応するためオーバーヘッドは必要であり、後段
のＤ／Ａ変換器の分解能を更に高めるものではなく、適
切なオーバーヘッド量である。

【００７０】遅延器７の出力は、加算器８ｂへ入力され
ると同時に、予測積分器１１へも入力され、予測積分器
１１の出力は加算器８ａへフィードバックされる。

【００７１】ここで、図５のタイミングチャートで示す
ように、デジタル入力信号として、初期値ゼロ、次にΔ
の８倍の信号、その次にΔの１０倍の信号が入力された
場合、主要信号は以下のように変化する。

【００７２】時刻Ｔ０でデジタル入力信号がゼロである
ため、全てのノードはゼロである。時刻Ｔ１でΔの８倍
のデータ（以下８Δと略す）が入力されると、まず、加
算器８ａの出力は、予測積分器１１の出力がゼロのた
め、８Δである。差分判定回路３２は判定値４と判定値
５の閾値間であるため３を出力する。

【００７３】タイミング発生器２８の出力がハイレベル
の間、アンドゲート２９から差分判定器３２の出力とし
て”３”が出力される。従って、ビットシフター３３
は、8倍の増幅器となる。Ｔ１における加算器８ｂ及び
８ｃの出力は、いずれも、８Δである。従って、量子化
器の＋Δの閾値を大きく上回っており、量子化器は＋Δ
を出力する。この＋Δは、ビットシフタ３３により８倍
に増幅されて、8Δとなる。

【００７４】時刻Ｔ２においては、まず、オーバーサン
プリングクロックにより、遅延器７の出力に、ビットシ
フタ３３の出力８Δが現れ、同時に、加算器９に入力さ
れ、時刻Ｔ１のゼロも積分し、予測積分器１１の出力と
しても８Δが得られる。従って、加算器８.１の出力
は、８Δ−８Δとなりゼロである。

【００７５】次の加算器８ｂの出力は、加算器８ａの出
力０から遅延器７の出力８Δを引き、−８Δとなる。次
に加算器８ｃの出力は、時刻Ｔ１の値８Δとこの−８Δ
を積分することにより、ゼロとなる。

【００７６】従って、量子化器２の出力はゼロとなる。
時刻Ｔ２におけるビットシフタ３３へのシフト量は、タ
イミング発生器４からの信号がローレベルであるため、
ゼロ、すなわち、１ビットもシフトを行わず、増幅値と
しては１倍であり、その出力もゼロである。

【００７７】一方、再生用積分器１３に於いては、ビッ
トシフタ３３の出力を積分するため、時刻Ｔ０で、ゼ
ロ、時刻Ｔ１で８Δ、以降は、ビットシフター３３の出
力がゼロのため、8Δである。すなわち、本実施例にお
いては、オーバーサンプリングクロックの２クロック目
で、収束した。また、１クロック分のこの不連続な動き
による再生用積分器へ入力される差分符号は、積分に必
要な適切な差分量として作用した。

【００７８】時刻Ｔ９で、デジタル信号の次ぎの値、１
０Δが入力された場合も同様に、２クロック目で収束す
る。

【００７９】なお、上述の説明では、簡略化のため、Δ
の整数倍の信号が入力された場合を示したが、前記した
ように、デジタル入力信号はΔとは無関係であり、例え
ば８Δ+αのように「Δ以下の値α」は、２クロック
目、すなわち、図１１で示す時刻T2及びT10で、積分器
１０に現れるが、以降の演算は「傾斜過負荷」を超えな
い条件を満たしているため、通常の混合型変調の動作に
影響を与えることなく、変調処理が行われ、再生用積分
器の出力において、例えば、８Δと９Δを繰り返しなが
ら、８Δ+αに相当する適切な信号を得ることが可能で
ある。

【００８０】以上、オーバーサンプリング型のＤ／Ａ変
換器について説明した。

【００８１】（実施の形態２）次に、本発明の混合型変
調器をオーバーサンプル型Ａ／Ｄ変換器に適用した場合
について説明する。

【００８２】図７は、本発明の混合型変調器を用いたオ
ーバーサンプル型Ａ／Ｄ変換器の構成を示す一実施例で
ある。Ｄ／Ａ変換器の場合と異なり、入力部はアナログ
信号とインターフェースをとるためのアナログ回路で構
成される。

【００８３】本発明の混合型変調器としては、例えば、
図２の変調器が適用される。図２における差分判定器１
に相当する回路は、図７におけるアナログ比較器２５，
比較信号をラッチするラッチ回路２６，およびデジタル
論理回路で構成する判定回路２７である。

【００８４】図７におけるタイミング発生器４は、アナ
ログ入力信号周波数帯域を数１０〜数１００倍のサンプ
リングレートで変換するオーバーサンプル型Ａ／Ｄ変換
器のオーバーサンプリングクロック１クロック分を間欠
的に発生する。

【００８５】アンドゲート２９は、判定回路２７の出力
を、タイミング発生器４のパルス（ＯＮ信号）で有効に
するために設けられている。ＯＮ信号はＮ倍増幅器３０
に入力される。

【００８６】図７におけるアナログ加算器１６は、図２
における加算器８ａと同じ機能を有す。図７におけるア
ナログ積分器１７は、図２における積分器１０と同じ機
能を有す。図７に於けるアナログ比較器１８およびラッ
チ回路１９の構成は、図２における量子化器２と同じ機
能を有す。

【００８７】図７におけるＮ倍増幅器３０は、図１にお
けるＮ倍増幅器３と同じ機能を有す。図２および図７に
おいて、同じ参照符号が付されている遅延器６，７及び
加算器８ｃ，９は、同じ機能を有し、かつ同じ動作を行
う。

【００８８】図７におけるＤ／Ａ変換器３２は、加算器
８ｃのデジタル信号をアナログ信号に戻し、アナログ加
算器１６に入力する。アナログ加算器１６では、入力信
号からＤ／Ａ変換器３２の出力を減算する。すなわち、
図７の混合型変調器は、図２の変調器と等しい。従っ
て、「傾斜過負荷」を起こさせる大きなステップが入力
信号として入力された場合でも、リンギングの発生を抑
え、ノイズや歪みを低減し、セトリング時間が短縮され
る。

【００８９】図７のＡ／Ｄ変換器は、以下のように動作
する。図示されるように、ラッチ回路１９から加算器８
ｃの出力までの経路、及び再生用積分器１３およびデジ
タルフィルタ２２は、全てデジタル回路で構成される。
一方、入力段はすべてアナログ回路で構成される。

【００９０】アナログ加算器１６に入力されたアナログ
信号は、アナログ積分器１７で積分され、同時にアナロ
グ量子化器１８によりデジタル信号に量子化され、ラッ
チ回路１９でデジタル信号をラッチする。加算器８ｃの
出力は、Ｄ／Ａ変換器３２によりアナログ信号に戻さ
れ、アナログ加算器１６へ入力され、ここでアナログ信
号から減算される。

【００９１】混合型変調器２１の出力は前記したとおり
差分符号であるため、再生用積分器１３で再生され、デ
ジタルフィルタ２２により帯域制限され、ΔΣ変調によ
り高周波域に追いやられた量子化雑音を取り除き、Ａ／
Ｄ変換器の出力としてデジタル信号を得る。

【００９２】オーバーサンプリング及びΔ変調及びΔΣ
変調の効果により量子化雑音電力を極めて小さくするこ
とが可能であるため、量子化雑音の発生源としてのアナ
ログ加算器１６，アナログ積分器１７，アナログ比較器
１８及びＤ／Ａ変換器８ｃに要求される分解能及びアナ
ログ特性を軽減することができる。そして、上述のとお
り、本発明の混合型変調器を用いていることから、さら
に、過負荷入力の場合でもリンギングを抑制できる効果
も有している。

【００９３】以上、本発明の混合型変調器並びに前記本
発明の混合型変調器を用いたオーバーサンプル型Ａ／Ｄ
変換器及びＤ／Ａ変換器が、前述の目的を達成すべく容
易に実現可能であり、かつ、有効に作用することを示し
た。

【００９４】本発明の混合型変調器は、原則として、入
力信号が変化した瞬間の１クロック目だけ量子化器の出
力を入力信号のステップ、すなわち変化量に最も近い値
に増幅する機能を有し、かつ、この不連続な動作が再生
用積分器によって再生されるにあたり、一つの適切な差
分（変化）量として積分され、変換後の値として有効に
作用するため、本発明を用いたオーバーサンプル型Ａ／
Ｄ変換器,Ｄ／Ａ変換器において、「傾斜過負荷」を起
こさせる大きなステップが入力信号として入力された場
合にも、前記したリンギングの発生を抑え、ノイズや歪
みを低減し、セトリング時間を短くすることが可能であ
る。

【００９５】すなわち、従来は、入力信号の１サンプル
当たりの変化が量子化ステップ幅Δより大きくなると、
予測器が入力に追従できなくなり、ノイズや歪の原因と
なり、加えてセトリング時間を増長させる。混合型変調
器を適用した１３ビットのＤ／Ａ変換器の場合、４００
０進（１０進）の変化を与えると、セトリング時間は、
約２００μｓｅｃとなる。

【００９６】これに対し、本発明では、Δ値を越えるス
テップ入力があった場合でも、帰還ループのゲインが適
応的に増大していることから瞬時に追従が可能であり、
次の瞬間以降は、本来の混合型変調器として動作させる
ことが可能である。これにより、特に、セトリング時間
は、上述したのと同じ条件下において、数μｓｅｃ以下
にすることが可能であり、大幅な改善が実現する。この
ことは、低消費電力で高精度なＤ／Ａ変換器，Ａ／Ｄ変
換器を得ることにもつながる。

【００９７】また、本発明において、増幅器のゲインを
瞬時的に増大させる技術については、バレルシフタを用
いたビットシフトにより対応できる。差分判定も、しき
い値との比較をする比較器で構成できる。よって、本発
明の変調器等の回路構成は簡単であり、実現が容易であ
る。

【００９８】

【発明の効果】以上説明したように本発明によれば、混
合型変調器を用いたオーバーサンプル型Ａ／Ｄ,Ｄ／Ａ
変換器において、Δ変調部の「傾斜過負荷」を起こさせ
る大きなステップが入力信号として入力された場合に
も、リンギングの発生を抑え、ノイズや歪みを低減し、
セトリング時間を短くすることができる。

【図面の簡単な説明】

【図１】本発明の混合型変調器の一態様の構成を示すブ
ロック図

【図２】（ａ）本発明の混合型変調器の他の態様の構成
を示すブロック図 （ｂ）Ｎ倍増幅器の構成例を示すブロック図

【図３】図２（ａ）に示される混合変調器に過大な入力
があった場合の動作を示すタイミング図

【図４】本発明の混合型変調器の、さらに他の態様の具
体的構成を示すブロック図

【図５】図４の混合変調器に過大な入力があった場合の
動作を示すタイミング図

【図６】オーバーサンプリング型Ｄ／Ａ変換器の全体構
成を示すブロック図

【図７】本発明の混合型変調器を用いたオーバーサンプ
リング型Ａ／Ｄ変換器の全体構成を示すブロック図

【図８】混合型変調器の基本的構成を説明するためのブ
ロック図

【図９】（ａ）混合型変調器の構成要素の配置の一例を
示すブロック図 （ｂ）混合型変調器の構成要素の配置の一例を示すブロ
ック図

【図１０】混合型変調器と積分器を組合せた回路を示す
図

【図１１】オーバーサンプリング型Ｄ／Ａ変換器の全体
構成を示すブロック図

【図１２】（ａ）混合型変調器に入力される過大なステ
ップ信号の波形を示す波形図 （ｂ）混合変調器の出力信号の様子（リンギングが発生
した様子）を示す図

【図１３】従来の混合変調器の構成例を示すブロック図

【図１４】従来の混合変調器に過大な入力があった場合
に、出力信号が収束するまでの各部の状態の変化を示す
タイミング図

【符号の説明】

１ 差分判定器 ２ 量子化器 ３ Ｎ倍増幅器 ４ タイミング発生器 ５，６，７ 遅延器 ８ａ，８ｂ，８ｃ 加算器（減算器；演算器） １０ 積分器 １１ 予測積分器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤平 晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J022 AA00 AB08 BA02 BA08 CA08 CB04 CB06 CC01 CE01 CF02 5J064 BA03 BA06 BB01 BC06 BC07 BC08 BC10 BC12 BC16 BC19 BC24

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力信号と予測信号との差分信号と、量
   子化器の１クロック前の出力信号との差分を求め、その
   差分の積分値が最小になるようにフィードバックをかけ
   ながら入力信号を変調する、Δ変調とΔΣ変調を混合し
   た方式の変調器であって、 前記入力信号の１クロック当たりの変化量が、前記量子
   化器のステップ幅を越えているかを監視し、越えている
   場合には、前記入力信号が入力された直後の限定された
   短い期間において、前記量子化器の出力信号の１クロッ
   ク当たりの実質的な変化量が前記入力信号の変化量に近
   くなるように、前記量子化器の出力信号の１クロック当
   たりの変化量を適応的に拡大することを特徴とする変調
   器。
2. 【請求項２】 前記入力信号が入力された直後の限定さ
   れた短い期間は、入力信号が入力された直後の、最初の
   １クロックに対応する期間であることを特徴とする請求
   項１記載の変調器。
3. 【請求項３】 入力信号と予測信号との差分信号につい
   てΔΣ変調を施す処理、あるいは、これと実質的に等価
   な処理を行う、Δ変調とΔΣ変調を混合した方式の変調
   器であって、 前記入力信号と予測信号との差分信号についてのΔΣ変
   調の結果を積分して前記予測信号を生成する予測信号生
   成器と、 １クロックにつき量子化ステップ幅だけ、正方向または
   負方向に出力値を変化させることができる量子化器と、 前記入力信号と前記予測信号との差分信号と、前記量子
   化器の出力信号との差分を求めるための、少なくとも一
   つの演算器と、 前記量子化器の出力信号を受けて、その増幅率を変化さ
   せることができる可変増幅器と、 この可変増幅器の増幅率を制御する増幅率制御手段と、
   を有し、 前記増幅率制御手段は、 前記入力信号の１クロック当たりの変化量が前記量子化
   器のステップ幅を越えているか否かを判定し、前記入力
   信号の１クロック当たりの変化量が、前記量子化器のス
   テップ幅を越えない場合には、前記可変増幅器の増幅機
   能をオフさせて増幅を行わせず、 一方、前記入力信号の１クロック当たりの変化量が、前
   記量子化器のステップ幅を越えている場合には、前記入
   力信号が入力された直後の限定された短い期間におい
   て、前記量子化器の出力信号の１クロック当たりの実質
   的な変化量が前記入力信号の変化量に近くなるように、
   前記可変増幅器の増幅率を適応的に増大させることを特
   徴とする変調器。
4. 【請求項４】 前記入力信号が入力された直後の限定さ
   れた短い期間は、入力信号が入力された直後の、最初の
   １クロックに対応する期間であることを特徴とする請求
   項３記載の変調器。
5. 【請求項５】 前記増幅率制御手段は、前記入力信号の
   １クロック当たりの変化量が前記量子化器のステップ幅
   を越えている場合において、その越えている程度に応じ
   て増幅率を適応的に変化させることを特徴とする請求項
   ３または請求項４記載の変調器。
6. 【請求項６】 前記増幅率制御手段は、前記入力信号の
   １クロック当たりの変化量が前記量子化器のステップ幅
   を越えている場合において、その越えている程度に応じ
   て複数のレベルに区分し、その区分されたレベルに対応
   した増幅率の制御を行うことを特徴とする請求項３また
   は請求項４記載の変調器。
7. 【請求項７】 前記増幅率制御手段における、前記入力
   信号の１クロック当たりの変化量が前記量子化器のステ
   ップ幅を越えているか否かの判定は、入力信号と前記予
   測値との差分が、前記量子化器のステップ幅を越えてい
   るか否かを判定することにより行われることを特徴とす
   る請求項３〜請求項６記載の変調器。
8. 【請求項８】 前記増幅率制御手段における、前記入力
   信号の１クロック当たりの変化量が前記量子化器のステ
   ップ幅を越えているか否かの判定は、入力信号と、前記
   予測値に１クロック前の前記量子化器の出力を加算した
   信号との差分を検出し、その検出された差分が、前記量
   子化器のステップ幅を越えているか否かを判定すること
   により行われることを特徴とする請求項３〜請求項６記
   載の変調器。
9. 【請求項９】 請求項１〜請求項８のいずれかに記載の
   変調器を用いた、オーバーサンプリング型Ｄ／Ａ変換
   器。
10. 【請求項１０】 請求項１〜請求項８のいずれかに記載
    の変調器と、その変調器から出力される変調信号を積分
    して信号を再生する再生用積分器と、この再生用積分器
    の後段に配置されたＤ／Ａ変換器と、このＤ／Ａ変換器
    の出力信号の帯域を制限するためのアナログフィルタ
    と、を有することを特徴とするＤ／Ａ変換器。
11. 【請求項１１】 請求項１〜請求項８のいずれかに記載
    の変調器を用いた、オーバーサンプリング型Ａ／Ｄ変換
    器。
12. 【請求項１２】 請求項１〜請求項８のいずれかに記載
    の変調器と、この変調器の出力信号を積分する積分器
    と、この積分器の後段に設けられた、信号帯域制限用デ
    ィジタルフィルタと、を有することを特徴とするオーバ
    ーサンプリング型Ａ／Ｄ変換器。