JP2005086611A - Ｄ級信号増幅回路 - Google Patents

Abstract

【課題】 Ｄ級電力増幅回路において、簡易かつ安価な構成によって、電源電圧の変動による影響を抑制することにある。
【解決手段】 入力信号に補正係数を乗算する乗算回路と、乗算回路の出力信号をデルタシグマ変調する第１の変調回路と、電源電圧ＶＤＤが供給されかつ第１の変調回路の出力信号を増幅するＤ級アンプと、電源電圧ＶＤＤから電源電圧ＶＤＤ／２を生成する電圧変換回路と、Ｄ級アンプから出力された出力信号に基づいてＶＤＤ／２のレベルに変換された信号が入力される第１のローパスフィルタと、ＶＤＤ／２が供給されかつ入力信号に基づいて参照信号を生成する参照信号生成回路と、参照信号が入力される第２のローパスフィルタと、第１及び第２のローパスフィルタから出力された信号のレベルを比較する第１の比較回路と、比較結果に基づいて補正係数を所定変化幅ずつ増減させる係数制御回路とを備えたＤ級信号増幅回路。
【選択図】 図１

Description

本発明は、オーディオ再生信号等の入力信号を電力増幅するＤ級信号増幅回路に関する。

従来のオーディオ信号再生装置は、例えば、Ｄ／Ａ変換回路としてのデルタシグマ変調回路と、ＣＭＯＳインバータから構成されるＤ級アンプとを備えており、このようなオーディオ信号再生装置では、多ビットのデジタル信号である入力信号（元信号）をデルタシグマ変調回路によって１ビットのアナログ信号に変換し、このアナログ信号をＤ級アンプで増幅してスピーカ等を駆動する。

ＡＢ級アンプ等のパワーアンプではオペアンプを使用しているため電源電圧変動をかなり除去できるが、ＣＭＯＳインバータで構成されるＤ級アンプでは電源電圧を直接出力側に転送するため、電源電圧の変動を全く除去できない。従って、良好な音質を実現するためにはＤ級アンプの電源電圧に極めて高い精度が要求され、このような電源電圧を実現するためには大型のキャパシタやインダクタが必要となり、回路面積の低減及びコストダウンの妨げになっている。

省スペースで電源電圧変動の影響を低減する構成を備えたＤ級アンプが例えば特許文献１に記載されている。このＤ級アンプでは、出力信号に含まれるノイズの絶対値を検出し、この絶対値に基づいてデジタルの補正信号を演算し、この補正信号を入力信号に乗算することにより、電源電圧の変動による影響を抑制している。
特開２００２−５３６９０３号公報（第１１−２５頁、第２−１２図）

しかし、特許文献１に記載のＤ級アンプでは、出力信号に含まれるノイズの絶対値からデジタルの補正信号を演算しているが、このような演算を行うには複雑な演算が必要であり、アナログ信号からデジタルの補正信号を生成するためにアナログ・デジタル変換器（ＡＤＣ）等を必要とするため、回路構成も複雑化し、コストアップの虞がある。

本発明は、Ｄ級信号増幅回路において、簡易かつ安価な構成によって、電源電圧の変動による影響を抑制することにある。

本発明に係るＤ級信号増幅回路は、第１の電源電圧が供給され、入力ノードに入力された入力信号を増幅して出力ノードに出力信号を出力するＤ級信号増幅回路であって、乗算回路と、第１の変調回路と、Ｄ級アンプと、電圧変換回路と、第１のローパスフィルタと、参照信号生成回路と、第２のローパスフィルタと、第１の比較回路と、係数制御回路とを備えている。

乗算回路は、入力信号に補正係数を乗算する。第１の変調回路は、乗算回路の出力信号をデルタシグマ変調する。Ｄ級アンプは、第１の電源電圧が供給され、第１の変調回路の出力信号を増幅して出力ノードに出力信号を出力する。電圧変換回路は、第１の電源電圧よりも低く一定のレベルに保持された第２の電源電圧を第１の電源電圧から生成する。第１のローパスフィルタは、Ｄ級アンプから出力された出力信号に基づいて第２の電源電圧のレベルに変換された信号が入力される。参照信号生成回路は、第２の電源電圧が供給され、入力信号に基づいて、第１のローパスフィルタから出力された信号と比較するための参照信号を生成する。第２のローパスフィルタは、参照信号が入力される。第１の比較回路は、第１のローパスフィルタから出力された信号のレベルと第２のローパスフィルタから出力された信号のレベルとを比較する。係数制御回路は、第１の比較回路の比較結果に基づいて、乗算回路により乗算される補正係数を所定変化幅ずつ増減させる。

本発明に係るＤ級信号増幅回路では、Ｄ級アンプへの供給電圧である第１の電源電圧から、第１の電源電圧よりも低く一定のレベルに保持された、即ち第１の電源電圧の変動の影響を受けにくい第２の電源電圧を生成する。そして、Ｄ級アンプの出力信号を第２の電源電圧のレベルに変換した信号と、第２の電源電圧が供給された参照信号生成回路により入力信号から生成した参照信号とを、それぞれ第１及び第２のローパスフィルタを通過させた後に比較し、その比較結果に基づいて補正係数を増減させる。

具体的には、第１の電源電圧が減少した場合には、Ｄ級アンプの出力信号を第２の電源電圧のレベルに変換した信号のレベルが参照信号のレベルよりも小さくなるので、補正係数を増加させ、逆に第１の電源電圧が増加した場合には補正係数を減少させる。即ち、第１の電源電圧の変動により影響を受けるＤ級アンプの出力信号に基づく信号と、第１の電源電圧の変動により影響を受けにくい参照信号との比較結果をフィードバックし、入力信号に乗ずる補正係数を所定変化幅ずつ増減するという簡易な制御、即ち簡易な構成によって、Ｄ級アンプの供給電源電圧の変動による影響を抑制できる。

本発明によれば、Ｄ級信号増幅回路において、出力信号と参照信号との比較結果をフィードバックし、入力信号に乗ずる補正係数を所定変化幅ずつ増減するという簡易な制御、即ち簡易な構成によって、供給電源電圧の変動による影響を抑制できる。

（１）第１実施形態
〔構成〕
図１は、本発明の第１実施形態に係るＤ級信号増幅回路の電気回路図である。このＤ級信号増幅回路は、供給電源電圧の変動をフィードバック補正する機能を備えており、ここでは、オーディオ信号再生装置の出力に用いられ、スピーカ等の音声再生装置を駆動するＤ級信号増幅回路を例に挙げて説明する。

図１において、入力ノードに入力される入力信号としての元信号は多ビットのデジタルオーディオ信号（例えば１６ビット）である。乗算回路１は、元信号を補正係数ａ倍することによってゲイン調整する回路である。第１のデルタシグマ変調回路としてのデルタシグマ変調回路２は、１６ビットのデジタル信号である元信号を乗算回路１で補正係数ａ倍した信号をデルタシグマ変調し、１ビットのアナログ信号に変換する。デルタシグマ変調とは、入力信号から１サンプル前の出力信号を引き算し、その積分値を量子化することにより、低ビット（低分解能）でありながら高精度（高Ｓ／Ｎ比）のＤ／Ａ変換を実現する方式である。これは、量子化による誤差を積分、即ちローパスフィルタを通してフィードバックすることによって、誤差の低周波成分ほど大きなフィードバックをかけ、量子化ノイズを高周波へ追いやってしまうという原理に基づくものであり、一般的にノイズシェーピングと呼ばれている。このような原理により、デルタシグマ変調回路２の出力信号は、入力信号と高周波域に偏った量子化ノイズを含んだものとなり、１ビットでありながら、これを低次のローパスフィルタを通すだけで高Ｓ／Ｎ比で入力信号を取り出すことができる。

Ｄ級アンプ３は、ＣＭＯＳインバータ等からなるインバータ回路であり、第１の電源電圧ＶＤＤが供給されており、デルタシグマ変調回路２の出力信号である１ビットのアナログ信号をＤ級信号増幅し、出力信号を出力ノードに出力する。電源電圧変換回路としての内部コア用レギュレータ４は、例えばスイッチング回路から構成されるＤＣ／ＤＣコンバータであり、第１の電源電圧よりも低く保持された第２の電源電圧ＶＤＤ／２（レギュレータ電圧）を、第１の電源電圧ＶＤＤからを生成する。レギュレータ電圧ＶＤＤ／２は、電源電圧ＶＤＤよりも低くかつ電源電圧ＶＤＤの変動に連動しない安定した電圧である。なお、ここでは、レギュレータ電圧を電源電圧ＶＤＤの二分の一であるＶＤＤ／２とするが、電源電圧ＶＤＤの変動による最小値よりも低い電圧であればＶＤＤ／２に限られない。内部コア用レギュレータ４は、微細加工プロセスを使用した単一電源入力使用のＬＳＩを作成する場合には、内部コア電源用として必ず用意されているものであり、本実施形態ではこの内部コア電源用のレギュレータを用いる。

Ｒｅｆｅｅｎｃｅ用デルタシグマ変調回路７は、元信号をデルタシグマ変調するデルタ変調回路である。このデルタシグマ変調回路７は、デルタシグマ変調回路２と同様の構成であり、デルタシグマ変調回路２とは別途設けられている。内部バッファ回路８は、Ｄ級アンプ３と同様の回路構成であり、レギュレータ電圧ＶＤＤ／２が供給され、デルタシグマ変調回路７の出力信号を変換して参照信号を生成する。即ち、元信号そのものをデルタシグマ変調した１ビットのアナログ信号を、電源電圧ＶＤＤの変動の影響を受けにくいレギュレータ電圧ＶＤＤ／２が供給されたバッファ回路８で変換することによって、電源電圧ＶＤＤの変動に影響されず、かつ、Ｄ級アンプ３の出力信号に比例する参照信号を生成する。乗算回路５は、Ｄ級アンプ３の出力である出力信号に基づいて、レギュレータ電圧ＶＤＤ／２のレベルに変換した信号を出力する。具体的には、出力信号を１／２に分圧する。第１のローパスフィルタとしてのローパスフィルタＬＰＦ６は、分圧後の出力信号が入力され、この分圧後の出力信号から不要な高周波成分を取り除き、純粋な信号成分を取り出す。第２のローパスフィルタとしてのローパスフィルタ９は、参照信号が入力され、この参照信号から不要な高周波成分を取り除き、純粋な信号成分を取り出す。ここで、デルタシグマ変調回路７及びバッファ回路８は、元信号に基づいて、ローパスフィルタ６の出力信号と比較するための参照信号を生成する参照信号生成回路を構成している。また、デルタシグマ変調回路７が第２の変調回路に対応している。

コンパレータ１０は、ローパスフィルタＬＰＦ６及び９で不要な高周波成分を取り除かれた分圧後の出力信号と参照信号の波形レベルを比較し、分圧後の出力信号が参照信号よりも大きい場合にはＬｏｗを出力し、分圧後の出力信号が参照信号よりも小さい場合にはＨｉｇｈを出力する。係数制御回路１１は、元信号の波形レベルが中心よりも高いか低いかを判定し、その判定結果とコンパレータ１０の出力とに基づいて、乗算回路１の補正係数ａを一定の変化幅Δａで増加または減少させる。

〔動作〕
以下、上述したＤ級信号増幅回路における電源電圧変動のフィードバック補正制御について説明する。電源電圧ＶＤＤが供給されたＤ級アンプ３において増幅された出力信号は、スピーカ等に出力されるとともに、乗算回路５で１／２に分圧後、ＬＰＦ６で不要な高周波成分が取り除かれてコンパレータ１０に入力される。一方、電源電圧ＶＤＤの変動の影響を受けにくいレギュレータ電圧ＶＤＤ／２が供給されたバッファ回路８で変換された参照信号も、ＬＰＦ９で高周波成分を取り除かれてコンパレータ１０に入力される。コンパレータ１０では、分圧後の出力信号と参照信号とを比較し、その比較結果に応じてＬｏｗまたはＨｉｇｈを出力する。

係数制御回路１１は、分圧後の出力信号（以下、単に出力信号と称す）の振幅が参照信号の振幅よりも大きい場合には、補正係数ａを一定変化幅Δａだけ減少させ、逆に、出力信号の振幅が参照信号の振幅よりも小さい場合には、補正係数ａを一定変化幅Δａだけ増加させる。出力信号と参照信号の振幅の比較は、元信号の波形レベルが中心より高いか低いかの判定と、コンパレータ１０の出力、即ち出力信号と参照信号の波形レベルの大小の判定とに基づいて行う。

例えば、図３の曲線Ｉに示すように、コンパレータ１０の出力がＬｏｗでありかつ元信号の波形レベルが中心より高い場合には、電源電圧ＶＤＤが高電圧側に変動した場合であり、出力信号の振幅が参照信号の振幅よりも大きくなっているので、補正係数ａを一定変化幅Δａだけ減少させる。一方、図３の曲線ＩＩに示すように、コンパレータ１０の出力がＬｏｗでありかつ元信号の波形レベル中心より低い場合には、電源電圧ＶＤＤが低電圧側に変動した場合であり、波形レベルは出力信号が参照信号よりも大きいが、振幅は出力信号が参照信号よりも小さくなっているので、補正係数ａを一定変化幅Δａだけ増加させる。

図３の曲線ＩＩＩに示すように、コンパレータ１０の出力がＨｉｇｈでありかつ元信号の波形レベルが中心より高い場合には、電源電圧ＶＤＤが低電圧側に変動した場合であり、出力信号の振幅が参照信号の振幅よりも小さくなっているので、補正係数ａを一定変化幅Δａだけ増加させる。一方、図３の曲線ＩＶに示すように、コンパレータの出力がＨｉｇｈでありかつ元信号の波形レベルが中心より低い場合には、電源電圧ＶＤＤが高電圧側に変動した場合であり、波形レベルは出力信号が参照信号よりも小さいが、振幅は出力信号が参照信号よりも大きくなっているので、補正係数ａを一定変化幅Δａだけ減少させる。

以上のように、補正係数ａのフィードバック補正を所定のサンプリング周波数で実行することによって、出力信号と参照信号とが一致するように補正係数ａが最適化され、これにより電源電圧ＶＤＤの変動による影響を抑制することができる。具体的には、電源電圧ＶＤＤがＶＤＤ＋ΔＶに変動した場合には、Ｄ級アンプ３において、出力信号の直流成分及び信号成分が、変動のない場合の（ＶＤＤ＋ΔＶ）／ＶＤＤ倍に変動する。これに対して、上記のように元信号に乗算する補正係数ａを出力信号の変動に応じてフィードバック補正すると、補正係数ａはＶＤＤ／（ＶＤＤ＋ΔＶ）倍に最適化される。この結果、元信号は乗算回路１でＶＤＤ／（ＶＤＤ＋ΔＶ）倍され、Ｄ級アンプ３において電源電圧ＶＤＤの変動によって本来のゲインの（ＶＤＤ＋ΔＶ）／ＶＤＤ倍されることにより、電源電圧ＶＤＤの変動がない場合の出力信号が得られる。

〔作用効果〕
本実施形態では、出力信号（ローパスフィルタ６の出力信号）と参照信号（ローパスフィルタ９の出力信号）とを比較し、その比較結果に応じて元信号に乗算する補正係数ａを一定変化幅Δａで増減させるフィードバック補正を行うことによって、電源電圧ＶＤＤの変動による影響を抑制する。従って、コンパレータ１０の比較結果に応じて補正係数ａを一定変化幅で増加または減少させるのみで、電源電圧ＶＤＤの変動による影響を抑制するように補正係数ａを最適化することができるので、元信号に乗算するデジタル補正信号を演算する場合のように複雑な演算処理をする必要がなく、アナログ・デジタル変換器（ＡＤＣ）等の構成を省略でき、簡易かつ安価な構成によって、電源電圧ＶＤＤの変動による影響を抑制ことができる。

また、既存の内部コア用レギュレータ４を使用して電源電圧ＶＤＤの変動の影響を受けにくいレギュレータ電圧ＶＤＤ／２を生成するので、レギュレータを新たに設ける必要がなく、省スペース化を図ることができる。

なお、上記では参照信号生成用のデルタシグマ変調回路７を別途設けたが、図２に示すように、デルタシグマ変調回路７を設ける代わりにデルタシグマ変調回路２を時分割で使用して、Ｄ級アンプ３の入力信号生成と参照信号生成用とに共用しても良い。この場合、さらに回路構成を簡易にして省スペース化を図ることができる。

（２）第２実施形態
図４は、本発明の第２実施形態に係るＤ級信号増幅回路の電気回路図である。第１実施形態と異なる点は、補正タイミング調整回路１２が追加されている点である。

補正タイミング調整回路１２は、１サンプル遅延回路１３と、排他的論理和否定回路１４と、カウンタ回路１５とから構成されている。１サンプル遅延回路１３は、１サンプル前の（前回の）コンパレータ１０からの出力を保持する。１サンプル遅延回路１３は、例えば、クロック入力が立ち下がるタイミングで出力を更新するＤフリップフロップにより構成することができる。排他的論理和否定回路１４は、１サンプル遅延回路１３から入力される前回のコンパレータ１０の出力と、今回のコンパレータ１０の出力とを比較し、その比較の結果、両者が等しい場合にはＨｉｇｈを出力し、両者が異なる場合にはＬｏｗを出力する。カウンタ回路１５は、排他的論理和否定回路１４からの入力がＨｉｇｈの場合にカウントアップし、カウント値が第１所定回数ｎ１になると、調整許可信号Ｈｉｇｈを出力するとともにカウント値をリセットする。例えば、第１所定回数ｎ１＝５とすると、コンパレータ１０からの出力がＨｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈと６サンプル連続した場合に、カウント値が第１所定回数ｎ１＝５となり、カウンタ回路１５は調整許可信号Ｈｉｇｈを出力する。また、カウンタ回路１５は、排他的論理和否定回路１４からの入力がＬｏｗの場合、即ち連続する出力が互いに異なる場合にはカウント値を０にリセットし、再度１からカウントする。そして、係数制御回路１１は、調整許可信号Ｈｉｇｈの入力があった場合のみ、コンパレータ１０の出力に基づいて補正係数ａを変更する。

本実施形態では、コンパレータ１０から出力が連続して第１所定回数ｎ１回等しい場合にのみ補正係数ａを変更可能にすることにより、分圧後の出力信号と参照信号とがほぼ等しく補正を行う必要がない場合には係数ａの変更を停止する。これは、分圧後の出力信号と参照信号とがほぼ等しく補正の必要がない場合にも、Ｄ級信号増幅回路周辺のシステムのノイズの影響でコンパレータ１０の出力がばたつくことがあるが、このような場合にまでコンパレータ１０の出力に応じて補正係数ａを変更すると、補正係数ａのフィードバック制御自体によってノイズを増大させる虞がある。そこで、コンパレータ１０から出力が連続して第１所定回数ｎ１回等しい場合にのみ補正係数ａの変更を許可することにより、補正の必要のない場合には補正係数ａの変更を停止し、補正によるノイズの増大を防止できる。

（３）第３実施形態
図５は、本発明の第３実施形態に係るＤ級信号増幅回路の電気回路図である。本実施形態に係るＤ級信号増幅回路は、第２実施形態に係る補正タイミング調整回路１２の代わりに補正タイミング調整回路１６を備えている。第２実施形態では、コンパレータ１０からの出力が連続して等しい回数をカウントし、連続して第１所定回数ｎ１回等しい場合に調整許可信号Ｈｉｇｈを出力したが、本実施形態では、コンパレータ１０からの連続する出力が互いに異なる回数をカウントし、連続して第２所定回数ｎ２回互いに異なる場合に調整禁止信号Ｈｉｇｈを出力する。

補正タイミング調整回路１６は、１サンプル遅延回路１３と、排他的論理和回路１７と、カウンタ回路１８とを備えている。１サンプル遅延回路１３は、１サンプル前の（前回の）コンパレータ１０からの出力を保持する。排他的論理和回路１７は、１サンプル前のコンパレータ１０の出力と、今回のコンパレータ１０の出力とを比較し、両者が一致していればＬｏｗを出力し、両者が異なっていればＨｉｇｈを出力する。カウンタ回路１８は、Ｈｉｇｈが入力されるごとにカウント値を＋１カウントアップし、カウント値が第２所定回数ｎ２回になった場合に調整禁止信号Ｈｉｇｈを出力してカウント値をリセットする。

例えば、第２所定回数ｎ２＝５とすると、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと続いた場合にカウント値が第２所定回数ｎ２＝５となり、調整禁止信号Ｈｉｇｈを出力して、カウント値をリセットする。次に、カウント回路１８は、コンパレータ１０の出力に関係なく、通常のサンプリング周波数でカウント値を１からカウントアップし、カウント値が第３所定回数ｍになるまで調整禁止信号Ｈｉｇｈを出力しつづけ、この間、補正係数ａの変更を禁止する。カウント値が第３所定回数ｍになると、カウント回路１８は、調整許可信号をＬｏｗにリセットし、再び補正係数ａの変更を開始するとともに、カウント値を０にリセットする。その後は、再びコンパレータ１０の出力に基づいてカウント値を１からカウントアップする。

また、カウント回路１８は、Ｌｏｗが入力されるとカウント値を０にリセットし、再び１からカウントする。

本実施形態では、コンパレータ１０の出力が連続して第２所定回数異なる値を出力するまでは、補正係数ａの変更を実行するが、コンパレータ１０の連続する出力が第２所定回数互いに異なる場合には、カウンタ回路１８が調整禁止信号Ｈｉｇｈを出力し、この調整禁止信号Ｈｉｇｈによって、所定時間の間、補正係数ａの変更を禁止し、所定時間の経過後、調整禁止信号をＬｏｗにリセットし、再び補正係数ａの変更を開始する。

本実施形態によれば、第２実施形態の場合と同様に、分圧後の出力信号と参照信号とがほぼ等しい場合にまでも、不安定なコンパレータ１０の出力に応じて補正係数ａを変更して、サンプリング周波数ごとの補正係数ａの規則的な変更によってサンプリング周波数の二分の一（１／２）のノイズが発生することを防止する。また、第２実施形態のように第１所定回数ｎ１がカウントされるごとに即ち、実質的に本来のサンプリング周波数のｎ１分の１の周期で補正係数ａをフィードバック制御する場合に比較すると、本実施形態では、調整禁止信号Ｈｉｇｈが出力されない限りは係数ａの補正を行うので、第２実施形態のｎ１倍のサンプリング周波数で補正係数ａのフィードバック制御を行うことができる。これにより、急激な電源電圧ＶＤＤの変動があった場合にも速やかに補正係数ａを変更することができる。

（４）第４実施形態
図６は、本発明の第４実施形態に係るＤ級信号増幅回路の電気回路図である。本実施形態に係るＤ級信号増幅回路は、第１実施形態に係る信号増幅回路において係数調整回路１９を備えている。係数調整回路１９は、１サンプル遅延回路１３と、排他的論理和否定回路１４と、カウンタ回路２０と、加減算回路２１と、係数値レジスタ回路２２とを備えている。１サンプル遅延回路１３及び排他的論理和否定回路１４については第２実施形態と同様の構成であるので、ここでは説明を省略する。

カウンタ回路２０は、排他的論理和否定回路１４の出力がＨｉｇｈの場合（コンパレータ１０の出力が１サンプル前と今回とで等しい場合）には＋１カウントアップし、排他的論理和否定回路１４の出力がＬｏｗの場合（コンパレータ１０の出力が１サンプル前と今回とで異なる場合）には−１カウントダウンする。なお、カウント値の最小値は１とする。カウンタ回路２０のカウント値は係数ａの変化幅Δに対応する。具体的には、カウント値が１、２、３、・・・の場合には変化幅Δ＝Δａ、２Δａ、３Δａ、・・・となる。

加減算回路２１は、コンパレータ１０の出力状態がＨｉｇｈの場合に、係数値レジスタ回路２２のレジスタ値にカウンタ回路２０のカウント値を加算し、コンパレータ１０の出力状態がＬｏｗの場合に、係数値レジスタ回路２２のレジスタ値からカウンタ回路２０のカウント値を減算する。係数値レジスタ回路２２は、１サンプル前のレジスタ値を係数制御回路１１に出力すると共に、加減算回路２１に出力し、加減算回路２１からの出力をレジスタ値として格納する。係数制御回路１１は、元信号の波形レベルが中心よりも高いか低いかの判定結果と、コンパレータ１０からの出力とに基づいて、係数値レジスタ回路２２から出力される補正係数ａを乗算回路１に設定する。

図７は、係数調整回路１９による係数ａの変更例である。ここでは、元信号の波形レベルが中心よりも高い場合を示している。同図に示すように、コンパレータ１０の連続する出力が等しい場合には変化幅ΔをΔａずつ増加させ、コンパレータ１０の連続する出力が互いに異なる場合には変化幅ΔをΔａずつ減少させる。そして、コンパレータ１０の出力がＨｉｇｈ（出力信号の振幅が参照信号の振幅より小さい場合）には、カウント値ｎによって決まる変化幅ｎΔａだけ係数ａを増加させ、コンパレータ１０の出力がＬｏｗ（出力信号の振幅が参照信号の振幅より大きい場合）には、カウント値によって決まる変化幅ｎΔａだけ係数ａを減少させる。即ち、コンパレータ１０の出力が連続して等しい場合には変化幅ΔをΔａずつ増加させて、補正係数ａの変化幅Δを１サンプリングごとに調整することによって、電源電圧ＶＤＤの変動が急峻な場合であっても、変化幅Δを増加させることによって係数ａを速やかに増加させ、出力信号を速やかに調整することができる。一方、コンパレータ１０の出力が１サンプル前と異なる場合には補正係数ａの変化幅ΔをΔａずつ減少させることにより、乗算回路１での補正係数ａの変化幅を小さくし、ＶＤＤの変動が緩やかで微小な場合であっても、精度良く調整することができる。

補正係数ａの変化幅Δが一定値Δａの場合、変化幅Δａが小さすぎると電源電圧ＶＤＤの変化幅が大きい場合に追従できず、一方、変化幅Δａが大きすぎると電源電圧ＶＤＤの変動幅が微小又は無い場合には補正によってかえってノイズを増大させる虞がある。これに対して、本実施形態のように、連続して出力信号が参照信号よりも大きい状態が続く場合や、出力信号が参照信号よりも小さい状態が続く場合には、変化幅Δを大きく設定することによって追従性を向上させ、逆に、出力信号と参照信号との大小関係が反転する場合には、電源電圧ＶＤＤの変動幅が微小又は無い場合であるので、変化幅Δを小さくすることによって補正によるノイズを防止することができる。

（５）第５実施形態
図８は、本発明の第５実施形態に係るＤ級信号増幅回路の電気回路図である。本実施形態に係る信号増幅回路は、第１実施形態に係る信号増幅回路において、周波数発生回路としての乱数発生回路２３及び周波数調整回路２４が追加されている。乱数発生回路２３は、周波数調整回路２４からのデータ要求に応じてランダムな数値データ（乱数データ）を出力する。周波数調整回路２４は、この乱数データに基づいて決まるランダムなタイミングで調整許可信号Ｈｉｇｈを出力する。そして、係数制御回路１１は、ランダムなタイミングの調整許可信号に応じて補正係数ａの変更を行う。

電源電圧ＶＤＤの変動がなく、出力信号と参照信号とが等しい場合等には、本来補正が必要ないが、このような場合にも、サンプリング周波数ごとの補正係数ａの規則的な変更によって補正を行うと、サンプリング周波数の二分の一（１／２ｆｓ）のノイズが発生し易い。これに対して、本実施形態のように、調整許可信号Ｈｉｇｈをランダムに出力して、補正係数ａを変更するタイミングである補正サンプリング周波数をランダムに変更することによって、補正サンプリング周波数に依存するノイズを広い周波数に分散させて低減できる。

（６）第６実施形態
図９は、第６実施形態に係る信号増幅回路の電気回路図である。本実施形態では、ランダムに調整許可信号を出力する代わりに、元信号をディザ処理する。ディザ加算器２５は、元信号に微小なランダム信号（白色ノイズ）を加える。一般にデジタル処理において信号に白色ノイズを加えると、信号の周波数に依存性を持ち特定周波数に偏ってしまう量子化ノイズを広い周波数に分散させて白色化させることができる。ディザ加算器２５によって元信号に白色ノイズを予め加えることによって、第５実施形態と同様に、補正サンプリング周波数に依存する量子化ノイズを広い周波数に分散させて白色化させることができる。

（７）第７実施形態
図１０は、第７実施形態に係る信号増幅回路の電気回路図である。上記実施形態では、元信号の波形レベルが中心よりも高いか低いかの判定をしたが、本実施形態では、レギュレータ電圧ＶＤＤ／２を乗算回路２７で二分の一に分圧した波形中心電圧ＶＤＤ／４と、参照信号とを比較することによって、参照信号の波形レベルが中心よりも高いか低いか判定する。元信号は、デルタシグマ変調回路２及び７以降の回路、特にＬＰＦ６及び９で位相遅れが発生してしまうため、図１１に示すように、元信号と参照信号とでは波形レベルが中心よりも高いか低いかの判定が異なる場合がある。例えば、同図Ｂ点においては元信号の波形レベルが中心よりも低いが、同時刻のＡ点においては参照信号の波形レベルが中心よりも高くなっている。第１実施形態において述べたように、コンパレータ１０の出力が同じでも、波形レベルが中心よりも高いか低いかの判定に応じて補正係数ａの増減の方向が異なるため、図１１のＢ点とＡ点におけるように波形レベルが中心より高いか低いかの判定が異なると、補正係数ａの増減方向が逆になり、電源電圧ＶＤＤによる影響を増幅してしまう虞がある。

そこで、本実施形態では、ＬＰＦ９通過後の参照信号の波形レベルが中心よりも高いか低いか判定する。具体的には、コンパレータ２６をコンパレータ１０とは別途設け、コンパレータ２６にＬＰＦ９を通った参照信号と波形中心電圧ＶＤＤ／４とを入力し、コンパレータ２６において参照信号の波形レベルが中心より高いか低いかを判定する。参照信号の波形レベルが中心よりも高い場合にはＨｉｇｈが出力され、参照信号の波形レベルが中心よりも低い場合にはＬｏｗが出力される。波形レベルが中心よりも高いか低いかの判定を、参照信号と同位相で行うことにより、波形レベルが中心よりも高いか低いかの判定が逆になることを防止し、補正によって逆にノイズを増大させることを防止できる。

なお、ここでは、コンパレータ１０とは別途コンパレータ２６を設けたが、図１２に示すように、コンパレータ１０を時分割で使用し、出力信号と参照信号の波形レベルの大小の比較と、波形レベルが中心よりも高いか低いかの判定とに共用するようにしても良い。具体的には、コンパレータ１０の負相入力端子にスイッチ２８を接続し、スイッチ２８によって負相入力を参照信号または波形中心電圧ＶＤＤ／４に切り換える。出力信号と参照信号の波形レベルの大小を比較する場合にはスイッチ２８の接点をａとし、波形レベルが中心より高いか低いかを判定する場合にはスイッチ２８の接点をｂとする切換を時分割処理によって行う。このようにすれば、コンパレータ２６を別途設ける必要がなくなり、回路構成を簡易にすることができる。

（８）その他の実施形態
上記第１乃至第７実施形態に係る構成を２つ又は３つ以上適宜組み合わせれば、各実施形態で述べた作用効果を得ることができる。例えば、図１３は、第１実施形態に係る構成に、第３実施形態に係る補正タイミング調整回路１６と、第４実施形態に係る係数調整回路１９と、第５実施形態に係る乱数発生回路２３及び周波数調整回路２４及び第７実施形態に係るコンパレータ２６とを組み合わせた信号増幅回路である。この場合には、補正タイミング調整回路１６によって出力信号と参照信号が近い場合の補正を禁止し、係数調整回路１９によって電源電圧変動が大きい場合の追従性を高めると共に電源電圧変動が微小な場合には補正係数の変化幅を小さくすることによってノイズの発生を抑制することができる。また、乱数発生回路２３及び周波数調整回路２４によって補正サンプリング周波数に依存する量子化ノイズを低減することができる。さらに、コンパレータ２６において参照信号の波形レベルが波形中心よりも高いか低いかの判定を行うことによって、元信号と出力信号（参照信号）との位相差のために判定結果が逆になることを防止できる。

第１実施形態に係るＤ級信号増幅回路の電気回路図。 デルタシグマ変調回路を共用する場合のＤ級信号増幅回路の電気回路図。 波形レベルが中心より高いか低いかの判定と係数ａの補正との関係を説明する説明図。 第２実施形態に係るＤ級信号増幅回路の電気回路図。 第３実施形態に係るＤ級信号増幅回路の電気回路図。 第４実施形態に係るＤ級信号増幅回路の電気回路図。 補正係数ａの変化幅Δの変更例。 第５実施形態に係るＤ級信号増幅回路の電気回路図。 第６実施形態に係るＤ級信号増幅回路の電気回路図。 第７実施形態に係るＤ級信号増幅回路の電気回路図。 元信号と参照信号との位相差を説明する説明図。 コンパレータを共用する場合のＤ級信号増幅回路の電気回路図。 各実施形態を組み合わせたＤ級信号増幅回路の電気回路図の例。

符号の説明

１、５、２７ 乗算回路
２、７ デルタシグマ変調回路
３ Ｄ級アンプ
４ 内部コア用レギュレータ
６、９ ローパスフィルタ（ＬＰＦ）
１０ コンパレータ
１１ 係数制御回路
１２、１６ 補正タイミング調整回路
１３ １サンプル遅延回路
１４ 排他的論理和否定回路
１５、１８、２０ カウンタ回路
１７ 排他的論理和回路
１９ 係数調整回路
２１ 加減算回路
２２ 係数値レジスタ
２３ 乱数発生回路
２４ 補正サンプリング周波数調整回路
２５ ディザ加算回路
２６ コンパレータ

Claims (13)

1. 第１の電源電圧が供給され、入力ノードに入力された入力信号を増幅して出力ノードに出力信号を出力するＤ級信号増幅回路であって、
   前記入力信号に補正係数を乗算する乗算回路と、
   前記乗算回路の出力信号をデルタシグマ変調する第１の変調回路と、
   前記第１の電源電圧が供給され、前記第１の変調回路の出力信号を増幅して前記出力ノードに前記出力信号を出力するＤ級アンプと、
   前記第１の電源電圧よりも低く一定のレベルに保持された第２の電源電圧を前記第１の電源電圧から生成する電圧変換回路と、
   前記Ｄ級アンプから出力された前記出力信号に基づいて前記第２の電源電圧のレベルに変換された信号が入力される第１のローパスフィルタと、
   前記第２の電源電圧が供給され、かつ、前記入力信号に基づいて、前記第１のローパスフィルタから出力された信号と比較するための参照信号を生成する参照信号生成回路と、
   前記参照信号が入力される第２のローパスフィルタと、
   前記第１のローパスフィルタから出力された信号のレベルと前記第２のローパスフィルタから出力された信号のレベルとを比較する第１の比較回路と、
   前記第１の比較回路の比較結果に基づいて、前記乗算回路により乗算される前記補正係数を所定変化幅ずつ増減させる係数制御回路と、
   を備えたことを特徴とするＤ級信号増幅回路。
2. 前記係数制御回路は、前記比較結果が異なる状態を繰り返す場合に前記補正係数の増減を制限する、請求項１に記載のＤ級信号増幅回路。
3. 前記係数制御回路は、前記比較結果が第１所定回数連続して等しい場合には、前記補正係数の増減を実行する、請求項２に記載のＤ級信号増幅回路。
4. 前記係数制御回路は、前記比較結果が第２所定回数連続して異なる場合には、前記補正係数の増減を禁止する、請求項２に記載のＤ級信号増幅回路。
5. 前記係数制御回路は、前記比較結果が前回と今回とで等しい場合には前記補正係数の変化幅を増加させ、前記比較結果が前回と今回とで異なる場合には前記補正係数の変化幅を減少させる、請求項１から４のいずれかに記載のＤ級信号増幅回路。
6. 前記比較結果が前回と今回とで等しい場合にはカウントアップし、前記比較結果が前回と今回とで異なる場合にはカウントダウンすることによって、前記補正係数の変化幅を決定する変化幅決定回路と、
   前記カウンタ回路の前回のカウント値を格納しており、前記比較結果に応じて、前記第２の電源電圧のレベルに変換後の出力信号が前記参照信号よりも小さい場合に前回のカウント値に今回のカウント値を加算し、前記第２の電源電圧のレベルに変換後の出力信号が前記参照信号よりも大きい場合に前回のカウント値から今回のカウント値を減算することによって、前記補正係数を決定する係数決定回路とをさらに備え、
   前記係数制御回路は、前記係数決定回路で決定した前記補正係数を前記乗算回路に設定する、請求項５に記載のＤ級信号増幅回路。
7. ランダムな周波数を発生する周波数発生回路をさらに備え、
   前記係数制御回路は、前記ランダムな周波数のタイミングで前記補正係数を増減する、請求項１から６のいずれかに記載のＤ級信号増幅回路。
8. 前記入力信号に白色ノイズを加算して前記参照信号生成回路に出力するディザ加算器をさらに備える、請求項１から７のいずれかに記載のＤ級信号増幅回路。
9. 前記第１比較回路に、前記第２の電源電圧のレベルに変換された前記出力信号と、前記第２の電源電圧の二分の一である前記波形中心電圧とを時分割で選択的に入力する切換回路をさらに備え、
   前記第１比較回路は、前記切換回路からの入力と前記参照信号との入力を受け付け、前記第２の電源電圧のレベルに変換された前記出力信号と前記参照信号とを比較することによって前記比較結果を出力するとともに、前記波形中心電圧と前記参照信号とを比較することによって前記参照信号の波形レベルが中心よりも高いか低いかの判定結果を出力し、
   前記係数制御回路は、前記比較結果と、前記波形レベルが中心よりも高いか低いかの判定結果とに基づいて前記補正係数を増減する、請求項１から８のいずれかに記載のＤ級信号増幅回路。
10. 前記参照信号と前記第２の電源電圧の二分の一である前記波形中心電圧とを比較することによって、前記参照信号の波形レベルが中心よりも高いか低いかを判定する第２比較回路をさらに備え、
    前記係数制御回路は、前記第１比較回路での比較結果と、前記第２比較回路での判定結果とに基づいて前記補正係数を増減する、請求項１から８のいずれかに記載のＤ級信号増幅回路。
11. 前記Ｄ級信号増幅回路は半導体集積回路に含まれており、
    前記電圧変換回路は前記半導体集積回路の内部コア用レギュレータである、請求項１から１０のいずれかに記載のＤ級信号増幅回路。
12. 前記参照信号生成回路は、
    前記入力ノードに入力された入力信号をデルタシグマ変調する第２の変調回路と、
    前記第２の電源電圧が供給され、前記第２の変調回路の出力信号を変換して前記第２のローパスフィルタに前記参照信号を出力するバッファ回路と、
    を有する請求項１から１１のいずれかに記載のＤ級信号増幅回路。
13. 前記第１及び第２の変調回路は、一体に形成されており、前記乗算回路の出力信号と前記入力ノードに入力された前記入力信号とを時分割で選択的に受け付け、前記乗算回路の出力信号をデルタシグマ変調して前記Ｄ級アンプに出力するとともに、前記入力ノードに入力された前記入力信号をデルタシグマ変調して前記バッファ回路に出力する、請求項１から１２に記載のＤ級信号増幅回路。

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