JP4802765B2

JP4802765B2 - Ｄ級増幅器

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Publication number: JP4802765B2
Application number: JP2006054716A
Authority: JP
Inventors: 守人森島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-03-18
Filing date: 2006-03-01
Publication date: 2011-10-26
Anticipated expiration: 2026-03-01
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Description

本発明は、入力されるＰＣＭ（パルス符号変調：Pulse Code Modulation）音声データをＰＷＭ（パルス幅変調：Pulse Width Modulation）信号に変換し、増幅して出力するＤ級増幅器（ディジタルアンプとも言われる）に係り、特に、出力ノイズの低減を図ったＤ級増幅器に関する。

周知のように、この種のＤ級増幅器においては、ＰＷＭ変換のクロックにジッタがあると、そのジッタがそのまま出力ノイズとして表れてしまう。また、ＰＷＭ変換におけるディジタル処理での下位ビットの切り捨てなどの演算誤差も出力でのノイズとなる。そこで、従来のＤ級増幅器においては、特許文献１に記載されるように、Ｄ級増幅器の出力をローパスフィルタを通してアナログ信号に変換して負荷（スピーカ）へ供給すると共に、該アナログ信号をＡ／Ｄ変換器によってディジタルデータに変換し、入力側へフィードバックするという処理が行われた。しかしながら、このような処理は、高精度のＡ／Ｄ変換器を必要とすることから部品点数が多くなって回路が複雑、かつ高価になる欠点があり、また、プロセスの微細化に追従出来ない欠点があった。

また、入力されるＰＣＭ音声（音声とは、音声に限られるものではなく、楽音など音全般を意味する）データをアナログ信号に変換した後、ＰＷＭ信号に変換するアンプも実用化されている。このアンプの場合はアナログ信号処理であるので、出力のフィードバックを容易に行うことができる。しかしながら、ＰＷＭの処理をアナログ信号処理によって行う場合、入力ディジタルデータ等の信号や外部信号の影響を受けやすい問題があった。

また、ディジタル処理によってフィードバックを行うためにはＡ／Ｄ変換が必要であり、コストアップになると共に、複雑な帰還特性の設計が困難になる問題があった。さらに、パワー出力をカウンタで測定し、フィードバックするたけではパルス幅をカウントする際の量子化ノイズやパワー回りのノイズにより、フィードバック信号の品位が悪くなり、出力の品位を改良しきれない問題があった。
なお、Ｄ級増幅器についての従来文献として特許文献２も知られている。
特開昭59-183510号公報特開2003-249825号公報

本発明は上記事情を考慮してなされたもので、その目的は、構成が簡単で、しかも、従来のもの以上に効果的な歪やノイズの低減を行うことができるＤ級増幅器を提供することにある。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、入力データを第１のＰＷＭ回路においてＰＷＭ信号に変換し、該ＰＷＭ信号をパワー増幅回路によって増幅し、ローパスフィルタを介して負荷へ出力するＤ級増幅器において、前記入力データをＰＷＭ信号に変換する第２のＰＷＭ回路と、前記第２のＰＷＭ回路の出力が加えられる第１のフィルタ手段と、前記パワー増幅回路の出力が加えられる第２のフィルタ手段と、前記第１、第２のフィルタ手段の出力の差分を検出する差分検出手段と、前記差分検出手段の出力をディジタルデータに変換する変換手段と、前記変換手段の出力を前記第１のＰＷＭ回路の入力へフィードバックするフィードバック手段とを具備することを特徴とするＤ級増幅器である。

請求項２に記載の発明は、請求項１に記載のＤ級増幅器において、前記変換手段は、ディザ信号を生成するディザ生成回路と、前記ディザ信号を前記差分検出手段の出力に加算する加算手段と、前記加算手段の出力をパルス幅に変換するパルス幅変換手段と、前記パルス幅変換手段の出力のパルス幅をディジタルデータに変換するカウンタとから構成されることを特徴とする。
請求項３に記載の発明は、請求項２に記載のＤ級増幅器において、前記変換手段は、前記ディザ信号を前記第１のＰＷＭ回路の周期と同期させ、前記第２のＰＷＭ回路の出力と前記パワー増幅回路の出力との誤差信号を前記カウンタにより前記第１のＰＷＭ回路の周期でカウントすることを特徴とする。

この発明によれば、構成が簡単で、しかも、従来のもの以上に効果的な歪やノイズの低減を行うことができる効果が得られる。また、本発明によれば、差分変換のためのアナログ／ディジタル変換を用いてアナログ入力信号をＰＷＭ変換することが可能となる。
また、本発明によれば、パワー出力を抵抗分圧してレベルシフトを行いディジタル信号として扱うため、回路を安価に構成することができる。また、アナログフィルタを用いず、ＤＳＰ（ディジタルシグナルプロセッサ）によって処理することができるので、量子化や周辺ノイズを除去し、ＡＤ変換と同等な信号が得られ、精度の良いフィードバックが得られる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ級増幅器の構成を示すブロック図である。この図において、符号１は音声信号（音声とは、音声に限られるものではなく、楽音など音全般を意味する）をディジタル値としたＰＣＭ音声データが入力される入力端子、２は補正回路、３は補正回路２から出力される音声データをＰＷＭ信号に変換するＰＷＭ回路である。補正回路２はΔΣ補正を行う回路であり、ＰＷＭ回路３の量子化ノイズを補正する。例えば、入力ＰＣＭ音声データが１６ビット、ＰＷＭ回路３の分解能が１０ビットである場合、６ビットの量子化ノイズが発生する。補正回路２はこの量子化ノイズを積分系回路によって入力側へフィードバックし入力ＰＣＭ音声データに加算することによって除去する。この実施形態においては、補正回路２として、図に示されるように、ＰＷＭ回路３の６ビットの量子化ノイズとＡ／Ｄ変換器（以下、ＡＤＣと言う）１５の出力とを加算する加算器２ｊと、加算器２ｊの出力が加えられるシリーズ接続された１クロック遅延回路２ａ〜２ｃと、各遅延回路２ａ〜２ｃの出力に定数を乗算する乗算器２ｄ〜２ｆと各乗算器２ｄ〜２ｆの出力を入力ＰＣＭ音声データに順次加算する加算器２ｇ〜２ｉから構成される３次ＩＩＲフィルタが用いられている。

ＰＷＭ回路３は内部に鋸歯状（または三角波）のキャリア信号を発生するキャリア信号発生回路を具備し、そのキャリア信号と補正回路２から出力される音声データとを比較することによってＰＷＭ信号を生成し出力する。４はシリーズ接続されたパワーＦＥＴ（フィールドエフェクトトランジスタ）４ａ、４ｂから構成される出力スイッチング回路、５は出力スイッチング回路４の出力をアナログ音声信号に変換するローパスフィルタであり、コイルおよびコンデンサによるＬＣ回路によって構成されている。６はローパスフィルタ５の出力が加えられるスピーカ（負荷）である。

また、１１は入力ＰＣＭ音声データを一定時間遅延させて出力する遅延回路、１２は遅延回路１１の出力をアナログ音声信号に変換するＤ／Ａ変換器（以下、ＤＡＣという）、１３はローパスフィルタ（アンチェイリアシングフィルタ）である。このローパスフィルタ１３は、ローパスフィルタ５に求められる理想の特性と同一の特性を有するフィルタである。１４はローパスフィルタ５の出力信号とローパスフィルタ１３の出力信号の振幅（ピークレベル）を合うようにして誤差を増幅して出力する差動アンプ、１５は差動アンプ１４の出力をディジタルデータに変換するＡＤＣである。

次に、上述したＤ級増幅器の動作を図２の波形図を参照して説明する。
入力端子１へ加えられたＰＣＭ音声データ（図２（イ））は補正回路２を介してＰＷＭ回路３へ入力され、ＰＷＭ回路３からＰＷＭ信号（図２（ロ））が出力される。このＰＷＭ信号はローパスフィルタ５においてアナログ音声信号に変換され（図２（ハ））、スピーカ６へ出力される。

一方、入力ＰＣＭ音声データは遅延回路１１において遅延され（図２（ニ））、ＤＡＣ１２によってアナログ音声信号に変換され（図２（ホ））、ローパスフィルタ１３によって高周波線分が除去され（図２（ヘ））、差動アンプ１４へ出力される。ここで、遅延回路１１が挿入されている理由は、スピーカ６へ加えられる信号と、ローパスフィルタ１３の出力信号の位相を合わせるためであり、補正回路２やＰＷＭ回路３での処理時間やローパスフィルタ５およびスピーカ６による遅延を考慮して挿入されたものである。

差動アンプ１４は、ローパスフィルタ５の出力信号とローパスフィルタ１３の出力信号の差を増幅しＡＤＣ１５へ出力する。この差動アンプ１４の出力はローパスフィルタ５およびスピーカや補正回路、ＰＷＭ回路による波形歪みに対応している。ＡＤＣ１５は差動アンプ１４の出力信号をディジタルデータに変換し（図２（ト））、補正回路２へ出力する。これにより、ＡＤＣ１５の出力に基づく補正値が、端子１に入力される次のＰＣＭ音声データに加算される。このようにして、ローパスフィルタ１３の出力信号とスピーカ６へ加えられる信号の差が最小となるように制御される。

以上のように、図１のＤ級増幅器によれば、スピーカ６に加えられる出力信号をそのままディジタルデータに変換して入力側へ戻すのではなく、出力信号とローパスフィルタ１３から出力される信号との差分を求め、求められた差分をディジタルデータに変換して入力側へ戻すので、戻す信号のレベルは、スピーカ６に加えられる出力信号のレベルに比べて極めて小さく、したがって、ＡＤＣ１５のビット数も少なくて済み、ＡＤＣ１５に代えて、一定レベルより大か小かを検出するコンパレータ（１ビットＡＤＣ）を用いてもよい。また、上記Ｄ級増幅器は、比較的安価なＤＡＣ１２と、ビット数が少ないＡＤＣ１５またはコンパレータによって構成できるので、安価に構成することができる。また、ディジタルフィルタは次数の高いフィルタを容易に構成できるので、帰還特性を自由に設計することができる。

次に、この発明の第２の実施形態について参照して説明する。図３はこの発明の第２の実施形態の構成を示すブロック図であり、この図に示す実施形態が図１に示す第１の実施形態と異なる点は補正回路２の前部にダンピング補正フィルタ１８が設けられている点である。
上述した第１の実施形態において、出力スイッチング回路４の後段に接続されるローパスフィルタ回路５はＬＣ回路であるため、スピーカ６によっては共振点を持ち、図４（イ）に示すダンピングファクタＱの影響がローパスフィルタ５の出力信号にピークとして現れる。一方、ＤＡＣ１２、ローパスフィルタ１３の回路の出力信号はなだらかでリンギングがない特性にすることができる。したがって、このダンピングファクタＱによるピークは差動アンプ１４の出力信号に現れる。このダンピングファクタＱによるピークをＡＤＣ１５および補正回路２のフィードバックループによって抑えることは可能であるが、このようなレベルの高いノイズをフィードバックループで抑えるためには、フィードバックループのゲインを高くしなければならない。

そこで、この第２の実施形態においては、上述したように、補正回路２の前部にダンピング補正フィルタ１８を設け、このフィルタ１８によってダンピングファクタＱの影響を打ち消すようにしている（図４（ロ）参照）。
このダンピング補正フィルタ１８は、ＦＩＲフィルタまたはＩＩＲフィルタによって構成され、例えばＦＩＲフィルタ係数は、ローパスフィルタ５およびスピーカ６のインピーダンスから「ローパスフィルタ５＋スピーカ６」の回路の周波数特性をＦＦＴ（高速フーリエ変換）によって求め、求められた周波数特性から係数を求めることができる。図５はダンピング補正フィルタ１８がない場合（図５（ａ））と、ある場合（図５（ｂ））について各部の信号の波形を示す波形図であり、（イ）はＰＷＭ回路３の出力、（ロ）はローパスフィルタ５の出力、（ハ）はＤＡＣ１２の出力、（ニ）はローパスフィルタ１３の出力、（ホ）はＡＤＣ１５の入力を示す。この図から明らかなように、ダンピング補正フィルタ１８を設けることによって、ダンピングファクタＱの影響をほぼ除去することができ、この結果、フィードバックループのゲインを低くすることができる。

ところで、スピーカ６のインピーダンスが不明の場合は、図６に示すように、テスト信号発生器２１、エンベロープ測定回路２３、レベル測定回路２４からなる係数測定回路２１を設ける。テスト信号発生器２２は、周波数を連続的に変化させたサイン波（ＰＣＭデータ）を入力端子１へ出力する。このサイン波が入力端子１へ加えられると、ＰＷＭ回路３およびＤＡＣ１２の出力信号は各々、図７（イ）に示すように、周波数が順次変化するサイン波となるが、ローパスフィルタ５からは、図７（ロ）に示すように、共振点を持つ周波数においてピークとなる信号が出力される。この結果、差動アンプ１４の出力信号は図７（ハ）に示すように、ピークを持つ波形となり、この波形がＡＤＣ１５によってディジタルデータに変換され、エンベロープ測定回路２３に入力される。

エンベロープ測定回路２３は、ＡＤＣ１５の出力を積分してエンベロープを求め、レベル測定回路２４へ出力する。レベル測定回路２４はエンベロープのレベルを測定し、次いで、ＦＦＴ演算を行う。このＦＦＴ演算の結果から、ダンピング補正フィルタ１８のフィルタ係数を求めることができる。
上述した係数測定回路２１を、Ｄ級増幅器の製造工場に設け、Ｄ級増幅器の出荷時にダンピング補正フィルタ１８のフィルタ係数を設定してもよいが、Ｄ級増幅器内に内蔵させ、自動的にフィルタ係数の測定および設定ができるようにしてもよい。このようにすると、ユーザがスピーカ６を変更した時などにおいて、フィルタ係数の設定をユーザサイドにおいて行うことが可能となる。

次に、この発明の第３の実施形態について説明する。
図８はこの発明の第３の実施形態の構成を示すブロック図であり、この図に示す実施形態が図１に示す第１の実施形態と異なる点は、アナログ入力端子３１およびスイッチ３２〜３４が設けられている点である。すなわち、スイッチ３２の第１接点は入力端子１に接続され、第２接点はＡＤＣ１５の出力端に接続され、共通接点が補正回路２の入力端に接続されている。スイッチ３３の第１接点は補正回路２に接続され、第２接点がＡＤＣ１５の出力端に接続されている。また、スイッチ３４の共通接点がＡＤＣ１５の入力端に接続され、第１接点が差動アンプ１４の出力端に接続され、第２接点がアナログ入力端子３１に接続されている。

このような構成において、ＰＣＭ音声データを増幅するアンプとして使用するときは、スイッチ３２の第１接点と共通接点を接続し、スイッチ３３をオンとし、スイッチ３４の第１接点と共通接点とを接続する。このように各スイッチを接続すると、図７の回路が図１の回路と同一となる。

次に、このＤ級増幅器をアナログ音声信号の増幅に使用する時は、スイッチ３２の第２接点と共通接点を接続し、スイッチ３３をオフとし、スイッチ３４の第２接点と共通接点とを接続する。このように各スイッチを接続し、アナログ音声信号をアナログ入力端子３１へ加えると、アナログ音声信号がスイッチ３４を介してＡＤＣ１５へ入力され、ＡＤＣ１５においてディジタル楽音データに変換され、スイッチ３２および補正回路２を介してＰＷＭ回路３へ加えられる。ＰＷＭ回路３はこの音声データをＰＷＭ信号に変換し、出力スイッチング回路４、ローパスフィルタ５を介してスピーカ６へ供給する。この場合、差動アンプ１４によるフィードバックループは使用できないが補正回路２による量子化ノイズの補正は行われる。
図９はディジタル入力からアナログ入力に、時刻ｔ１において切り替わった場合の各部の波形を示す波形図である。

次に、この発明の第４の実施形態について説明する。
図１０はこの発明の第４の実施形態の構成を示すブロック図であり、この図に示す実施形態が図１に示す第１の実施形態と異なる点は、図１のローパスフィルタ５の出力を差動アンプ１４の入力端へ加える構成に代えて、図１０に示すように、出力スイッチング回路４の出力をローパスフィルタ５と同等の特性のローパスフィルタ４１を介して差動アンプ１４の入力端へ加えている点である。この場合、ローパスフィルタ５の歪は抑圧できないが、出力スイッチング回路４による歪は抑圧することができる。また、負荷の変動を考えなくて良いので、ループの設計が容易となる利点がある。また、ローパスフィルタ１３と４１は同一特性であれば、ローパスフィルタ５と同じでなくともよい。ローパスフィルタ１３と４１を同一回路にして差分を入力するようにしてもよい。

次に、この発明の第５の実施形態について説明する。
図１１はこの発明の第５の実施形態の構成を示すブロック図であり、この図に示す実施形態が図１０に示す第４の実施形態と異なる点は、図１０の遅延回路１１の前に入力端子１の音声データを−１倍する乗算器４３が設けられ、図１０のＤＡＣ１２に代えてＰＷＭ回路４４が設けられている点、ディザ（三角波やランダムノイズ）生成回路４５が新たに設けられている点、図１０の差動アンプ１４に代えてローパスフィルタ４１、１３およびディザ生成回路４５の各出力を加算する加算回路と、加算結果をパルス幅に変換するコンパレータとから構成される加算＆コンパレータ回路４６が設けられている点、および、図１０のＡＤＣ１５に代えて、加算＆コンパレータ回路４６の出力が”Ｈ”の時ＰＷＭ回路３のクロックパルスをカウントするカウンタ４７およびカウンタ４７の出力を−１倍する−１倍乗算器４８が設けられている点である。

図１２はディザ生成回路４５および加算＆コンパレータ回路４６の機能を説明するための波形図である。ＰＷＭ回路４４の出力は出力スイッチング回路４の出力の反転信号に相当する信号であるので、ローパスフィルタ４１および１３の出力を加算することでＰＷＭ回路４４の出力と出力スイッチング回路４の出力との誤差分が抽出される。しかし、この誤差分は図１２に符号Ｌ１によって示すように、ＤＣ成分もしくは反転しない電圧となる場合があり、加算＆コンパレータ回路４６内のコンパレータが動作しない場合がある。この場合、カウンタ４７が動作せず、カウンタ４７から誤差分を示すデータが出力されない。そこで、ディザ生成回路４５によって三角ディザなどの信号（符号Ｌ２）を加算＆コンパレータ回路４６に加えることで、コンパレータが動作するようになり、誤差分をＰＷＭ変換した信号（符号Ｌ３）が加算＆コンパレータ回路４６から出力される。三角波ディザをＰＷＭ周期と同期させておけば、この信号をカウンタ４７によってＰＷＭ周期でカウントすることにより、誤差分をＰＷＭに同期したディジタルデータとすることができる。

この実施形態の場合、図１０のＤＡＣ１２をＰＷＭ回路４４とし、図１０のＡＤＣ１５をやめカウンタ４７とすることでコストダウンが可能になる。基準側であるＰＷＭ回路４４の入力データを−1倍とし、カウンタ４７の出力も−1倍すれば、図１０の差動アンプ１４を加算＆コンパレータ回路４６に変えることができる。ディザ（三角波やランダムノイズ）をローパスフィルタ４１、１３の出力に加算し、加算結果をパルス幅に変換した後、カウンタ４７においてＰＷＭ周期でカウントすれば分解能を向上できるのでＡＤＣ１４は不要となる。また、ＰＷＭ回路４４の入力データを−１倍する代わりに、ＰＷＭ出力４４を反転してもよい。

また、上述した実施形態において、ローパスフィルタ１３、４１の時定数（カットオフ周波数）をＰＷＭ回路３のＰＷＭ周波数に近い値（１０倍から１０分の１程度）にした場合について図１３を参照して説明する。図１３において、符号Ｓ１、Ｓ２はそれぞれ出力スイッチング回路４およびＰＷＭ回路４４の出力、Ｚ１、Ｚ２はそれぞれローパスフィルタ４１、１３の出力、Ｈ１、Ｈ２はそれぞれ実線Ｚ１、Ｚ２の包絡線である。上記の場合、図１３に示すように、包絡線Ｈ１、Ｈ２はキャンセルされ、ＰＷＭ波形の残留分（実線Ｚ１、Ｚ２）どうしの比較が行われる。安定状態では誤差は無く、ローパスフィルタ４１、１３の各出力の加算結果としてＤｕｔｙ５０%の信号が得られる。電源が変動した場合や、オフセットが生じれば、ローパスフィルタ４１、１３の各出力の加算結果に誤差として表れる。

いま、安定状態におけるローパスフィルタ４１、１３の加算結果を図１４の実線Ｌ２ａで示す信号とすると、オフセットが生じた場合、同加算結果が同図に実線Ｌ２ｂによって示す信号となる。また、ゲインの変動などがあった場合は、ＰＷＭ信号が変化し、実線Ｌ２ｃで示すように、頂点の位置が変化する。この場合、実線Ｌ２ａの信号と実線Ｌ２ｃの信号を加算すると、実線Ｌ２ｄで示すように台形の信号となり、この信号をコンパレータによってパルス幅信号に変換すると実線Ｌ３ｂによって示す信号となる。誤差がない場合（符号Ｌ２ａ）のパルス幅信号が破線Ｌ３ａとなることから、誤差分が信号Ｌ３ａ、Ｌ３ｂのパルス幅の差として表れ、カウンタ４７によってＰＷＭクロックでカウントすれば、その誤差分を抽出することができる。これにより、実質的に分解能が向上し、その結果、ディザを加えなくても、出力ＰＷＭと同程度の分解能が得られるので、ノイズシェーパ（補正回路２）によってノイズ抑圧が可能となる。
また、上記第１〜第５の実施形態においては、ＡＤＣ１５の出力をＰＷＭ回路３の入力へフィードバックするフィードバック手段として、図１に示す補正回路２へ加算入力させる手段を用いている。しかし、この補正回路２と別のフィードバック特性を持たせたい場合は、図２４に示すように、補正回路２とは別のディジタルフィルタ２００をＡＤＣ１５の出力に接続し、ディジタルフィルタ２００の出力を補正回路２の加算器２ｇに加えればよい。このディジタルフィルタ２００はＩＩＲフィルタであり、１クロック遅延回路２０１〜２０３と、加算器２０４〜２０７と乗算器２０８〜２１２によって構成されている。
図２４から明らかなように、ＰＷＭ回路３と補正回路２は直結されており、遅延は０であるが、ＰＷＭ回路２からＡＤＣ１５の出力端までの間には、出力スイッチング回路４、ローパスフィルタ５、作動アンプ１４、ＡＤＣ１５が存在し、遅延が大きい。そのため、ＡＤＣ１５の出力端から補正回路２の入力端までの間において位相補正が必要となる。図２４の構成によれば、補正回路２と別個にディジタルフィルタ２００を設けているので、独立したフィードバック特性を自由に設計することが可能であり、より高性能かつ安定した特性を達成することができる。

次に、この発明の第６の実施形態について説明する。
図１５はこの発明の第６の実施形態の構成を示すブロック図である。この図において、符号５１はＰＣＭ音声データが入力される入力端子、５２はＰＣＭ音声データに一定の係数Ａを乗算する乗算器、５３は加算回路である。５４は加算回路５３から出力される音声データをクロックパルスＣＬＫに基づいてＰＷＭ信号に変換する回路であり、図１のＰＷＭ回路３と同様に構成されている。５５はシリーズ接続されたパワーＴｒ（トランジスタ）５５ａ、５５ｂから構成される出力スイッチング回路、５６は出力スイッチング回路５５の出力をアナログ音声信号に変換するローパスフィルタであり、コイルおよびコンデンサによるＬＣ回路によって構成されている。５７はローパスフィルタ５６の出力が加えられるスピーカ（負荷）である。

５８はレベルシフト回路であり、出力スイッチング回路５５の出力を抵抗分割などでレベルシフトし、ディジタルＬＳＩに入力できる信号電圧とする。一般的には、５Ｖ〜３．３Ｖ〜１．６Ｖ等の振幅とする。５９はカウンタ回路であり、レベルシフト回路５８の出力が”Ｈ（ハイ）”の時クロックパルスＣＬＫをアップカウントする。これにより、ＰＷＭの出力値が再現される。このカウント値には、ＰＷＭ回路５４の出力値に出力スイッチング回路５５等で変動した誤差ｅが加算された値となる。

図１６はカウンタ回路５９の構成例を示すブロック図である。図１６（ａ）のＤＩＦ５９ａはレベルシフト回路５８の立ち上がりエッジにおいてパルス信号を出力する。カウンタ５９ｂはその立ち上がりでリセットされ、レベルシフト回路５８の出力が”Ｈ”のときにクロックパルスＣＬＫをアップカウントする。そして、次の立ち上がりエッジでカウンタ５９ｂのカウンタ値がラッチ５９ｃに読み込まれ、ＰＷＭの幅が測定できる。

また、図１６（ｂ）は、ＰＷＭのフレーム先頭信号であるsyncを利用し、syncでカウンタ５９ｄがリセットされる。カウンタ５９ｄはレベルシフト回路５８の出力が”Ｈ”のときクロックパルスＣＬＫをアップカウントし、”Ｌ（ロー）”の時にダウンカウントする。次のsyncで、カウンタ５９ｄのカウント値がラッチ５９ｅに読み込まれ、出力される。この図のカウンタ回路では、ＰＷＭのsyncに同期するため、ＰＷＭの波形によらずsyncに合った出力データとなる。

図１５の符号６０は、ローパスフィルタ５６と同等のフィルタ特性を有するディジタルローパスフィルタ、６１はローパスフィルタ６０の出力に係数ｋを乗算する乗算器であり、この乗算器６１の出力が加算回路５３へ加えられる。
このような構成において、入力端子５１に入力されるデジタルＰＣＭ音声データは、ＰＷＭ回路５４においてＰＷＭ変調され、次いで、パワーＴｒ５５ａ、５５ｂによる出力スイッチング回路５５によって電圧増幅される。この信号がコイルとコンデンサーで構成されるローパスフィルタ５６を通してＰＷＭのキャリア成分が除去され、スピーカなどの負荷５７に出力される。これにより、大容量の出力を得ることができる。
ここで、パワーＴｒ５５ａ、５５ｂでは遅延が変動したり、Ｈｉ側Ｔｒ５５ａとＬｏｗ側Ｔｒ５５ｂが同時オンしないように、隙間を設けたりするなどしてＰＷＭ出力とは異なったタイミングの信号となり、これが負荷出力での歪要因となっている。

そこで、本実施形態では、パワーTr５５ａ、５５ｂの出力を抵抗分割などでレベルシフトし、これをクロックパルスＣＬＫによってカウントし、ＰＷＭの出力値を再現させる。ここの値は、ＰＷＭ入力値にパワーＴｒ等で変動した誤差(e)が加算された値となる。この信号を、ローパスフィルタ５６と同等の特性を持つデジタルローパスフィルタ６０を通すことで、負荷出力と同程度のデジタル信号が得られる。これにフィードバック係数ｋを乗じて入力信号に加算する。これを式にすると以下のようになる。
ｙ＝｛ｘ・（１−ｋ）｝／｛１−ｋ・ＬＰＦ（ｚ）｝
＋ｅ／｛１−ｋ・ＬＰＦ（ｚ）｝
ここで、乗算器５２の係数Ａは（1−ｋ）として、ｋをマイナスの値とする。ローパスフィルタは帯域内で０ｄＢなので、帯域内では出力ｙはｘと等しくなり、誤差ｅは（１−ｋ）だけ抑圧されたことになる。これにより、ＰＷＭによる量子化ノイズも同時に抑圧されることになる。

図１７は図１５の各部の波形を示す波形図である。同図（イ）に示すように、入力端子５１から音声データＤ０、Ｄ１、Ｄ２が逐次入力されると、ＰＷＭ回路５４においてＰＷＭ変換される（同図（ロ））。次いで、パワーＴｒ５５ａ、５５ｂにて電圧増幅され（同図（ニ））、ローパスフィルタ５６によりキヤリア成分が除去される（同図（ハ））。

パワーＴｒ５５ａ、５５ｂの出力は、ＰＷＭ出力より遅れて、かつ、デッドタイムや立ち上がり、立ち下がりの傾きの違いなどの誤差をもって出力される。これをレベルシフタ５８によってロジックの電圧にレベルシフトして、カウンタ５９に入力する。カウンタ５９はパワーＴｒ５５ａ、５５ｂの出力の立ち上がりから、立ち下がりまでをカウントしてパルス幅を測定する（同図（ホ））。なお、アップダウンカウンタによりパルス幅を測定しても良い。パルス幅を測定し、測定結果をローパスフィルタ６０に通すと、ローパスフィルタ５６の出力と同じようなデジタル信号が得られる（同図（ヘ））。これにフィードバックゲインｋを設定し、入力側に戻すことで歪やノイズを除去することができる。

図１８はこの発明の第７の実施形態の構成を示すブロック図であり、この図において、図１５の実施形態の各部と同一の部分には同一の符号を付し、その説明を省略する。この図に示す実施形態が図１５のものと異なる点は、図１５の乗算器５２が削除されている点および補正回路６３が設けられている点である。補正回路６３はΔΣ補正を行う回路であり、ＰＷＭ回路５４の量子化ノイズを補正するものである。この補正回路６３は、量子化ノイズを積分系回路によって入力側へフィードバックし入力ＰＣＭ音声データに加算することによって除去するもので、図に示されるように、量子化ノイズが加えられるシリーズ接続された１クロック遅延回路６３ａ〜６３ｃと、各遅延回路６３ａ〜６３ｃの出力に定数を乗算する乗算器６３ｄ〜６３ｆと、各乗算器６３ｄ〜６３ｆの出力を入力ＰＣＭ音声データに順次加算する加算器６３ｇ〜６３ｉから構成される３次ＩＩＲフィルタである。

図１５の実施形態ではディジタルローパスフィルタ６０が2次以上であることが多く、ループゲインｋを上げるのは困難である場合が多い。したがって十分な抑圧量を稼ぐことができない。そこで、支配的なエラーである量子化ノイズをΔΣで構成されるノイズシェーパー（補正回路６３）にて抑圧する。このようにすると、カウンタ５９とディジタルローパスフィルタ６０で測定される値はパワーＴｒ５５ａ、５５ｂ関連のノイズとなり、絶対量も少なくなり、ループゲインが少なくても良い利点が得られる。

図１９はこの発明の第８の実施形態の構成を示すブロック図であり、この図において、図１８の実施形態の各部と同一の部分には同一の符号を付し、その説明を省略する。この図に示す実施形態が図１８のものと異なる点は、乗算器６１の出力と入力端子５１の音声データとの誤差分を求める演算回路６５と、この演算回路６５の出力に一定の係数を乗算する乗算器６６と、ＰＷＭ回路５４から出力される量子化ノイズと乗算器６６の出力とを加算し、加算結果を補正回路６３の遅延回路６３ｃへ加える加算回路６７とが設けられている点である。

この実施形態による回路は、入力端子５１のディジタルＰＣＭ音声データとディジタルローパスフィルタ６０で再現される信号との誤差成分を取り、ノイズシェーパー（補正回路６３）に加算することで、誤差を抑圧することができる。この場合、３次以上の高次のフィルター設計が容易となり、より抑圧ゲインを高くすることができ、歪ノイズの少ないシステムを構成することができる。

ところで、上述した図１９に示す実施形態は、ローパスフィルタ６０の構成が困難であったり、カウンタ測定であるためＰＷＭサイクル遅れて出力されることや、処理量が多くなるため遅延などが存在する。このため、効果的なノイズシェーパーを構成するのが難しいという問題がある。
図２０はこの問題を解決したこの発明の第９の実施形態の構成を示すブロック図であり、この図において、図１９の実施形態の各部と同一の部分には同一の符号を付し、その説明を省略する。この図に示す実施形態が図１９のものと異なる点は、図１９におけるローパスフィルタ６０および乗算器６１に代えて、メモリ７１と、このメモリ７１のアドレスをＰＷＭ回路５４の入力データに基づいて生成するアドレス生成回路７２と、メモリ７１の出力データに一定の係数を乗算する乗算器７３と、乗算器７３の出力とカウンタ回路５９の出力とを加算し、加算結果をメモリ７１のデータ入力端へ加える加算回路７４とを設けた点である。

この実施形態は、パルス幅をカウントした値（カウンタ回路５９の出力）を、ＰＷＭ回路５４の入力データに対応するメモリアドレスに格納し、補正テーブルとして用いる。このメモリ７１の出力データと入力端子５１のＰＣＭ音声データとの比較を演算回路６５によって行い、比較結果をノイズシェーバー（補正回路６３）へ送ることで、カウンタ回路５９によるＰＷＭサイクル遅延を無視したループが構成できるので、効果的なノイズ除去を行うことができる。ただし、カウンタ回路５９の出力はパワー段のパルスであるので、ノイズが乗りやすく安定していない。そこで、メモリ７１に書き込む場合には、前のデータとの平均値をとるか、または、図２０のように前のデータとのローパスフィルタを構成することで、ノイズを除去することができる。乗算器７３はそのために設けられている。また、メモリ７１から出力する場合にも、所望のアドレスの前後のアドレスを用いて出力値の平均値を取ればさらに効果的である。

図２１は上述した実施形態の動作を説明するためのタイミング図である。この図において、カウンタ回路５９による測定までの動作（図２１（イ）〜（ホ））は図１７において説明した動作（図１７（イ）〜（ホ））と同様である。このカウンタ回路５９の出力を、アドレス生成回路７２の出力に基づいて、すなわち、ＰＷＭ回路５４の入力データに対応するアドレスデータに基づいてメモリ７１に書き込む。このとき、メモリ７１の前のデータと現在のデータを用いて、ローパスフィルタを得るためと、フィードバックデータを得るため、前後のメモリアドレスを読む都合上、前半にアドレスを−１、＋１、＋０して対応するデータを読み込む。ここでは、データＤ0のＰＷＭ信号が出力され、カウンタ回路５９でＥ0が得られたとする（図２１（ヘ））。

ＰＷＭ周期の前半でメモリ７１の前後ノイズを除去するために、入力端子５１の入力データ（ＰＣＭ楽音データ）を用いてアドレスＤ2−1〜アドレスＤ2＋１を発生させる（図２１（ト））。対応するデータがＦ2−／Ｆ2／Ｆ２＋が出力されるので（図２１（リ））、平均値などを取りノイズを除去し、データＦＢ2（図２１（ル））として、入力データＤ2に加算し、データＤ2’（図２１（ロ））としてＰＷＭ回路５４に入力する。ＰＷＭサイクル遅れてカウンタ回路５９でパルス幅が測定されＥ0（図２１（ヘ））が得られると、アドレスＤ0’に従い、まずは読み込み、前回のデータＦ0を読み出す。これと、今回読み出されたデータＥ0とを演算し、データＦ0new（図２１（ヌ））としてメモリ７１に書き込む。

図２２はこの発明の第１０の実施形態の構成を示すブロック図である。この図において、符号８１はメモリ・ノイズ除去回路であり、図２０におけるメモリ７１、乗算器７３、加算器７４と同一の回路である。そして、このメモリ・ノイズ除去回路８１の出力が乗算器８２によってゲイン調整され、補正回路６３の加算器６３ｇに加えられる。また、図２０の回路における加算器６５、乗算器６６、加算器６７は設けられていない。他の構成は図２０の回路と同様である。この実施形態は、メモリ出力を入力端子側へフィードバックしてノイズ除去を行うもので、図２０の回路と同様にノイズ除去を行うことができる。
なお、上記実施形態において、メモリ・ノイズ除去回路８１を、図２０のようなローパスフィルタ構成ではなく、平均値回路構成としてもよい。

上述した第９、第１０の実施形態によれば、パワー出力をレベルシフト回路５８によって抵抗分圧して得られる信号を時間方向の平均化や、前後のレベルから平均化し、あるいは、ローパスフィルタ処理を行う。これにより、周辺ノイズや量子化の影響を除去し、精度のよいフィードバックを行うことができる。
また、上記第９、第１０の実施形態において、メモリへ送るデータをカウンタ回路５９出力の代わりに、入力端子５１のデジタル入力との誤差信号を演算して記憶させてもよい。この場合、メモリ出力をそのまま、ノイズシェーパー（補正回路６３）に入力することができる。

また、上記第６〜第８の実施形態において、必要に応じてローパスフィルタ６０にループの位相補償を加えてもよい。また、カウンタ回路５９の出力を低周波のカットオフ周波数に設定したローパスフィルタを通してＤＣ成分を検出し、ＰＷＭ回路５４の出力を切るか、出力スイッチング回路５５の出力を切るようにして、負荷５７を保護するようにしてもよい。また、カウンタ回路５９とローパスフィルタ６０で構成しているが、レベル出力を直接ローパスフィルタ６０に入力してもよい。

図２３はこの発明の第１１の実施形態の構成を示すブロック図であり、この実施形態は、図２２の実施形態に図１０に示す実施形態におけるノイズ除去の構成（符号１１〜１５）を加えたものである。この場合、符号１５のＡＤＣを補正回路６３へ加えるため加算回路８５を遅延回路６３ｂ、６３ｃの間に設けている。
なお、この発明は音声データに限らず、他の種のデータ、例えば、入力データが楽音データ等の場合も適用できることは勿論である。

この発明は、主としてディジタル処理によるＡＶアンプに用いられる。

この発明の第１の実施形態によるＤ級増幅器の構成を示すブロック図である。同Ｄ級増幅器の各部の波形を示す波形図である。この発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図である。出力信号に現れるダンピング成分を説明するための図である。図３に示すＤ級増幅器の動作を説明するための図である。図３に示すダンピング補正フィルタの計数を求める係数測定回路２１の構成を示すブロック図である。図６に示す係数測定回路２１の動作を説明するための波形図である。この発明の第３の実施形態によるＤ級増幅器の構成を示すブロック図である。図８に示すＤ級増幅器の動作を説明するための図である。この発明の第４の実施形態によるＤ級増幅器の構成を示すブロック図である。この発明の第５の実施形態によるＤ級増幅器の構成を示すブロック図である。図１１におけるディザ生成回路４５および加算＆コンパレータ回路４６の機能を説明するための波形図である。図１１に示す実施形態の動作を説明するための波形図である。図１１に示す実施形態の動作を説明するための波形図である。この発明の第６の実施形態によるＤ級増幅器の構成を示すブロック図である。図１５に示す実施形態におけるカウンタ回路５９の構成例を示すブロック図である。図１５に示す実施形態の動作を説明するための波形図である。この発明の第７の実施形態によるＤ級増幅器の構成を示すブロック図である。この発明の第８の実施形態によるＤ級増幅器の構成を示すブロック図である。この発明の第９の実施形態によるＤ級増幅器の構成を示すブロック図である。図２０に示す実施形態の動作を説明するための波形図である。この発明の第１０の実施形態によるＤ級増幅器の構成を示すブロック図である。この発明の第１１の実施形態によるＤ級増幅器の構成を示すブロック図である。この発明の第１〜第５の実施形態の変形例を示すブロック図である。

符号の説明

１…入力端子、２…補正回路、３…ＰＷＭ回路、４…出力スイッチング回路、５…ローパスフィルタ、６…負荷、１１…遅延回路、１２…ＤＡＣ、１３…アンチェイリアシングフィルタ、１４…差動アンプ、１５…ＡＤＣ、１８…ダンピング補正フィルタ、２１…係数測定回路、２２…テスト信号発生器、２３…エンベロープ測定回路、２４…レベル測定回路、３１…アナログ入力端子、３２〜３４…スイッチ、４１…ローパスフィルタ、４３、４８…乗算器、４４…ＰＷＭ回路、４５…ディザ生成回路、４６…加算＆コンパレータ回路、４７…カウンタ、５１…入力端子、５２…乗算器、５３…加算回路、５４…ＰＷＭ回路、５５…出力スイッチング回路、５６…ローパスフィルタ、５７…負荷、５８…レベルシフト回路、５９…カウンタ回路、６０…ローパスフィルタ、６１…乗算器、６３…補正回路、６５…演算回路、６６…乗算器、６７…加算回路、７１…メモリ、７３…乗算器、７４…加算器、８１…メモリ・ノイズ除去回路、８２…乗算器、２００…ディジタルフィルタ、２０１〜２０３…遅延回路、２０４〜２０７…加算器、２０８〜２１２…乗算器。

Claims

入力データを第１のＰＷＭ回路においてＰＷＭ信号に変換し、該ＰＷＭ信号をパワー増幅回路によって増幅し、ローパスフィルタを介して負荷へ出力するＤ級増幅器において、
前記入力データをＰＷＭ信号に変換する第２のＰＷＭ回路と、
前記第２のＰＷＭ回路の出力が加えられる第１のフィルタ手段と、
前記パワー増幅回路の出力が加えられる第２のフィルタ手段と、
前記第１、第２のフィルタ手段の出力の差分を検出する差分検出手段と、
前記差分検出手段の出力をディジタルデータに変換する変換手段と、
前記変換手段の出力を前記第１のＰＷＭ回路の入力へフィードバックするフィードバック手段と、
を具備することを特徴とするＤ級増幅器。
前記変換手段は、
ディザ信号を生成するディザ生成回路と、
前記ディザ信号を前記差分検出手段の出力に加算する加算手段と、
前記加算手段の出力をパルス幅に変換するパルス幅変換手段と、
前記パルス幅変換手段の出力のパルス幅をディジタルデータに変換するカウンタと、
から構成されることを特徴とする請求項１に記載のＤ級増幅器。
前記変換手段は、
前記ディザ信号を前記第１のＰＷＭ回路の周期と同期させ、前記第２のＰＷＭ回路の出力と前記パワー増幅回路の出力との誤差信号を前記カウンタにより前記第１のＰＷＭ回路の周期でカウントすること
を特徴とする請求項２に記載のＤ級増幅器。