JP4816508B2

JP4816508B2 - Δς型ａｄ変換器およびｄ級アンプ並びにｄｃ−ｄｃ変換器

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Publication number: JP4816508B2
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Description

この発明はΔΣ型ＡＤ変換器に関し、ΔΣ変調のサンプリング周波数を比較的低く抑えた状態で高ダイナミックレンジが得られるようにしたものである。またこの発明はこのΔΣ型ＡＤ変換器の構成を利用したＤ級アンプ並びにＤＣ−ＤＣ変換器を提供するものである。

従来のΔΣ型ＡＤ変換器を図２に示す。減算器１０はアナログ入力信号と帰還信号を減算する。積分器１４は減算器１０の出力信号を積分する。量子化器１６は積分器１４の出力信号を所定の閾値で比較して２値化する。この量子化器１６の出力信号はΔΣ変調のサンプリング周期単位で“１”または“０”となる１ビットディジタル信号であり、この１ビットディジタル信号がＡＤ変換出力となる。また、この１ビットディジタル信号は１サンプル遅延回路１２で１サンプル遅延されて前記帰還信号として減算器１０に帰還される。なお、従来のΔΣ型ＡＤ変換器としては、例えば下記特許文献１，２に記載されたものがある。
特開２０００−１７４６２７号公報特許第２８５６１１７号公報

ΔΣ型ＡＤ変換器のダイナミックレンジはサンプリング周波数によって変化し、従来はサンプリング周波数を高くすることにより必要なダイナミックレンジを確保していた。しかしサンプリング周波数を高くすると、積分器に用いるオペアンプに広帯域で高速応答が可能なものが必要となり、コスト高となる問題があった。

この発明は上述した問題点を解決して、ΔΣ変調のサンプリング周波数を比較的低く抑えた状態で高ダイナミックレンジが得られるようにしたΔΣ型ＡＤ変換器を提供しようとするものである。またこの発明はこのΔΣ型ＡＤ変換器の構成を利用したＤ級アンプ並びにＤＣ−ＤＣ変換器を提供するものである。

この発明のΔΣ型ＡＤ変換器は、アナログ入力信号と帰還信号を入力しこれら両入力の差信号を出力する減算器と、この減算器の出力信号を積分する積分器と、この積分器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記減算器に帰還するＰＷＭ回路とを具備し、前記カウンタは前記ＰＷＭ回路と同期してＰＷＭフレーム周期ごとに前記パルス幅の計測を行い、前記ＰＷＭ回路は該パルス幅の計測値に応じてデューティを設定したパルス信号を次のＰＷＭフレームで前記減算器に帰還し、前記カウンタの出力カウント値を、変換されたディジタル出力値として取り出すものである。

前出の図２に示した従来回路の量子化器１６の出力信号は、前述のようにΔΣ変調のサンプリング周期単位で“１”または“０”となる信号（１ビットディジタル信号）である。したがって、１サンプル遅延回路１２を介して減算器１０に帰還される信号もΔΣ変調のサンプリング周期単位で“１”または“０”となる。このため、この従来回路によるＡＤ変換出力のダイナミックレンジはサンプリング周波数によって一義的に決まり、ダイナミックレンジを高くするにはサンプリング周波数を高くしなければならなかった。これに対し、この発明のΔΣ型ＡＤ変換器によれば、比較器の出力信号のパルス幅は、積分器の出力レベルに応じてΔΣ変調のサンプリング周期ごとに様々なパルス幅をとることができる。したがって、比較器の出力信号のパルス幅に応じたカウンタの出力カウント値もΔΣ変調のサンプリング周期ごとに様々な値をとることができ、さらにはカウンタの出力カウント値に応じたＰＷＭ回路の出力信号もΔΣ変調のサンプリング周期ごとに様々なデューティをとることができる。その結果、このＰＷＭ回路の出力信号のデューティによる分解能がＡＤ変換出力のダイナミックレンジに寄与し、該ダイナミックレンジを向上させることができる。したがって、ΔΣ変調のサンプリング周波数を比較的低く抑えた状態で高ダイナミックレンジを得ることができる。

この発明のＤ級アンプはこの発明によるΔΣ型ＡＤ変換器の構成を利用したもので、ディジタル音声入力データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路（Ｄ級出力段スイッチング回路）と、このスイッチング回路の出力信号を平滑化してスピーカ（イヤスピーカ、ラウドスピーカ等）に供給するローパスフィルタと、このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、前記ＡＤ変換器が、前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、この第２の減算器の出力信号を積分する積分器と、この積分器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記第２の減算器に帰還する第２のＰＷＭ回路とを具備し、前記カウンタの出力カウント値をデシメーションフィルタを介してまたは介さないで前記ディジタル帰還データとして前記第１の減算器に帰還するものである。このＤ級アンプによれば、第２のＰＷＭ回路の分解能によりＡＤ変換器は高ダイナミックレンジが得られるので、Ｄ級アンプ出力の歪みを効率よく低減することができる。なお、前記第１、第２のＰＷＭ回路のＰＷＭフレームは相互に同期させることができる。

この発明のＤ級アンプは、ディジタル音声入力データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、このスイッチング回路の出力信号を平滑化してスピーカに供給するローパスフィルタと、このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、前記ＡＤ変換器が、前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、この第２の減算器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力する第２のＰＷＭ回路と、この第２のＰＷＭ回路の出力信号を積分し、該積分信号を前記帰還信号として前記第２の減算器に帰還する積分器とを具備し、前記カウンタの出力カウント値をデシメーションフィルタを介さないで前記ディジタル帰還データとして前記第１の減算器に帰還し、前記第１のＰＷＭ回路の出力信号と前記第２のＰＷＭ回路の出力信号が相互に同期し、かつ、前記ローパスフィルタと前記積分器の積分定数が相互に等しく設定されているものとして構成することができる。この場合、定常状態でローパスフィルタと積分器の出力が同じ信号となって回路がうまく動作しない場合は、例えば前記第２のＰＷＭ回路が前記カウンタの出力カウント値を−１倍した値に応じたデューティを有する所定周期のパルス信号を出力し、前記積分器が該第２のＰＷＭ回路の出力信号を積分し、該積分信号を極性反転した信号を前記帰還信号として前記第２の減算器に帰還することによりこの問題を解消することができる。

この発明のＤＣ−ＤＣ変換器はこの発明によるΔΣ型ＡＤ変換器の構成を利用したもので、ディジタル目標値データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、このスイッチング回路の出力信号を平滑化して負荷に供給するローパスフィルタと、このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、前記ＡＤ変換器が、前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、この第２の減算器の出力信号を積分する積分器と、この積分器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記第２の減算器に帰還する第２のＰＷＭ回路とを具備し、前記カウンタの出力カウント値をデシメーションフィルタを介してまたは介さないで前記ディジタル帰還データとして前記第１の減算器に帰還するものである。このＤＣ−ＤＣ変換器によれば、第２のＰＷＭ回路の分解能によりＡＤ変換器は高ダイナミックレンジが得られるので、ＤＣ−ＤＣ変換出力を高精度に制御することができる。前記第１、第２のＰＷＭ回路のＰＷＭフレームを相互に同期させることもできる。

この発明のＤＣ−ＤＣ変換器は、ディジタル目標値データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、このスイッチング回路の出力信号を平滑化して負荷に供給するローパスフィルタと、このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、前記ＡＤ変換器が、前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、この第２の減算器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力する第２のＰＷＭ回路と、この第２のＰＷＭ回路の出力信号を積分し、該積分信号を前記帰還信号として前記第２の減算器に帰還する積分器とを具備し、前記カウンタの出力カウント値をデシメーションフィルタを介さないで前記ディジタル帰還データとして前記第１の減算器に帰還し、前記第１のＰＷＭ回路の出力信号と前記第２のＰＷＭ回路の出力信号が相互に同期し、かつ、前記ローパスフィルタと前記積分器の積分定数が相互に等しく設定されているものとして構成することができる。この場合、定常状態でローパスフィルタと積分器の出力が同じ信号となって回路がうまく動作しない場合は、前記Ｄ級アンプの場合と同様に、例えば前記第２のＰＷＭ回路が前記カウンタの出力カウント値を−１倍した値に応じたデューティを有する所定周期のパルス信号を出力し、前記積分器が該第２のＰＷＭ回路の出力信号を積分し、該積分信号を極性反転した信号を前記帰還信号として前記第２の減算器に帰還することによりこの問題を解消することができる。

この発明の別のＤＣ−ＤＣ変換器はこの発明によるΔΣ型ＡＤ変換器のループ中に降圧チョッパ回路または昇圧チョッパ回路を配置したもので、アナログ目標値信号と帰還信号を入力しこれら両入力の差信号を出力する減算器と、この減算器の出力信号を所定の閾値で２値化する比較器と、この比較器の出力信号の各パルス幅を計測するカウンタと、このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力するＰＷＭ回路と、このＰＷＭ回路の出力信号でスイッチングされるスイッチング素子、インダクタ、キャパシタ、ダイオードを組み合わせて構成される降圧チョッパ回路または昇圧チョッパ回路とを具備し、前記降圧チョッパ回路または昇圧チョッパ回路の出力電圧を前記前記帰還信号として前記減算器に帰還し、かつ、該降圧チョッパ回路または昇圧チョッパ回路の出力電圧を負荷に供給するものである。このＤＣ−ＤＣ変換器によれば、ＰＷＭ回路の分解能によりＡＤ変換器は高ダイナミックレンジが得られるので、ＤＣ−ＤＣ変換出力を高精度に制御することができる。

《実施の形態１：ΔΣ型ＡＤ変換器の実施の形態》
この発明のΔΣ型ＡＤ変換器の実施の形態を図１に示す。減算器１８（差動アンプ）はアナログ入力信号と帰還信号を減算し両信号の差信号を出力する。積分器２０はオペアンプを使用して構成され、減算器１８の出力信号をアナログ積分する。比較器２２は積分器２０の出力信号を所定の閾値で比較して２値化する。カウンタ２４は所定周波数のクロック信号をカウントして比較器２２の出力信号の各パルス幅を計測する。カウンタ２４の出力データは位相補償およびゲイン調整用のループフィルタ２６を介してデシメーションフィルタ（間引きフィルタ）２８で所定のサンプリングレートに間引きされる。このデシメーションフィルタ２８の出力データがＡＤ変換出力となる。ＰＷＭ回路３０はループフィルタ２６の出力値に応じたデューティを有する所定のＰＷＭフレーム周期（＝ΔΣ変調のサンプリング周期）のパルス信号（ＰＷＭ信号）を出力し、このＰＷＭ信号を前記帰還信号として減算器１８に帰還入力する。

カウンタ２４を駆動する前記クロック信号の周期はΔΣ変調のサンプリング周期に比べて十分に短いものである。例えばΔΣ変調のサンプリング周波数を２００ｋＨｚ、カウンタ２４のクロック周波数を２００ＭＨｚに設定した場合には、ΔΣ変調のサンプリング周期を１０００分割した分解能で比較器２２の出力信号のパルス幅を計測することができ、その結果ＰＷＭ信号の分解能もΔΣ変調のサンプリング周期を１０００分割した分解能となる。

図３は図１のΔΣ型ＡＤ変換器の動作波形を示す。（ａ）はＰＷＭ回路３０の出力波形を示す（アナログ入力信号を併せて示す）。アナログ入力のレベルはこのＰＷＭ信号の“１”レベルと“０”レベルの範囲内で変動する。ＰＷＭ信号の周期（ＰＷＭフレーム周期）でΔΣ変調のサンプリング周期が規定される。（ｂ）は減算器１８の出力波形を示し、（ａ）のＰＷＭ信号とアナログ入力の差信号が減算器１８の出力信号となる。（ｃ）は積分器２０の出力波形を示し（比較器２２の閾値を併せて示す）、（ｂ）の減算出力に応じて積分値が上昇または下降する。（ｄ）は比較器２２の出力波形を示し、（ｃ）の積分出力が比較器２２の閾値（例えば０Ｖ）よりも高い区間で“１”、該閾値以下の区間で“０”となるパルス信号である。（ｅ）はカウンタ２４のカウント値の変化を示し、比較器２２の出力パルスが“１”に立ち上がるごとに前記クロック信号によりカウント値が０から順次カウントアップされ、該パルスが“０”に立ち下がるとカウントが停止される。したがって、各ＰＷＭフレーム周期ごとのカウント最終値が該ＰＷＭフレーム周期における比較器２２の出力パルスのパルス幅計測値となる。このようにして、カウンタ２４はＰＷＭ回路３０と同期してＰＷＭフレーム周期（＝ΔΣ変調のサンプリング周期）ごとに比較器２２の出力パルスのパルス幅を計測する。

（ｆ）はカウンタ２４の出力を示し、ΔΣ変調のサンプリング周期ごとのカウンタ２４の最終値（（ｅ）に（１）で示す）が次のサンプリング周期で出力される（（ｆ）の（２））。（ｇ）はループフィルタ２６の出力を示し、カウンタ出力（（ｆ）の（２））をローパスフィルタに通した値（（ｇ）の（３））が出力される。このループフィルタ２６の出力値（（ｇ）の（３））に応じてこのサンプリング周期におけるＰＷＭ回路３０の出力ＰＷＭ信号のデューティが設定される（（ａ）の（４））。すなわち、或るＰＷＭフレームで計測された比較器２２の出力パルスのパルス幅に応じて次のＰＷＭフレームのＰＷＭ信号のデューティが設定され、このＰＷＭ信号が同ＰＷＭフレームで減算器１８に帰還される。このΔΣ型ＡＤ変換器は例えばアナログ入力が０Ｖのときに（ａ）のＰＷＭ信号および（ｄ）の比較器出力がデューティ５０％となるように設定される。

図３によれば、（ａ）のアナログ入力が高くなると、（ｂ）の減算器出力が正方向にシフトし、（ｃ）の積分器出力が正方向にシフトする。このため、（ｄ）の比較器出力のパルス幅が広がり、（ｅ）のカウント最終値が高くなる。そして、この高くなったカウント最終値が、次のＰＷＭフレーム周期で（ａ）のＰＷＭ信号に反映されて、該ＰＷＭ信号のデューティが大きくなる。その結果、（ｂ）の減算器出力の正極性の時間幅が狭くなり、（ｃ）の積分器出力が負方向に少し戻される。このようにして、カウンタ２４とＰＷＭ回路３０間でΔΣ変調の１サンプル分の遅延が行われて、（ｃ）の積分器出力の変動を抑制するように負帰還がかかり、カウンタ２４のカウント最終値はアナログ入力のレベルに応じた値に落ち着く。これにより、カウンタ２４からはアナログ入力をＡＤ変換したディジタル出力が得られる。

以上の動作によれば、減算器１８に帰還されるＰＷＭ信号はΔΣ変調のサンプリング周期を細分化した分解能を有するので、その分ダイナミックレンジが向上する。例えばカウンタ２４がΔΣ変調の１サンプリング周期で２５６カウントし、ＰＷＭ信号がΔΣ変調の１サンプリング周期を２５６分割した分解能（８ビット分の分解能）を有するものとすれば、ＰＷＭ信号の分解能によりダイナミックレンジが４８dB（８ビット×６dB）向上する。したがって、ＡＤ変換器全体で１００dBのダイナミックレンジが要求される場合には、ΔΣ変調によるダイナミックレンジは５２dB得られればよくなり、ΔΣ型ＡＤ変換器のサンプリング周波数を低く抑えることができる。また、ＰＷＭ信号の分解能によりディジタル出力のジッタが低減される効果も得られる。

図１のＡＤ変換器の具体例を図４に示す。これは３次ΔΣ変調ＡＤ変換器として構成したものである。減算器３２，３４，３６、積分器３８，４０，４２、係数器４４，４６，４８で構成される回路５０は、図１の減算器１８、積分器２０、ループフィルタ２６を合わせたものである。図１と同様にカウンタ２４とＰＷＭ回路３０との間で１サンプル遅延が行われる。係数器４４，４６，４８の係数値でループフィルタ２６の特性が調整される。

図１のＡＤ変換器の他の具体例を図５に示す。これはループフィルタ２６をＤＳＰ等で構成される３次のＦＩＲフィルタで構成したものである。ＦＩＲフィルタでは次数が高くなる場合はＩＩＲフィルタで構成することもできる。

《実施の形態２：Ｄ級アンプの実施の形態》
この発明のＤ級アンプの実施の形態を図６に示す。点線で囲んだ回路５２はこの発明によるΔΣ型ＡＤ変換器を構成する。ＡＤ変換器５２において図１と共通する部分には同一の符号を用いる。ディジタル音声入力データは減算器５４でＡＤ変換器５２から出力されるディジタル帰還データと減算される。減算器５４から出力される差データはこのＤ級アンプのループ全体の位相補償およびゲイン調整用のループフィルタ５６を介してＰＷＭ回路５８に入力される。ＰＷＭ回路５８は入力される差データに応じたデューティを有する所定周期のＰＷＭ信号を出力する。スイッチング回路（Ｄ級出力段）６０のスイッチング素子はこのＰＷＭ信号でオン、オフ駆動される。スイッチング回路６０の出力信号はＬＣローパスフィルタ６２で平滑化されてアナログ音声信号となり、スピーカ６４に供給されて発音される。ＡＤ変換器５２はＬＣローパスフィルタ６２の出力信号をＡＤ変換して前記減算器５４に負帰還する。この負帰還によりスイッチング回路６０等で発生する歪みが低減される。

ＡＤ変換器５２は図１のΔΣ型ＡＤ変換器と同様に構成されている。すなわち、減算器１８はＬＣローパスフィルタ６２の出力信号とＰＷＭ回路３０からの帰還信号を減算し両信号の差信号を出力する。ＰＷＭ回路３０のＰＷＭフレーム周期はＰＷＭ回路５８のＰＷＭフレーム周期よりも短く設定されている。なお、ＬＣローパスフィルタ６２から出力されるアナログ音声信号は０Ｖを中心に正負に振れる信号なので、ＰＷＭ回路３０から出力されるＰＷＭ信号も０Ｖを中心に正（“１”レベルに相当）、負（“０”レベルに相当）に振れる信号とする。ＬＣローパスフィルタ６２から出力されるアナログ音声信号はこのＰＷＭ信号の“１”レベルと“０”レベルの範囲内で変動する。なお、ＬＣローパスフィルタ６２の出力信号レベルの変動範囲がＰＷＭ回路３０から出力されるＰＷＭ信号のレベル範囲を超える場合は、ＡＤ変換器５２の入力側でＬＣローパスフィルタ６２の出力信号レベルを減衰させて減算器１８に入力する。

積分器２０は減算器１８の出力信号を積分する。比較器２２は積分器２０の出力信号を所定の閾値で比較して２値化する。カウンタ２４は所定周波数のクロック信号をカウントして比較器２２の出力信号の各パルス幅を計測する。カウンタ２４の出力データはこのＡＤ変換器５２内のループの位相補償およびゲイン調整用のループフィルタ２６を介してデシメーションフィルタ２８でディジタル音声入力データのサンプリングレートに間引きされる。このデシメーションフィルタ２８の出力データが前記減算器５４に帰還される。Ｄ級アンプのＰＷＭ回路５８のキャリア成分と折り返しノイズがＬＣローパスフィルタ６２で十分カットされていれば、このＡＤ変換器５２は図１のＡＤ変換器と同様に動作する。このＡＤ変換器５２によれば、前述のようにＰＷＭ回路３０の分解能によりダイナミックレンジが向上しているので、ΔΣ変調のサンプリング周波数が比較的低くても高ダイナミックレンジが得られ、Ｄ級アンプ出力の歪みを効率よく低減することができる。また、ＰＷＭ信号の分解能によりディジタル出力のジッタが低減される効果も得られる。なお、２つのＰＷＭ回路３０，５８のＰＷＭフレーム周期が同期していればデシメーションフィルタ２８を省くことができる。

図６のＤ級アンプの変形例を図７に示す。これは図６のＤ級アンプにおいて、２つのＰＷＭ回路３０，５８のＰＷＭフレーム周期を同期させ、かつ積分器２０を減算器１８の入力側に配置したものである。図６と共通する部分には同一の符号を用いる。ＡＤ変換器５２’のＰＷＭ回路３０とＤ級アンプのＰＷＭ回路５８はＰＷＭフレーム周期が同期している。積分器２０とＬＣローパスフィルタ６２の積分定数は等しく設定されている。２つのＰＷＭ回路３０，５８のＰＷＭフレーム周期は同期しているので図６のデシメーションフィルタ２８は省かれている。

なお、図７の回路構成では定常状態で図８に示すようにＬＣローパスフィルタ６２と積分器２０の出力が全く同じ信号となり、減算器１８の出力が０となり、比較器２２からパルス信号が出力されなくなって、カウンタ２４がカウントできなくなり、回路がうまく動作しない場合が生じる可能性がある。

この問題を改善した構成例を図９に示す。図７と共通する部分には同一の符号を用いる。これはＡＤ変換器５２”において、ループフィルタ２６の出力を係数器６６で−１倍してＰＷＭ回路３０に入力し、かつ積分器２０の出力を極性反転回路６８で正負極性を反転して減算器１８に帰還するようにしたものである。この回路構成によれば定常状態で図１０に示すようにＬＣローパスフィルタ６２と積分器２０の出力が異なった信号となり、減算器１８からＰＷＭキャリア成分が出力されて、カウンタ２４がカウントできるようになる。

《実施の形態３：ＤＣ−ＤＣ変換器の実施の形態》
この発明のＤＣ−ＤＣ変換器の実施の形態を図１１に示す。このＤＣ−ＤＣ変換器は、前出の図６のＤ級アンプの構成において、ディジタル音声入力データに代えてディジタル目標値データ（ＤＣ出力電圧の目標値）を入力し、スピーカ６４に代えて任意の負荷７０を接続したものである。図６と共通する部分には同一の符号を用いる。この回路の動作は図６と同じである。負荷７０が変動してＬＣローパスフィルタ６２の出力電圧が変動すると、ＡＤ変換器５２による負帰還ループによりこの変動が抑制される。特にＡＤ変換器５２はＰＷＭ回路３０の分解能によりダイナミックレンジが向上しているので、ΔΣ変調のサンプリング周波数が比較的低くても高ダイナミックレンジが得られ、出力電圧を高精度に目標値に制御することができる。なお、２つのＰＷＭ回路３０，５８のＰＷＭフレーム周期が同期していればデシメーションフィルタ２８を省くことができる。

同様に、図７あるいは図９のＤ級アンプの構成において、ディジタル音声入力データに代えてディジタル目標値データを入力し、スピーカ６４に代えて任意の負荷を接続してＤＣ−ＤＣアンプを構成することができる。

ＤＣ−ＤＣ変換器の他の実施の形態を図１２に示す。これはこの発明によるＡＤ変換器の帰還ループ中に降圧チョッパ回路７２を配置したものである。前記各実施の形態と共通する部分には同一の符号を用いる。出力直流電圧の目標値はアナログ信号で与えられる。降圧チョッパ回路７２中のインダクタ７６とキャパシタ７８の組み合わせがＬＣローパスフィルタとして積分器の機能を果たすので、前記実施の形態の積分器２０は省かれている。減算器１８はアナログ目標値信号と降圧チョッパ回路７２の出力電圧を減算し両信号の差信号を出力する。比較器２２は減算器１８の出力信号を所定の閾値で比較して２値化する。カウンタ２４は所定周波数のクロック信号をカウントして比較器２２の出力信号の各パルス幅を計測する。カウンタ２４の出力データは位相補償およびゲイン調整用のループフィルタ２６を介してＰＷＭ回路３０に入力される。ＰＷＭ回路３０はループフィルタ２６の出力値に応じたデューティを有する所定周期のＰＷＭ信号を出力し、このＰＷＭ信号を降圧チョッパ回路７２に入力する。降圧チョッパ回路７２はスイッチング素子（ＭＯＳトランジスタ）７４、インダクタ７６、キャパシタ７８、環流ダイオード８０で構成され、直流電源から所定の直流電圧が印加されている。スイッチング素子７４は前記ＰＷＭ信号によりオン、オフスイッチングされる。これにより、前記直流電源電圧を所定値に降圧した直流電圧がキャパシタ７８から得られる。この出力直流電圧は負荷７０に供給される。また、この出力直流電圧は減算器１８に帰還される。

図１２のＤＣ−ＤＣ変換器によれば、負荷７０が変動して降圧チョッパ回路７２の出力電圧が変動すると、ＡＤ変換器による負帰還ループによりこの変動が抑制される。特にＡＤ変換器はＰＷＭ回路３０の分解能によりダイナミックレンジが向上しているので、ΔΣ変調のサンプリング周波数が比較的低くても高ダイナミックレンジが得られ、出力電圧を高精度に制御することができる。

ＤＣ−ＤＣ変換器の他の実施の形態を図１３に示す。これは図１２の降圧チョッパ回路７２に代えて昇圧チョッパ回路８２を配置したものである。図１２と共通する部分には同一の符号を用いる。昇圧チョッパ回路８２はスイッチング素子（ＭＯＳトランジスタ）８４、インダクタ８６、キャパシタ８８、環流ダイオード９０で構成され、直流電源から所定の直流電圧が印加されている。スイッチング素子８４はＰＷＭ回路３０から出力されるＰＷＭ信号によりオン、オフスイッチングされる。これにより、前記直流電源電圧を所定値に昇圧した直流電圧がキャパシタ８８から得られる。この出力直流電圧は負荷７０に供給される。また、この出力直流電圧は減算器１８に帰還される。

図１３のＤＣ−ＤＣ変換器によれば、負荷７０が変動して昇圧チョッパ回路８２の出力電圧が変動すると、ＡＤ変換器による負帰還ループによりこの変動が抑制される。特にＡＤ変換器はＰＷＭ回路３０の分解能によりダイナミックレンジが向上しているので、ΔΣ変調のサンプリング周波数が比較的低くても高ダイナミックレンジが得られ、出力電圧を高精度に制御することができる。

この発明のΔΣ型ＡＤ変換器の実施の形態を示すブロック図である。従来のΔΣ型ＡＤ変換器を示すブロック図である。図１のΔΣ型ＡＤ変換器の動作波形図である。図１のＡＤ変換器の具体例を示すブロック図である。図１のＡＤ変換器の他の具体例を示すブロック図である。この発明のＤ級アンプの実施の形態を示すブロック図である。図６のＤ級アンプの変形例を示すブロック図である。図７のＤ級アンプの動作波形図である。図７のＤ級アンプの改良例を示すブロック図である。図９のＤ級アンプの動作波形図である。この発明のＤＣ−ＤＣ変換器の実施の形態を示すブロック図である。この発明のＤＣ−ＤＣ変換器の他の実施の形態を示すブロック図である。この発明のＤＣ−ＤＣ変換器のさらに別の実施の形態を示すブロック図である。

符号の説明

１８，５４…減算器、２０…積分器、２２…比較器、２４…カウンタ、３０，５８…ＰＷＭ回路、５２，５２’，５２”…ΔΣ型ＡＤ変換器、６０…スイッチング回路、６２…ＬＣローパスフィルタ、６４…スピーカ、７０…負荷、７２…降圧チョッパ回路、７４，８４…スイッチング素子、７６，８６…インダクタ、７８，８８…キャパシタ、８０，９０…ダイオード、８２…昇圧チョッパ回路。

Claims

アナログ入力信号と帰還信号を入力しこれら両入力の差信号を出力する減算器と、
この減算器の出力信号を積分する積分器と、
この積分器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記減算器に帰還するＰＷＭ回路と
を具備し、
前記カウンタは前記ＰＷＭ回路と同期してＰＷＭフレーム周期ごとに前記パルス幅の計測を行い、前記ＰＷＭ回路は該パルス幅の計測値に応じてデューティを設定したパルス信号を次のＰＷＭフレームで前記減算器に帰還し、
前記カウンタの出力カウント値を、変換されたディジタル出力値として取り出すΔΣ型ＡＤ変換器。
ディジタル音声入力データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、
この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、
この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、
このスイッチング回路の出力信号を平滑化してスピーカに供給するローパスフィルタと、
このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、
前記ＡＤ変換器が、
前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、
この第２の減算器の出力信号を積分する積分器と、
この積分器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記第２の減算器に帰還する第２のＰＷＭ回路と
を具備し、前記カウンタの出力カウント値をデシメーションフィルタを介してまたは介さないで前記ディジタル帰還データとして前記第１の減算器に帰還する
Ｄ級アンプ。
前記第１、第２のＰＷＭ回路のＰＷＭフレームを相互に同期させてなる請求項２記載のＤ級アンプ。
ディジタル音声入力データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、
この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、
この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、
このスイッチング回路の出力信号を平滑化してスピーカに供給するローパスフィルタと、
このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、
前記ＡＤ変換器が、
前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、
この第２の減算器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力する第２のＰＷＭ回路と、
この第２のＰＷＭ回路の出力信号を積分し、該積分信号を前記帰還信号として前記第２の減算器に帰還する積分器と
を具備し、前記カウンタの出力カウント値をデシメーションフィルタを介さないで前記ディジタル帰還データとして前記第１の減算器に帰還し、
前記第１のＰＷＭ回路の出力信号と前記第２のＰＷＭ回路の出力信号が相互に同期し、かつ、前記ローパスフィルタと前記積分器の積分定数が相互に等しく設定されているＤ級アンプ。
前記第２のＰＷＭ回路が前記カウンタの出力カウント値を−１倍した値に応じたデューティを有する所定周期のパルス信号を出力し、
前記積分器が該第２のＰＷＭ回路の出力信号を積分し、該積分信号を極性反転した信号を前記帰還信号として前記第２の減算器に帰還する
請求項４記載のＤ級アンプ。
ディジタル目標値データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、
この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、
この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、
このスイッチング回路の出力信号を平滑化して負荷に供給するローパスフィルタと、
このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、
前記ＡＤ変換器が、
前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、
この第２の減算器の出力信号を積分する積分器と、
この積分器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力し、該パルス信号を前記帰還信号として前記第２の減算器に帰還する第２のＰＷＭ回路と
を具備し、前記カウンタの出力カウント値をデシメーションフィルタを介してまたは介さないで前記ディジタル帰還データとして前記第１の減算器に帰還する
ＤＣ−ＤＣ変換器。
前記第１、第２のＰＷＭ回路のＰＷＭフレームを相互に同期させてなる請求項６記載のＤＣ−ＤＣ変換器。
ディジタル目標値データとディジタル帰還データを入力しこれら両入力の差データを出力する第１の減算器と、
この第１の減算器の出力データに応じたデューティを有するパルス信号を出力する第１のＰＷＭ回路と、
この第１のＰＷＭ回路の出力信号でスイッチングされるスイッチング回路と、
このスイッチング回路の出力信号を平滑化して負荷に供給するローパスフィルタと、
このローパスフィルタの出力信号をＡＤ変換し、該変換されたディジタル信号を前記ディジタル帰還データとして前記第１の減算器に帰還するＡＤ変換器とを具備し、
前記ＡＤ変換器が、
前記ローパスフィルタの出力信号と帰還信号を入力しこれら両入力の差信号を出力する第２の減算器と、
この第２の減算器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力する第２のＰＷＭ回路と、
この第２のＰＷＭ回路の出力信号を積分し、該積分信号を前記帰還信号として前記第２の減算器に帰還する積分器と
を具備し、前記カウンタの出力カウント値をデシメーションフィルタを介さないで前記ディジタル帰還データとして前記第１の減算器に帰還し、
前記第１のＰＷＭ回路の出力信号と前記第２のＰＷＭ回路の出力信号が相互に同期し、かつ、前記ローパスフィルタと前記積分器の積分定数が相互に等しく設定されているＤＣ−ＤＣ変換器。
前記第２のＰＷＭ回路が前記カウンタの出力カウント値を−１倍した値に応じたデューティを有する所定周期のパルス信号を出力し、
前記積分器が該第２のＰＷＭ回路の出力信号を積分し、該積分信号を極性反転した信号を前記帰還信号として前記第２の減算器に帰還する
請求項８記載のＤＣ−ＤＣ変換器。
アナログ目標値信号と帰還信号を入力しこれら両入力の差信号を出力する減算器と、
この減算器の出力信号を所定の閾値で２値化する比較器と、
この比較器の出力信号の各パルス幅を計測するカウンタと、
このカウンタの出力カウント値に応じたデューティを有する所定周期のパルス信号を出力するＰＷＭ回路と、
このＰＷＭ回路の出力信号でスイッチングされるスイッチング素子、インダクタ、キャパシタ、ダイオードを組み合わせて構成される降圧チョッパ回路または昇圧チョッパ回路と
を具備し、
前記降圧チョッパ回路または昇圧チョッパ回路の出力電圧を前記前記帰還信号として前記減算器に帰還し、かつ、該降圧チョッパ回路または昇圧チョッパ回路の出力電圧を負荷に供給するＤＣ−ＤＣ変換器。
前記帰還により構成されるループ中にループフィルタを配置してなる請求項１から１０のいずれか１つに記載の装置。