JP3907982B2 - 増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は増幅器に係り、特にディジタルデータを増幅するに適したパルスに変換する変換器を備えた増幅器に関する。
【0002】
【従来の技術】
電力増幅器においては、その電力効率を向上する目的で、入力信号の振幅情報を予め定めた時間間隔でサンプリングし、サンプリングした電圧値に概ね対応したパルス幅に変換し、しかる後、前記パルス波を電力変換し、ローパスフィルターを経て元のベースバンドの信号を取り出す形態の電力増幅器が知られている。
【0003】
例えば、特開平10−303657号公報、および米国特許6064259号には、出力が数ワット程度の小規模のオーディオあるいはモータ駆動用の電力増幅器が示されている。このような低周波電力増幅器は、終段の電力変換手段を飽和型で実現することができるため、損失が少なく電力効率では優れた性能を実現することができる。また、前記特開平10−303657号公報には、パルス幅の時間をカウンタ等で計時して、入力信号のレベルを正確にパルス幅に対応させることができることも示されている。
【0004】
【発明が解決しようとする課題】
前記米国特許6064259号に示されているように、入力信号をパルス幅に変換するPWM変換回路においては、サンプリングの基準となるクロックをベース周波数とした三角波または鋸歯状波と入力アナログ信号波形との電圧比較を行い、入力アナログ波形の各瞬時値に比例したパルス幅を得て、パルス幅変調(PWM(Pulse width Modulation))を実現している。
【0005】
ところで、入力信号をPWMして得られるパルス幅の入力信号に対する忠実性は前記三角波または鋸歯状波の直線性に依存し、直線性に劣る場合はベースバンド信号に歪みが発生する。
【0006】
又、PWMによる生成したパルス波を電力変換するにあたり、電力損失を減らし電力変換効率を上げるため電力変換素子を飽和モードで動作させる、いわゆるスイッチングモードを利用する場合、商用周波数に基づく電源電圧のリップルが出力中に混入し、べ一スバンド中に現れる。さらに、前記入力信号の周波数と前記リップルとの混変調が発生し歪みの原因となる。すなわち、出力中には電源周波数によるリップル(100Hz)のみならず、例えば1kHzの信号成分に対し、その和および差の周波数、1kHz±(n×100)Hzの成分が現れることとなる。この周波数成分は聴感上音質に濁り感を生じるため、オーディオ用電力増幅器としては極めて好ましくない。
【0007】
図9は、従来の増幅器を示す図である。この増幅器では、クロックパルスの数をカウンタ等で計数することにより入力信号のレベルを正確にパルス幅に変換することができる。
【0008】
入力端子11に逐次印加されるディジタルデータはシリアルパラレル変換回路1において並列データに変換される。この並列データ形式としては、例えばMSBで信号の極性を示し、2SB以下で信号の大きさを示すサインマグニチュード形式がある。2SB以下のデータはディジタル計時回路2に導かれる。 ディジタル計時回路2としては、例えばプリセットカウンターを用い、該カウンタに2SB以下のデータをプリセットしておく。次いで前記カウンタを用いて、クロックおよびタイミング発生回路6からのクロックパルスをプリセットされた値だけカウントし、このカウントに要する期間を時間幅として出力する。
【0009】
ディジタル計時回路2の出力は二分され、その一方は信号切替回路18の一方の入力端子へ接続し、その他方は反転アンプ3(広帯域のアナログアンプで構成される)を介して信号切替回路の他方の入力端子へ接続する。
【0010】
信号出力切替回路18の制御端子はシリアルパラレル変換回路1のMSB出力に接続される。これにより、信号切替回路18の出力端子には、極性が入力ディジタルデータのMSBにより決定され、時間幅が入力ディジタルデータの絶対値に対応した、正、および負にスイングするパルス波形が出力される。このパルス波形は電力変換手段9で電力変換し、ローパスフィルター手段10を経由し、例えば出力端子12に接続したスピーカに出力する。
【0011】
ここで、例えばベースバンド帯域幅を22kHz、変換後のパルス繰り返し周波数を44.8kHz、ベースバンド信号の分解能を16ビットとし、電力変換器を正、負の両極性へ駆動すると仮定すると、1ビットの分解能を得るために要するクロック周波数fは
f=>44.8×103×2(16−1)
=>1.468×109となる。
【0012】
すなわち、クロック周波数は約1.5GHzになり、現時点では容易に実現できるとは言い難い。言い換えればベースバンド帯域を確保したい場合、分解能を11ないし12ビットに落として数+MHzのクロックを使用せざるを得なくなり、量子化ノイズが多くなる。
【0013】
一般にD級増幅器(例えばPWM信号などをもとに電力増幅器をスイッチング動作させその出力を平滑化して負荷を駆動する増幅器)では、フルビットデータを最大出力に対応させるため、通常使用する出力レベルやボリュームを絞って入力信号を減衰させた状態ではビット落ちとよばれる有効データが極端に落ちた再生信号となる。例えば、30dB減衰させた状態で再生した場合、5ビット分下方ヘシフトされるため上述の例では有効ビット数が6ないし7ビットで動作することとなり、音質が悪い。
【0014】
本発明は、これらの問題点に鑑みてなされたもので、歪みの少ない電力増幅器を比較的低い周波数で実現できる増幅器を提供する。
【0015】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【0016】
複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するD/A変換手段と、前記計時手段が計時した第1の期間に亘って所定振幅の第1のパルスを出力するとともに、予め設定した第2の期間に亘って前記D/A変換手段のアナログ信号出力を第2のパルスとして出力するアナログスイッチと、該アナログスイッチの出力を増幅する電力変換手段からなる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。本発明では、オーディオ信号を表わすディジタルデータを、パルス幅変調(PWM)によるパルス波およびパルス振幅変調(PAM(Pulse Amplitude Modulation))によるパルス波を時系列に併用して構成する。また、これらのパルス波の電力変換を行う電力増幅手段は非飽和型とし、該非飽和型の電力増幅手段により前記パルス波列を電力増幅した後、ローパスフィルタ手段を介してスピーカ等の負荷を駆動する。
【0018】
ある離散時刻tでの入力電圧をv(t)とする。この入力電圧をv(t)を、16ビットのサインマグニチュード形式で表わすと、a0をサインを示すMSB、a1,a2・・a5,a6、・・a15(a15をLSB)をマグニチュードデータとすると、
v(t)=A{a0,a1,a2・・a5,a6、・・a15}(t)・・・ (式1)
となる。これを十進数で表わすと次の通りである。
【0019】
v(t)=A×(−1)(1+a0)
×{2(−1)×a1+2(−2)×a2+2(−3)×a3
+・・+2(−6)×a6+2(−7)×a7+・・・
・・・+2(−15)×a15} ・・・(式2)
となる。
【0020】
この離散数からベースバンド成分を評価するため、1サンプル区間の積分値を求めると、1サンプルの時間幅をδとして、
積分{v(t)}t=tからt+1
=v(t)×δ
=A×(1−)(1+a0)×{2(−6)}×{a1×δ×26+a2×δ×25+a3×δ×24+・・・+a6×δ×2(0)}
+A×(−1)(1+a0)×{a7×2(−1)+a8×2(−2)+・・・+a15×2(−9)}×δ×{2(−6)} ・・・(式3)
となる。
【0021】
この式は、第1項で振幅が規定値Aで、その時間幅がδ×2(−6)のステップで変化する値{a1,a2・・a6,0,0,0,0,0,0,0,0,0}で表わされる正、負のパルス波を表している。
【0022】
第2項はパルス幅が規定値δ×2(−6)で、その振幅が{0,0,0,0,0,0a7,a8,・・a15}で表わされ、A×2(−8)ステップで変化するパルス波を表す。即ち、元の16ビット2進数量は、第1項で表されるPWMパルスと第2項で表されるPAMパルスの組み合わせで再現できることが分かる。
【0023】
このとき、前記式の第1項のパルス幅変調によるパルス波形の振幅とパルス幅変調の時間幅の分解能の積、および第2項のパルス振幅変調によるパルス波の時間幅とパルス振幅変調の振幅の分解能の積の比は
A×(−1)(−1+a0){2(−6)}(1×δ×1)/A×(−1)(−1×a0){1×2(−9)}×δ×2(−6)=29
となり、9ビットで正しく桁上がりが行われることが分かる。すなわち、元の16ビット2進数量は、第1項で表されるPWMパルスと第2項で表されるPAMパルスの組み合わせで、桁上がりを含めて正しく再現できることが分かる。
【0024】
さらに、本発明では、前記パルス波を忠実に増幅するため電力変換を行う電力増幅手段に非飽和型増幅器を使用する。電力増幅器は、電力変換効率の点からは飽和型が優れている。しかし飽和型電力増幅器は電源の電圧変動およびリップルが出力に混変調として現れ、ローパスフィルター手段で分離し得ない。このため、本発明では非飽和型を用いる。これにより電力変換効率は犠牲になるが不要な混変調成分の発生を軽減することができる。さらに非飽和型とすることにより少数電荷の蓄積による応答遅れを回避することもできる。
【0025】
次に、図を参照して本発明の実施例を説明する。図1は本発明の実施例を説明する図である。図1において、入力端11に加えられた16ビットシリアルデータは、シリアルパラレル変換回路1において並列16ビットデータに変換される。前記16ビットデータはサインマグニチュード形式であるとする。サイン項であるMSBは同じくサインマグニチュード形式の10ビット精度のD/A変換手段4のMSB端子へ入力され、第2ビットないし第6ビットはディジタル計時回路2へ入力される。データ中の第7ビット以降は、オア回路群5をへて前記D/A変換手段4の第2ビット端子ないし第10ビット(LSB)端子にそれぞれ入力される。
【0026】
オア回路群5は、1サンプル期間中のPWM(第1モード)期間、データ中の第7ビット以降を全て「1」に変換し、1サンプル期間中のPAM(第2モード、および必要応じて補償パルスを挿入する第3モード)期間中は第7ビット以降のデータをそのまま通過させる。従ってこの回路群はオア回路に限らず他の論理回路で構成することができる。
【0027】
D/A変換手段4の出力はディジタル計時回路2で制御されるアナログスイッチ7を介して該スイッチが導通する所定の時間幅だけ広帯域増幅手段8に導かれる。該広帯域増幅手段8の出力は、さらに電力変換手段9で電力増幅された後、ローパスフィルター手段10を介して出力端子12に接続したスピーカに出力する。クロックおよびタイミング発生手段6は全体を制御するに要するクロックとタイミングパルスを発生する。
【0028】
図2は、アナログスイッチ7の出力波形を示す図である。1サンプリング期間の前方部aでは、入力データのMSBに基づく極性で、オア回路群5ですべて1に置き換えられた9ビットデータに基づくD/A変換手段4の出力を出力する。このとき、アナログスイッチ7は、入力データの第2ビットないし第6ビットのデータをもとに計時するディジタル計時手段2により導通制御される。したがってa部の波形はPWM波形であり、その時間幅はクロックの5ビットカウント長である(第1モード)。
【0029】
1サンプリング期間の後方部bでは、入力データのMSBと第7ビットないしLSBのデータをD/A変換手段4で変換した出力電圧を1カウントのクロック長だけアナログスイッチ7を閉じて出力する。即ち、b部の波形は正負の符号がMSBに基づき、その大きさが入力データの第7ビットないしLSBで示される大きさのPAM波形である(第2モード)。
【0030】
図2(1)はMSBが「1」でa部 b部ともに正にスイングしている場合を示し、図2(3)ではMSBが「0」で a部、b部ともに負にスイングしている場合を示す。 また、図2(2)はアナログスイッチ7を導通制御するための制御電圧の一例で、正の電圧で導通、零の電圧で遮断するものとしている。また、a部とb部の間には波形の鈍りによる相互の干渉を避けるため、保護期間(t)を設定する。
【0031】
前述したように、図2(1)あるいは図2(3)に示す電圧波形はアナログスイッチ7の出力側に生成され、広帯域増幅手段8で所定の振幅に電圧増幅され、パイポーラトランジスタ対からなるBクラスエミッタフォロワー、またはMOSFET対からなるソースフォロワー等の電力変換手段で電力増幅される。このとき広帯域増幅手段8の出力は前記電力変換手段9が線形に動作するレベル、即ち非飽和動作するレベルの出力である。
【0032】
図3は、本発明の他の実施例を示す図である。図において、13は電力変換手段9に電源を供給する電源回路、14は前記電源回路13の出力電圧を検出する電源電圧検出手段である。なお、図において図1に示される部分と同一部分については同一符号を付してその説明を省略する。
【0033】
電源電圧検出手段14は出力電圧のリップルの谷における値を検出し、検出した値に応じて広帯域増幅手段8の利得を制御する。これにより、電力変換手段9を常に非飽和で動作させることができる。また、電力変換効率を高く維持することができる。
【0034】
図4は、本発明のさらに他の実施例を示す図である。図において、15はMSB反転手段であり、クロックおよびタイミング発生手段6の指令に基づき、入力データのMSBを反転してD/A変換手段4に供給する。なお、図において図1および図3に示される部分と同一部分については同一符号を付してその説明を省略する。
【0035】
図5は、アナログスイッチ7の出力波形を示す図である。1サンプリング期間の前方部a、および後方部bは、前記図2に示す部分と同一であるから説明は省略する。図においてcはスリュー歪み(振幅の立ち上がり速度(v/μs)が入力振幅値によらず一定であることに基づく出力歪み)を補償するスリュー歪み補償部であり、該補償部はオフセット量加算部c1および補償パルス部c2からなる。
【0036】
図5に示すように、アナログスイッチ7の出力の波形のb部(PAM部)の後縁に、振幅がb部と同一のパルスを1クロックカウント付加する(オフセット量加算パルスc1)。さらにc1部のPAM波と同じ大きさで極性が逆のパルスを1クロックカウント付加する(補償パルスc2)。
【0037】
一般に、PWM波形(a部)の増幅においてはスリューレートに基づく歪みは小さく、PAM波形(b部)の増幅においてはスリューレートに基づく歪みは大きい。このため補償パルスcはPAM波形(b部)に付加するのみで充分である。
【0038】
すなわち、PWMにより生成された矩形波がスリューレートの制限による歪みを受けた場合、その出力矩形波列に含まれるベースバンド成分に発生する損失分は、スリューレートによる立ち上がりの損失分と立ち下がりに発生する剰余分の差である。このため、前記損失分は、振幅が一定であるPWM波形ではその時間幅が所定値以上であれば前記時間幅に依存せずほぼ一定とみなすことができる。したがって、スリューレートによるベースバンドヘの歪みは前記損失分を解消する一定量をオフセットとして加算することで解消できる。
【0039】
一方、PAMにより生成された矩形波がスリューレートの制限による歪みを受けた場合は、スリューレートの立ち上がりによる損失、立ち下がりによる剰余分のそれぞれが矩形波の振幅に依存する。
【0040】
このため、先ず、前記PAMによる矩形波に同一振幅で所定時間幅のパルス(オフセット量加算部c1)を時間間隔なしに付加し、次に、前記付加した矩形波と同一振幅で同一時間幅の逆極性のパルス(補償パルス部c2)付加する。これにより、前記PAMによる矩形波の立ち上がりの損失分および立ち下がりの剰余分の差に基づく歪み(損失)を相殺することができる。
【0041】
図6は、本発明のさらに他の実施例を示す図である。図において、17はディジタルシグナルプロセッサ(DSP)であり、例えば図4に示すディジタル計時回路2、オア回路群5、D/A変換手段4およびMSB反転手段15に相当する機能を有する。16は制御端子であり、ボリウムコントロール情報(減衰係数)を入力する。なお、図において図1および図3に示される部分と同一部分については同一符号を付してその説明を省略する。
【0042】
入力端11に加えられた16ビットシリアルデータは、シリアルパラレル変換回路1において並列16ビットデータに変換される。DSP3は前記変換された16ビットデータと減衰係数である前記ボリウムコントロール情報との乗算、PWMと、PAMの時間による切替、極性の切替、あるいはタイミング信号の生成を行う。
【0043】
すなわち、入力端子11に逐次印加される入力ディジタルデータはシリアルパラレル変換回路1においてパラレル形式に変換され、DSP(ディジタルシグナルプロセッサ)17に入力される。DSP17では、前記パラレル入力と、前記制御端子16に入力される例えば音量制御のための減衰定数としてのディジタルデータを乗算する。
【0044】
DSP3のMSB以下LSBまでのデータ出力端子には、1サンプル期間中当たり3通りのモードで出力が生じる。すなわち、第1モードでは、図5(1)のa部に相当する期間に割り当てられた最大の時間幅に亘って、振幅値が最大、即ち(a0,1,1,1,・・1)で、かつその極性が入力信号のMSB(a0)に示す極性の出力を発生し、該出力を次段にあるD/A変換手段4へ出力する。また、DSP3の出力端子Tには、第1のモードでは2SB以下のデータと前記減衰定数との積の内上位nビットに基づく時間幅を出力し、該出力に基づきアナログスイッチ7を制御して、1サンプル期間のPWM部分(図5(1)a部)を形成する。したがって、第1モードでは振幅が一定で時間幅が可変な正、または負のパルスが生成される。
【0045】
第2のモードでは、DSP17は所定のタイミング、および所定の期間、MSB以下のディジタルデータと前記減衰定数の積のデータのn+1ビット以降にMSBデータを付加して次段のD/A変換手段ヘ出力する。また、第2モードではDSP3の出力端子Tには、所定の一定時間幅(図5(1)bの期間)でのみ出力を発生し、アナログスイッチ7を導通制御する。したがって、第2モードでは時間幅が一定で、その大きさおよび極性が可変なPAM部分(図5(1)b)のパルスが生成される。
【0046】
第3モードでは、DSP17は、第2モードと同一振幅のオフセット量加算パルスc1と、該オフセット量加算パルスと同一振幅で逆極性の補償パルスc2を生成し、これらの出力をD/Aコンバータヘ出力する。また、DSP3のT端子からは、前記オフセット量加算パルスc1と補償パルスc2をカバーする範囲の一定時間をPAM部分として生成し、この出力によりアナログスイッチを導通制御する。
【0047】
なお、モード1のPWM部分とモード2からなるPAM部分の時間幅と振幅の関係は(式3)に示した設定とする。
【0048】
また、本実施例では広帯域増幅手段8を可変利得型とし、電源電圧変動を検出する電源電圧検出手段14の検出出力をもとに、前記広帯域増幅手段8を制御して入力電圧を制御することができる。即ち、電源電圧が高くなれば広帯域増幅手段8の利得を上げ、電源電圧が低くなれば広帯域増幅手段8の利得を下げるように制御する。これにより、電力変換手段9の飽和および過大な電力損失の発生を防止することができる。
【0049】
以上の説明では、1サンプル期間にあるPWMパルス数とPAMパルス数を1:1の組合わせとしたが、サンプリング周波数によってはその組み合わせは自由度があり、固定の比率のみならず、可変とすることもできる。
【0050】
図7は、電力変換手段の出力電圧波形と電源電圧波形を示す図である。図7において、(1)a、(1)bはそれぞれ電力変換手段9の正側および負側の電源の電圧を示し、商用電源を降圧、整流した充放電波形である。また、(2)は電力変換手段9の出力電圧の波形を示す。図に示すように零を中心に正、および負にスイングするパルス波形である。(2)に示す正側および負側の包絡線はそれぞれ電源電圧(1)a、および(1)bに接することなく内側にある。すなわち、電力変換手段9が非飽和で動作していることを示している。
【0051】
図8は、電力変換手段の入出力波形を示す図であり、図8(1)は入力波形、(2)はその出力波形である。図に示すように、出力波形(2)は電力変換手段9の回路構成、構成素子に基づく伝送特性の制限により、波形の劣化が生じる。即ち、スリューレートの制限による立ち上がりの劣化、帯域幅の制限による波形の鈍化が見られる。
【0052】
以上説明したように、本実施形態ではPWMによるパルス波とPAMによるパルス波を組み合わせ連携させ、且つ、電力変換段を非飽和型とすることで、実現容易な周波数で、精度の良い、歪みの発生が少ない電力増幅器を構成することができる。例えば、入力信号の極性を除いた振幅を表わす15ビットの内、例えば上位6ビットをカウンタにより計時して、所定振幅でかつ前記計時した時間幅のパルス(PWM波)に変換し、残り9ビットを振幅値に変換し、所定パルス幅の前記変換した振幅値を有するパルス(PAM波)に変換する。さらに1サンプル期間に前記PWM波とPAM波を時間的に縦列させ、1サンプルデータの波形として非飽和型電力変換手段で増幅し、しかる後ローパスフィルター手段を介しててスピーカ等の負荷を駆動する。なお、ここで入力段から電力変換手段の前段まではD/A変換装置として機能することになる。
【0053】
このとき、サンプリング周波数を44.8kHzとすると、このサンプリング周波数で、極性を除いた上位6ビット(1サンプリング期間の80%を占める)に相当するパルス幅変調波の時間幅を計時するのに必要なクロック周波数fは
f=1/(1/44.8×103×0.8×26)
=875kHz
となる。然るにこのクロック周波数に必要な精度は
1/216
=1.53×10−5である。すなわち、短時間精度は略16ppmでよく、現在ありふれた水晶発振器が備える周波数および精度で実現可能である。
【0054】
また、本実施形態では矩形波パルスを線形増幅する構成とした。この場合は従来のD級増幅器に比し電力変換効率は劣る。しかし、従来のD級増幅器での電源リップルによる混変調を防止するため電源回路に挿入したリップル除去回路の電力損失まで含めると、線形増幅、すなわち非飽和型としたことによる損失増加はわずかである。また、PAM波部分ではその振幅が入力信号データで変わるため、その変動に基づく損失の変動がある。しかし、PWM部分のパルス幅を少なくとも2ビット分以上確保することにより、1サンプル期間中のPAM部分が占める割合は小さくして、電力変換効率に与える影響は抑制することができる。
【0055】
図1、および図4に示す実施例では、入力データ信号を16ビットと仮定し、D/A変換手段4を10ビットとした。仮に、入力データ信号をボリュームコントロールのために減衰係数を乗じて下位にビットに展開をするような場合は、変換手段を16ビットあるいは20ビット分解能のもので構成することができ、例えば20ビット分解能のもので構成する場合は10ビット、即ち60dBの減衰信号をビット落ちせずに有効に再生することができる。
【0056】
【発明の効果】
以上説明したように本発明によれば、歪みの少ない電力増幅器を比較的低いクロック周波数で実現することできる。
【図面の簡単な説明】
【図1】本発明の実施例の増幅器を示す図である。
【図2】アナログスイッチの出力波形を示す図である。
【図3】本発明の他の実施例の増幅器を示す図である。
【図4】本発明のさらに他の実施例の増幅器を示す図である。
【図5】アナログスイッチの出力波形を示す図である。
【図6】本発明のさらに他の実施例の増幅器を示す図である。
【図7】電力変換手段の出力波形と電源電圧波形を示す図である。
【図8】電力変換手段の入出力波形を示す図である。
【図9】従来の増幅器を示す図である。
【符号の説明】
1 シリアルパラレル変換回路
2 ディジタル計時回路
3 反転アンプ
4 D/A変換手段
5 オア回路群
6 クロックおよびタイミング発生手段
7 アナログスイッチ
8 広帯域増幅手段
9 電力変換手段
10 ローパスフィルター手段
11 入力端子
12 出力端子
13 電源回路
14 電源電圧検出手段
15 反転手段
16 制御端子
17 DSP(ディジタル信号処理手段)
Claims (6)
- 複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、
前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するD/A変換手段と、
前記計時手段が計時した第1の期間に亘って所定振幅の第1のパルスを出力するとともに、予め設定した第2の期間に亘って前記D/A変換手段のアナログ信号出力を第2のパルスとして出力するアナログスイッチと、
該アナログスイッチの出力を増幅する電力変換手段からなることを特徴とする増幅器。 - 複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、
前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するD/A変換手段と、
前記計時手段が計時した第1の期間に亘って所定振幅の第1のパルスを出力するとともに、予め設定した第2の期間に亘って前記D/A変換手段のアナログ信号出力を第2のパルスとして出力するアナログスイッチと、
該アナログスイッチの出力を増幅する電力変換手段からなることを特徴とする増幅器。 - 請求項1ないし請求項2の何れか1の記載において、
前記第1のパルスの振幅と前記計時手段の計時する時間幅の分解能の積と、第2のパルスの振幅の分解能とパルスの時間幅の積の比は整数であることを特徴とする増幅器。 - 請求項1ないし請求項3の何れか1の記載において、
前記第2のパルスに該パルスと同一振幅かつ同一極性の第1の補償パルスを時間間隔なしで付加し、その後に前記第1の補償パルスと略同一時間幅でかつ逆極性の第2の補償パルスを時間間隔を置いて付加することを特徴とする増幅器。 - 請求項1ないし請求項4の何れか1の記載において、
前記電力変換手段は非飽和型の電力変換手段であることを特徴とする増幅器。 - 請求項5の記載において、
前記電力変換手段は入力信号を増幅する増幅手段を備え、前記電力変換手段に電力を供給する電源回路の供給電圧に応じて前記増幅手段の増幅度を制御することを特徴とする増幅器。
Priority Applications (1)
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