JP2001345705A - 多ビットｐｄｍ信号利得調整回路 - Google Patents
多ビットｐｄｍ信号利得調整回路Info
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- JP2001345705A JP2001345705A JP2000164880A JP2000164880A JP2001345705A JP 2001345705 A JP2001345705 A JP 2001345705A JP 2000164880 A JP2000164880 A JP 2000164880A JP 2000164880 A JP2000164880 A JP 2000164880A JP 2001345705 A JP2001345705 A JP 2001345705A
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Abstract
(57)【要約】
【課題】 Ｓ／（Ｎ＋Ｄ）を改善し、出力効率を向上さ
せ、音量調整をより細かく調整する。 【解決手段】 被演算信号が入力されるΔΣ変調器１０
１の出力と利得調整信号とから、利得設定器１０８によ
り出力量の設定値が演算される。クロック信号はクロッ
ク分周器３により分周され、論理反転器１０４を介して
ＰＷＭ変換器１０５に供給され、ＰＷＭ変換器１０６に
供給される。クロック信号を逓倍するクロック逓倍器１
０２の出力は、逓倍クロックカウンタ１０７により、利
得設定器１０８の設定値だけカウントされる。ＰＷＭ変
換器１０５，１０６の加算器１０９による加算結果は、
被演算信号を多ビットにΔΣ変調し、その結果にさらに
利得調整を加え、ＰＷＭ信号に変換した結果である。
せ、音量調整をより細かく調整する。 【解決手段】 被演算信号が入力されるΔΣ変調器１０
１の出力と利得調整信号とから、利得設定器１０８によ
り出力量の設定値が演算される。クロック信号はクロッ
ク分周器３により分周され、論理反転器１０４を介して
ＰＷＭ変換器１０５に供給され、ＰＷＭ変換器１０６に
供給される。クロック信号を逓倍するクロック逓倍器１
０２の出力は、逓倍クロックカウンタ１０７により、利
得設定器１０８の設定値だけカウントされる。ＰＷＭ変
換器１０５，１０６の加算器１０９による加算結果は、
被演算信号を多ビットにΔΣ変調し、その結果にさらに
利得調整を加え、ＰＷＭ信号に変換した結果である。
Description
【０００１】
【発明の属する技術分野】本発明は、多ビットＰＤＭ信
号利得調整回路に関する。
号利得調整回路に関する。
【０００２】
【従来の技術】従来、オーディオ分野で使用されてきた
ＡＤ変換器、ＤＡ変換器には、主に、一定のサンプリン
グ周波数でサンプリングされた０，１の信号で、入力さ
れた信号の振幅に比例した密度（ＰＤＭ（Pulse Densit
y Modulation））で、かつ、１ビットで出力される多次
シングルエンドループタイプのΔΣ変調器がコアとして
使用されてきた。このΔΣ変調器でＰＤＭされた１ビッ
トデジタル信号の利得を調整する場合、（１）ΔΣ変調
器の前段で調整するか、（２）最終段の出力増幅器の電
源電圧を調整するか、（３）１ビットデジタル信号の信
号幅を調整する、ことにより行っていた。
ＡＤ変換器、ＤＡ変換器には、主に、一定のサンプリン
グ周波数でサンプリングされた０，１の信号で、入力さ
れた信号の振幅に比例した密度（ＰＤＭ（Pulse Densit
y Modulation））で、かつ、１ビットで出力される多次
シングルエンドループタイプのΔΣ変調器がコアとして
使用されてきた。このΔΣ変調器でＰＤＭされた１ビッ
トデジタル信号の利得を調整する場合、（１）ΔΣ変調
器の前段で調整するか、（２）最終段の出力増幅器の電
源電圧を調整するか、（３）１ビットデジタル信号の信
号幅を調整する、ことにより行っていた。
【０００３】上記（１）の例としては、例えば、図５に
示すものが知られている。このシステムはΔΣ変調器５
０１を使用しており、スピーカ５１３を駆動するＤ級の
出力増幅器５１１，５１２を使用したものである。この
システムにおける利得調整は、被演算信号を、ΔΣ変調
器５０１の前段にある利得調整器５００の抵抗の抵抗値
を、利得調整信号に応じて変えることにより行えるよう
になっている。
示すものが知られている。このシステムはΔΣ変調器５
０１を使用しており、スピーカ５１３を駆動するＤ級の
出力増幅器５１１，５１２を使用したものである。この
システムにおける利得調整は、被演算信号を、ΔΣ変調
器５０１の前段にある利得調整器５００の抵抗の抵抗値
を、利得調整信号に応じて変えることにより行えるよう
になっている。
【０００４】上記（２）の例としては、例えば、図６に
示すものが知られている。このシステムにおける利得調
整は、スピーカ５１３を駆動する出力増幅器５１１，５
１２の電源電圧を、利得調整信号に応じて調整する電源
電圧調整器６０２を用いて行なえるようになっている。
示すものが知られている。このシステムにおける利得調
整は、スピーカ５１３を駆動する出力増幅器５１１，５
１２の電源電圧を、利得調整信号に応じて調整する電源
電圧調整器６０２を用いて行なえるようになっている。
【０００５】上記（３）の例としては、例えば、図７に
示すものが知られている。このシステムにおける利得調
整は、ΔΣ変調器７０１の１ビットデジタル出力信号の
信号幅を、パルス幅調整器７０４に入力される利得調整
信号に応じて行なえるようになっている。
示すものが知られている。このシステムにおける利得調
整は、ΔΣ変調器７０１の１ビットデジタル出力信号の
信号幅を、パルス幅調整器７０４に入力される利得調整
信号に応じて行なえるようになっている。
【０００６】この具体例としては、特許２８８０３７２
号に記載の利得を調整する方法であって、ΔΣ変調器に
て使用されているクロック信号を逓倍した信号を使用
し、利得調整信号に応じて逓倍された信号をカウント
し、その結果とΔΣ変調器の１ビットデジタル出力を乗
算することにより利得を調整する方法がある。
号に記載の利得を調整する方法であって、ΔΣ変調器に
て使用されているクロック信号を逓倍した信号を使用
し、利得調整信号に応じて逓倍された信号をカウント
し、その結果とΔΣ変調器の１ビットデジタル出力を乗
算することにより利得を調整する方法がある。
【０００７】また、この具体例としては、特開平１０−
３３５９５６号に記載の利得を調整する方法であって、
ΔΣ変調器に使用されているクロック信号を、利得調整
信号に応じて積分時間を調整した積分器により積分し、
その結果と基準電圧とを比較することによりクロック信
号の幅を調整し、その結果とΔΣ変調器の１ビットデジ
タル出力を乗算することにより利得を調整する方法があ
る。
３３５９５６号に記載の利得を調整する方法であって、
ΔΣ変調器に使用されているクロック信号を、利得調整
信号に応じて積分時間を調整した積分器により積分し、
その結果と基準電圧とを比較することによりクロック信
号の幅を調整し、その結果とΔΣ変調器の１ビットデジ
タル出力を乗算することにより利得を調整する方法があ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
技術によれば、Ｓ／（Ｎ＋Ｄ）（Signal/(Noise+Distor
tion）、出力電力（効率）、音量、利得調整の分解能の
面で問題点があった。すなわち、上記（１）の例につい
て、利得調整器５００の利得をＡ500とし、入力換算ノ
イズをＮ500とし、他方、ΔΣ変調器５０１の利得をＡ
501とし、入力換算ノイズをＮ501とした場合、出力ノイ
ズが
技術によれば、Ｓ／（Ｎ＋Ｄ）（Signal/(Noise+Distor
tion）、出力電力（効率）、音量、利得調整の分解能の
面で問題点があった。すなわち、上記（１）の例につい
て、利得調整器５００の利得をＡ500とし、入力換算ノ
イズをＮ500とし、他方、ΔΣ変調器５０１の利得をＡ
501とし、入力換算ノイズをＮ501とした場合、出力ノイ
ズが
【０００９】
【数１】Ａ501×（Ｎ501＋Ａ500×Ｎ500）
【００１０】となるので、Ａ501×Ｎ501だけの場合と比
較して、Ａ501×Ａ500×Ｎ500だけ出力ノイズが劣化
し、その結果、Ｓ／（Ｎ＋Ｄ）が劣化することになる。
較して、Ａ501×Ａ500×Ｎ500だけ出力ノイズが劣化
し、その結果、Ｓ／（Ｎ＋Ｄ）が劣化することになる。
【００１１】上記（２）の例について、出力増幅器５１
１，５１２が大きな電力を消費するので、電源電圧調整
器６０２の出力インピーダンスは極力下げる必要があ
る。電源電圧調整器６０２の出力インピーダンスが高い
と、電源電圧調整器６０２の出力インピーダンスをＺ
602とし、スピーカ５１３のインピーダンスをＺ513とし
た場合、出力電力Ｐは、
１，５１２が大きな電力を消費するので、電源電圧調整
器６０２の出力インピーダンスは極力下げる必要があ
る。電源電圧調整器６０２の出力インピーダンスが高い
と、電源電圧調整器６０２の出力インピーダンスをＺ
602とし、スピーカ５１３のインピーダンスをＺ513とし
た場合、出力電力Ｐは、
【００１２】
【数２】Ｐ ＝ ＩＶ ＝ Ｉ×ＩＲ ＝ Ｉ2×（Ｚ513＋Ｚ602）
【００１３】と表わされ、Ｉ2×Ｚ602の無効電力が発生
するので、Ｚ602を充分下げる必要がある。
するので、Ｚ602を充分下げる必要がある。
【００１４】上記（３）の例について、多次シングルエ
ンドループタイプΔΣ変調器は、大入力時に系が不安定
になるので、ΔΣ変調器の帰還量を入力最大値以上にす
る必要がある。そのため、出力に得られる振幅量が小さ
くなり、電源電圧範囲の出力電力が得られず、充分な音
量を得ることができない。また、多次シングルエンドル
ープタイプΔΣ変調器を使用した音量制御によれば、利
得調整の分解能は、ΔΣ変調器にて使用されるクロック
信号を逓倍する際の逓倍数以上、または、積分器の時定
数の設定数以上に上げることができなかった。
ンドループタイプΔΣ変調器は、大入力時に系が不安定
になるので、ΔΣ変調器の帰還量を入力最大値以上にす
る必要がある。そのため、出力に得られる振幅量が小さ
くなり、電源電圧範囲の出力電力が得られず、充分な音
量を得ることができない。また、多次シングルエンドル
ープタイプΔΣ変調器を使用した音量制御によれば、利
得調整の分解能は、ΔΣ変調器にて使用されるクロック
信号を逓倍する際の逓倍数以上、または、積分器の時定
数の設定数以上に上げることができなかった。
【００１５】本発明の目的は、上記のような問題点を解
決し、Ｓ／（Ｎ＋Ｄ）を改善し、出力効率を向上させ、
音量調整をより細かく調整できる多ビットＰＤＭ信号利
得調整回路を提供することにある。
決し、Ｓ／（Ｎ＋Ｄ）を改善し、出力効率を向上させ、
音量調整をより細かく調整できる多ビットＰＤＭ信号利
得調整回路を提供することにある。
【００１６】
【課題を解決するための手段】請求項１の発明は、ΔΣ
変調器を用いて多ビットのデジタル信号に変換した結果
と、利得調整信号の値とに従って利得を設定する利得設
定手段と、前記ΔΣ変調器で使用されるクロック信号を
逓倍するクロック逓倍手段と、該クロック逓倍手段によ
る逓倍により得られた信号を、前記利得設定手段により
設定された設定値だけカウントする逓倍クロックカウン
ト手段と、前記ΔΣ変調器で使用されるクロック信号を
分周するクロック分周手段と、該クロック分周手段によ
る分周により得られΔΣ変調器にて使用されるクロック
信号に同期した信号の立ち上がりで１を出力し、前記利
得設定手段により設定された設定数カウント後、０を出
力するＰＷＭ変換手段とを備えたことを特徴とする。
変調器を用いて多ビットのデジタル信号に変換した結果
と、利得調整信号の値とに従って利得を設定する利得設
定手段と、前記ΔΣ変調器で使用されるクロック信号を
逓倍するクロック逓倍手段と、該クロック逓倍手段によ
る逓倍により得られた信号を、前記利得設定手段により
設定された設定値だけカウントする逓倍クロックカウン
ト手段と、前記ΔΣ変調器で使用されるクロック信号を
分周するクロック分周手段と、該クロック分周手段によ
る分周により得られΔΣ変調器にて使用されるクロック
信号に同期した信号の立ち上がりで１を出力し、前記利
得設定手段により設定された設定数カウント後、０を出
力するＰＷＭ変換手段とを備えたことを特徴とする。
【００１７】請求項２の発明は、ΔΣ変調器を用いて多
ビットのデジタル信号に変換した結果と、利得調整信号
の値とに従って利得を設定する利得設定手段と、該利得
設定手段により設定された設定値に基づき基準電圧を選
択し出力する基準電圧設定手段と、前記ΔΣ変調器で使
用されるクロック信号を分周するクロック分周手段と、
該クロック分周手段による分周により得られた信号を積
分する積分手段と、前記基準電圧設定手段の結果と前記
積分手段の結果を比較する比較手段と、前記クロック分
周手段による分周により得られた信号の立ち上がりで１
を出力し、前記積分手段の結果が基準電圧設定手段の結
果を超えた場合に、前記比較手段の結果が０から１に変
化し、その結果、０を出力するＰＷＭ変換手段とを備え
たことを特徴とする。
ビットのデジタル信号に変換した結果と、利得調整信号
の値とに従って利得を設定する利得設定手段と、該利得
設定手段により設定された設定値に基づき基準電圧を選
択し出力する基準電圧設定手段と、前記ΔΣ変調器で使
用されるクロック信号を分周するクロック分周手段と、
該クロック分周手段による分周により得られた信号を積
分する積分手段と、前記基準電圧設定手段の結果と前記
積分手段の結果を比較する比較手段と、前記クロック分
周手段による分周により得られた信号の立ち上がりで１
を出力し、前記積分手段の結果が基準電圧設定手段の結
果を超えた場合に、前記比較手段の結果が０から１に変
化し、その結果、０を出力するＰＷＭ変換手段とを備え
たことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１９】＜第１の実施の形態＞図１は本発明の第１
の実施の形態を示す。図１において、１０１はΔΣ変調
器であり、被演算信号をクロック信号に同期してΔΣ変
調するものである。１０２はクロック逓倍器であり、ク
ロック信号をｑ倍に逓倍するものである。１０３はクロ
ック分周器であり、クロック信号をｐ分周するものであ
る。１０４は論理反転器であり、クロック分周器１０３
の出力を反転するものである。１０８は利得設定器であ
り、ΔΣ変調器１０１のｋビットの出力とｍビットの利
得調整信号とから、上位ｋビットにΔΣ変調器出力を、
続いて利得調整信号を下位ｍビットにセットし、出力量
を調整する全ｎ（＝ｋ＋ｍ）ビットの利得設定器であ
る。１０７は逓倍クロックカウント器であり、クロック
逓倍器１０２の出力を利得設定器１０８のｎビットの設
定値分カウントするものである。
の実施の形態を示す。図１において、１０１はΔΣ変調
器であり、被演算信号をクロック信号に同期してΔΣ変
調するものである。１０２はクロック逓倍器であり、ク
ロック信号をｑ倍に逓倍するものである。１０３はクロ
ック分周器であり、クロック信号をｐ分周するものであ
る。１０４は論理反転器であり、クロック分周器１０３
の出力を反転するものである。１０８は利得設定器であ
り、ΔΣ変調器１０１のｋビットの出力とｍビットの利
得調整信号とから、上位ｋビットにΔΣ変調器出力を、
続いて利得調整信号を下位ｍビットにセットし、出力量
を調整する全ｎ（＝ｋ＋ｍ）ビットの利得設定器であ
る。１０７は逓倍クロックカウント器であり、クロック
逓倍器１０２の出力を利得設定器１０８のｎビットの設
定値分カウントするものである。
【００２０】１０５はＰＷＭ（pulse width modulatio
n）変調器であり、論理反転器１０４の出力信号の立上
りエッジで出力を１に固定し、逓倍クロックカウント器
１０７の出力で０に固定するものである。１０６はＰＷ
Ｍ変調器であり、クロック分周器１０３の出力信号の立
上りエッジで出力を１に固定し、逓倍クロックカウント
器１０７の出力で０に固定するものである。１０９は加
算器であり、ＰＷＭ変調器１０５および１０６の出力を
加算するものである。
n）変調器であり、論理反転器１０４の出力信号の立上
りエッジで出力を１に固定し、逓倍クロックカウント器
１０７の出力で０に固定するものである。１０６はＰＷ
Ｍ変調器であり、クロック分周器１０３の出力信号の立
上りエッジで出力を１に固定し、逓倍クロックカウント
器１０７の出力で０に固定するものである。１０９は加
算器であり、ＰＷＭ変調器１０５および１０６の出力を
加算するものである。
【００２１】１１０は非重複信号発生器であり、加算器
１０９の出力を差動信号に変換する際、１の信号が重な
らないようにするものである。１１１，１１２は出力増
幅器であり、非重複信号発生器１１０の差動出力を定イ
ンピーダンス出力とするためのものである。１１３はピ
ーカであり、音声等を再生するものである。
１０９の出力を差動信号に変換する際、１の信号が重な
らないようにするものである。１１１，１１２は出力増
幅器であり、非重複信号発生器１１０の差動出力を定イ
ンピーダンス出力とするためのものである。１１３はピ
ーカであり、音声等を再生するものである。
【００２２】次に、図２を参照して動作を説明する。被
演算信号（図２（ａ））はΔΣ変調器１０１により、一
定のサンプリング周波数（クロック信号）でサンプリン
グされた０， １の信号で、被演算信号の振幅に比例し
た密度（ＰＤＭ）で、４ビットのデジタル信号に変換さ
れる。そして、ΔΣ変調器１０１の４ビット出力（図２
（ｃ））と、４ビットの利得調整信号（図２（ｄ））と
から、利得設定器１０８により出力量の設定値が演算さ
れ、８ビットの出力（図２（ｅ））が得られる。
演算信号（図２（ａ））はΔΣ変調器１０１により、一
定のサンプリング周波数（クロック信号）でサンプリン
グされた０， １の信号で、被演算信号の振幅に比例し
た密度（ＰＤＭ）で、４ビットのデジタル信号に変換さ
れる。そして、ΔΣ変調器１０１の４ビット出力（図２
（ｃ））と、４ビットの利得調整信号（図２（ｄ））と
から、利得設定器１０８により出力量の設定値が演算さ
れ、８ビットの出力（図２（ｅ））が得られる。
【００２３】クロック信号（図２（ｂ））はクロック分
周器３により、４ビットの利得調整信号と、ΔΣ変調器
１０１の４ビットの出力とにした場合に要求される分解
能を得るために、１／２に分周される。ただ、ここで注
意しなければならないのは、分周数ｐが大きくなればな
るほどサンプリング周波数が下がるため、帯域が狭くな
り、Ｓ／Ｎが劣化することになる。
周器３により、４ビットの利得調整信号と、ΔΣ変調器
１０１の４ビットの出力とにした場合に要求される分解
能を得るために、１／２に分周される。ただ、ここで注
意しなければならないのは、分周数ｐが大きくなればな
るほどサンプリング周波数が下がるため、帯域が狭くな
り、Ｓ／Ｎが劣化することになる。
【００２４】そして、クロック分周器１０３の出力（図
２（ｇ））は論理反転器１０４により反転され、論理反
転器１０４の出力（図２（ｈ））の立上りエッジで、Ｐ
ＷＭ変換器１０５から１が出力される。他方、クロック
分周器１０３の出力の立上りエッジで、ＰＷＭ変換器１
０６から１が出力される。
２（ｇ））は論理反転器１０４により反転され、論理反
転器１０４の出力（図２（ｈ））の立上りエッジで、Ｐ
ＷＭ変換器１０５から１が出力される。他方、クロック
分周器１０３の出力の立上りエッジで、ＰＷＭ変換器１
０６から１が出力される。
【００２５】また、クロック信号はクロック逓倍器１０
２により、４ビットの利得調整信号と、ΔΣ変調器１０
１の４ビット出力とにした場合に要求される分解能を得
るために、２５６倍に逓倍される。そして、クロック逓
倍器１０２の出力（図２（ｆ））は逓倍クロックカウン
タ１０７により、利得設定器１０８で設定された設定値
の数だけカウントされ、カウント終了後、１パルスだけ
出力される（図２（ｉ），（ｊ））。この１パルスによ
り、ＰＷＭ変換器１０５， １０６がリセットされ、そ
の結果、ＰＷＭ変換器１０５， １０６は０を出力す
る。
２により、４ビットの利得調整信号と、ΔΣ変調器１０
１の４ビット出力とにした場合に要求される分解能を得
るために、２５６倍に逓倍される。そして、クロック逓
倍器１０２の出力（図２（ｆ））は逓倍クロックカウン
タ１０７により、利得設定器１０８で設定された設定値
の数だけカウントされ、カウント終了後、１パルスだけ
出力される（図２（ｉ），（ｊ））。この１パルスによ
り、ＰＷＭ変換器１０５， １０６がリセットされ、そ
の結果、ＰＷＭ変換器１０５， １０６は０を出力す
る。
【００２６】ＰＷＭ変換器１０５， １０６の出力（図
２（ｌ），（ｋ）））は、加算器１０９により加算され
る。加算器１０９の出力（図２（ｍ））は、被演算信号
を多ビットにΔΣ変調し、その結果にさらに利得調整を
加え、ＰＷＭ信号に変換した結果である。
２（ｌ），（ｋ）））は、加算器１０９により加算され
る。加算器１０９の出力（図２（ｍ））は、被演算信号
を多ビットにΔΣ変調し、その結果にさらに利得調整を
加え、ＰＷＭ信号に変換した結果である。
【００２７】そして、加算器１０９の出力は非重複信号
発生器１１０により差動信号に変換されると同時に１の
信号が重なると効率が低下しＳ／（Ｎ＋Ｄ）が劣化する
ため、１の部分が重ならないように処理される。非重複
信号発生器１１０の出力（図２（ｎ），（ｏ））は出力
増幅器１１１， １１２により増幅されて大きな電力が
得られ、出力増幅器１１１， １１２の出力（図２
（ｐ），（ｑ））によりスピーカ１１３が駆動される。
発生器１１０により差動信号に変換されると同時に１の
信号が重なると効率が低下しＳ／（Ｎ＋Ｄ）が劣化する
ため、１の部分が重ならないように処理される。非重複
信号発生器１１０の出力（図２（ｎ），（ｏ））は出力
増幅器１１１， １１２により増幅されて大きな電力が
得られ、出力増幅器１１１， １１２の出力（図２
（ｐ），（ｑ））によりスピーカ１１３が駆動される。
【００２８】＜第２の実施の形態＞図３は本発明の第２
の実施の形態を示す。図３において、３０１はΔΣ変調
器であり、被演算信号をクロック信号に同期してΔΣ変
調するものである。３０３はクロック分周器であり、ク
ロック信号をｐ分周するものである。３０８は利得設定
器であり、ΔΣ変調器３０１のｋビットの出力とｍビッ
トの利得調整信号から、上位ｋビットにΔΣ変調器３０
１の出力を、続いて利得調整信号を下位ｍビットにセッ
トし、出力量を調整する全ｎ（＝ｋ＋ｍ）ビットの利得
設定器である。
の実施の形態を示す。図３において、３０１はΔΣ変調
器であり、被演算信号をクロック信号に同期してΔΣ変
調するものである。３０３はクロック分周器であり、ク
ロック信号をｐ分周するものである。３０８は利得設定
器であり、ΔΣ変調器３０１のｋビットの出力とｍビッ
トの利得調整信号から、上位ｋビットにΔΣ変調器３０
１の出力を、続いて利得調整信号を下位ｍビットにセッ
トし、出力量を調整する全ｎ（＝ｋ＋ｍ）ビットの利得
設定器である。
【００２９】３２０は基準電圧設定器であり、利得設定
器３０８のｎビットの設定値にあわせて基準電圧を設定
するものである。３２１は積分器であり、クロック分周
器３０３の出力信号を積分するものである。３２２は比
較器であり、基準電圧設定器３２０の出力と積分器３２
１の出力とを比較するヒステリシス特性を有する。３２
３はＰＷＭ変調器であり、クロック分周器３０３の出力
信号の立上りエッジで出力を１に固定し、比較器３２２
の出力で０に固定するものである。
器３０８のｎビットの設定値にあわせて基準電圧を設定
するものである。３２１は積分器であり、クロック分周
器３０３の出力信号を積分するものである。３２２は比
較器であり、基準電圧設定器３２０の出力と積分器３２
１の出力とを比較するヒステリシス特性を有する。３２
３はＰＷＭ変調器であり、クロック分周器３０３の出力
信号の立上りエッジで出力を１に固定し、比較器３２２
の出力で０に固定するものである。
【００３０】３１０は非重複信号発生器であり、ＰＷＭ
変換器３２３の出力を差動信号に変換する際、１の信号
が重ならないようにするものである。３１１，３１２は
出力増幅器であり、非重複信号発生器３１０の差動出力
を定インピーダンス出力とするものである。３１３はス
ピーカであり、音声等を再生するものである。
変換器３２３の出力を差動信号に変換する際、１の信号
が重ならないようにするものである。３１１，３１２は
出力増幅器であり、非重複信号発生器３１０の差動出力
を定インピーダンス出力とするものである。３１３はス
ピーカであり、音声等を再生するものである。
【００３１】次に、図４を参照して動作を説明する。被
演算信号（図４（ａ））はΔΣ変調器３０１により、一
定のサンプリング周波数（クロック信号）でサンプリン
グされた０，１の信号で、被演算信号の振幅に比例した
密度（ＰＤＭ）で、４ビットのデジタル信号に変換され
る。ついで、４ビットのΔΣ変調器３０１の出力（図４
（ｃ））と、４ビットの利得調整信号とから、利得設定
器３０８により出力量の設定値が演算され、利得設定器
３０８の出力（図４（ｅ））に対応する基準電圧が基準
電圧設定器３２０により出力される。
演算信号（図４（ａ））はΔΣ変調器３０１により、一
定のサンプリング周波数（クロック信号）でサンプリン
グされた０，１の信号で、被演算信号の振幅に比例した
密度（ＰＤＭ）で、４ビットのデジタル信号に変換され
る。ついで、４ビットのΔΣ変調器３０１の出力（図４
（ｃ））と、４ビットの利得調整信号とから、利得設定
器３０８により出力量の設定値が演算され、利得設定器
３０８の出力（図４（ｅ））に対応する基準電圧が基準
電圧設定器３２０により出力される。
【００３２】他方、クロック信号（図４（ｂ））はクロ
ック分周器３０３により、４ビットの利得調整信号（図
４（ｄ））と、ΔΣ変調器３０１の４ビットの出力とに
した場合に要求される分解能を得るために、１／２に分
周される。ただ、ここで注意しなければならないのは、
分周数pが大きくなればなるほど、サンプリング周波数
が下がるため帯域が狭くなり、S／Nが劣化することにな
る。そして、クロック分周器３０３の出力の立上りエッ
ジで、ＰＷＭ変換器３２３は１を出力する（図４
（ｈ））。クロック分周器３０３の出力（図４（ｆ））
は積分器２１により積分される。
ック分周器３０３により、４ビットの利得調整信号（図
４（ｄ））と、ΔΣ変調器３０１の４ビットの出力とに
した場合に要求される分解能を得るために、１／２に分
周される。ただ、ここで注意しなければならないのは、
分周数pが大きくなればなるほど、サンプリング周波数
が下がるため帯域が狭くなり、S／Nが劣化することにな
る。そして、クロック分周器３０３の出力の立上りエッ
ジで、ＰＷＭ変換器３２３は１を出力する（図４
（ｈ））。クロック分周器３０３の出力（図４（ｆ））
は積分器２１により積分される。
【００３３】そして、積分器３２１の出力（図４
（ｇ））と、基準電圧設定器３２０の出力は、ヒステリ
シス特性を有する比較器３２２により比較され、比較し
た結果、積分器３２１の出力値が基準電圧設定器３２０
出力値を超えた場合は、ＰＷＭ変換器３２３がリセット
されて０が出力される。ＰＷＭ変換器３２３の出力は、
被演算信号を多ビットにΔΣ変調し、その結果にさらに
利得調整を加え、ＰＷＭ信号に変換した結果である。
（ｇ））と、基準電圧設定器３２０の出力は、ヒステリ
シス特性を有する比較器３２２により比較され、比較し
た結果、積分器３２１の出力値が基準電圧設定器３２０
出力値を超えた場合は、ＰＷＭ変換器３２３がリセット
されて０が出力される。ＰＷＭ変換器３２３の出力は、
被演算信号を多ビットにΔΣ変調し、その結果にさらに
利得調整を加え、ＰＷＭ信号に変換した結果である。
【００３４】ＰＷＭ変換器３２３の出力は非重複信号発
生器３１０により差動信号に変換されと同時に１の信号
が重なると効率が低下し、Ｓ／（Ｎ＋Ｄ）が劣化するた
め、１の部分が重ならないように処理される。非重複信
号発生器３１０の出力（図４（ｉ），（ｊ））は出力増
幅器３１１， ３１２により増幅されて大きな電力が得
られ、出力増幅器３１１， ３１２の出力（図２
（ｋ），（ｌ））によりスピーカ３１３が駆動される。
生器３１０により差動信号に変換されと同時に１の信号
が重なると効率が低下し、Ｓ／（Ｎ＋Ｄ）が劣化するた
め、１の部分が重ならないように処理される。非重複信
号発生器３１０の出力（図４（ｉ），（ｊ））は出力増
幅器３１１， ３１２により増幅されて大きな電力が得
られ、出力増幅器３１１， ３１２の出力（図２
（ｋ），（ｌ））によりスピーカ３１３が駆動される。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
上記のように利得調整を全てデジタル回路により実現す
るようにしたので、Ｓ／（Ｎ＋Ｄ）および出力増幅器の
電源電圧を調整する必要がなく、電力効率を下げる要因
がないため、効率の良い出力を得ることができる。
上記のように利得調整を全てデジタル回路により実現す
るようにしたので、Ｓ／（Ｎ＋Ｄ）および出力増幅器の
電源電圧を調整する必要がなく、電力効率を下げる要因
がないため、効率の良い出力を得ることができる。
【００３６】また、多ビット出力のΔΣ変調器を使用す
ることにより、音量を１ビット出力の多次ΔΣ変調器を
使用した場合と比較し、大きくとることができる。
ることにより、音量を１ビット出力の多次ΔΣ変調器を
使用した場合と比較し、大きくとることができる。
【００３７】さらに、音量調整を多ビット出力のビット
数分細かく調整することができる。
数分細かく調整することができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１の各部のタイミングを示すタイミング図で
ある。
ある。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】図３の各部のタイミングを示すタイミング図で
ある。
ある。
【図５】従来の利得調整方法を説明するためのブロック
図である。
図である。
【図６】従来の利得調整方法を説明するためのブロック
図である。
図である。
【図７】従来の利得調整方法を説明するためのブロック
図である。
図である。
１０１ ΔΣ変調器 １０２ クロック逓倍器 １０３ クロック分周器 １０４ 論理反転器 １０５、１０６ ＰＷＭ変調器 １０７ 逓倍クロックカウント器 １０８ 利得設定器 １０９ 加算器 １１０ 非重複信号発生器 １１１，１１２ 出力増幅器 １１３ スピーカ
Claims (2)
- 【請求項１】 ΔΣ変調器を用いて多ビットのデジタル
信号に変換した結果と、利得調整信号の値とに従って利
得を設定する利得設定手段と、 前記ΔΣ変調器で使用されるクロック信号を逓倍するク
ロック逓倍手段と、 該クロック逓倍手段による逓倍により得られた信号を、
前記利得設定手段により設定された設定値だけカウント
する逓倍クロックカウント手段と、 前記ΔΣ変調器で使用されるクロック信号を分周するク
ロック分周手段と、 該クロック分周手段による分周により得られΔΣ変調器
にて使用されるクロック信号に同期した信号の立ち上が
りで１を出力し、前記利得設定手段により設定された設
定数カウント後、０を出力するＰＷＭ変換手段とを備え
たことを特徴とする多ビットＰＤＭ信号利得調整回路。 - 【請求項２】 ΔΣ変調器を用いて多ビットのデジタル
信号に変換した結果と、利得調整信号の値とに従って利
得を設定する利得設定手段と、 該利得設定手段により設定された設定値に基づき基準電
圧を選択し出力する基準電圧設定手段と、 前記ΔΣ変調器で使用されるクロック信号を分周するク
ロック分周手段と、 該クロック分周手段による分周により得られた信号を積
分する積分手段と、 前記基準電圧設定手段の結果と前記積分手段の結果を比
較する比較手段と、 前記クロック分周手段による分周により得られた信号の
立ち上がりで１を出力し、前記積分手段の結果が基準電
圧設定手段の結果を超えた場合に、前記比較手段の結果
が０から１に変化し、その結果、０を出力するＰＷＭ変
換手段とを備えたことを特徴とする多ビットＰＤＭ信号
利得調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164880A JP2001345705A (ja) | 2000-06-01 | 2000-06-01 | 多ビットｐｄｍ信号利得調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164880A JP2001345705A (ja) | 2000-06-01 | 2000-06-01 | 多ビットｐｄｍ信号利得調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345705A true JP2001345705A (ja) | 2001-12-14 |
Family
ID=18668440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000164880A Withdrawn JP2001345705A (ja) | 2000-06-01 | 2000-06-01 | 多ビットｐｄｍ信号利得調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345705A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004357281A (ja) * | 2003-04-17 | 2004-12-16 | Dialog Semiconductor Gmbh | ２つの物理的レイヤによるマルチレベルｄ級増幅器 |
| JP2005079908A (ja) * | 2003-08-29 | 2005-03-24 | Casio Comput Co Ltd | Ｄ／ａ変換装置 |
| KR100604981B1 (ko) | 2004-05-27 | 2006-07-26 | 삼성전자주식회사 | 디급 증폭기 및 펄스폭 변조 방법 |
| JP2006238293A (ja) * | 2005-02-28 | 2006-09-07 | Yamaha Corp | Ｄ級増幅器 |
| US9614514B2 (en) | 2014-11-07 | 2017-04-04 | Rohm Co., Ltd. | PWM modulation device and sound signal output apparatus |
-
2000
- 2000-06-01 JP JP2000164880A patent/JP2001345705A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004357281A (ja) * | 2003-04-17 | 2004-12-16 | Dialog Semiconductor Gmbh | ２つの物理的レイヤによるマルチレベルｄ級増幅器 |
| JP4651300B2 (ja) * | 2003-04-17 | 2011-03-16 | ディアローク・セミコンダクター・ゲーエムベーハー | ２つの物理的レイヤによるマルチレベルｄ級増幅器 |
| JP2005079908A (ja) * | 2003-08-29 | 2005-03-24 | Casio Comput Co Ltd | Ｄ／ａ変換装置 |
| KR100604981B1 (ko) | 2004-05-27 | 2006-07-26 | 삼성전자주식회사 | 디급 증폭기 및 펄스폭 변조 방법 |
| JP2006238293A (ja) * | 2005-02-28 | 2006-09-07 | Yamaha Corp | Ｄ級増幅器 |
| US9614514B2 (en) | 2014-11-07 | 2017-04-04 | Rohm Co., Ltd. | PWM modulation device and sound signal output apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |