KR100604981B1 - 디급 증폭기 및 펄스폭 변조 방법 - Google Patents

디급 증폭기 및 펄스폭 변조 방법 Download PDF

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Abstract

펄스 코드 변조 데이터 1주기에 2개 이상의 스위칭 주기를 가지는 D급 증폭기 및 상기 D급 증폭기의 펄스폭 변조를 수행하는 방법이 개시된다. 입력되는 시스템 클럭을 카운팅한 기준 신호는 펄스폭 변조기로 입력된다. 펄스폭 변조기는 펄스 코드 변조 데이터에 상응하는 펄스폭 변조 신호를 발생한다. 펄스폭 변조 신호는 기준 신호에 동기되며, 펄스 코드 변조 데이터의 1주기에 2개의 스위칭 주기를 가지며, 펄스 코드 변조 데이터의 값에 따라 그 듀티비를 달리하게 된다. 듀티비의 증가 또는 감소는 기준 신호의 하나의 데이터 구간을 단위로 하여 변화하게 된다.

Description

디급 증폭기 및 펄스폭 변조 방법{Class D Amplifier and Method of Pulse Width Modualtion}
도 1은 종래 기술에 따른 펄스폭 변조의 일 실시예를 설명하기 위한 타이밍도이다.
도 2는 종래 기술에 따른 펄스폭 변조의 다른 실시예를 설명하기 위한 타이밍도이다.
도 3은 본 발명의 바람직한 실시예에 따른 D급 증폭기를 도시한 블록도이다.
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따른 D급 증폭기의 동작을 설명하기 위한 타이밍도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 시그마 델타 변조기 200 : 기준 펄스폭 변조 데이터 발생기
300 : 펄스폭 변조기 400 : 펄스폭 변조 신호 증폭기
본 발명은 D급 증폭기에 관한 것으로, 더욱 상세하게는 D급 증폭기의 펄스폭 변조 회로 및 펄스폭 변조 방법에 관한 것이다. 기본적으로 D급 증폭기는 펄스폭 변조를 수행하고, 펄스가 가지는 튜티비 또는 펄스폭에 의해 신호를 전달하는 특성을 가진다.
이러한 D급 증폭기는 오디오 신호를 증폭하고 전송하는데 주로 사용된다. 디지털 데이터의 형태로 입력된 오디오 데이터는 디지털 신호 처리(Digital Signal Process, DSP)를 거치고, 펄스폭 변조(Pulse Width Modulation)를 거친 다음, 증폭되어 펄스폭 변조 신호의 형태로 출력된다.
펄스폭 변조는 펄스 코드 변조(Pulse Code Modulation, PCM)신호를 이용하여 수행된다. 펄스 코드 변조는 아날로그 신호를 양자화하고, 양자화 레벨의 비트수만큼 2진 코드열로 변환하는 것이다.
도 1은 종래 기술에 따른 펄스폭 변조의 일 실시예를 설명하기 위한 타이밍도이다.
도 1을 참조하면, 시스템 클럭에 동기되어 펄스 코드 변조 데이터는 출력된다. 설명의 편의상 상기 도 1에서는 상기 펄스 코드 변조 데이터는 4비트인 것으로 선정한다. 4비트의 펄스 코드 변조 데이터는 입력되는 펄스 코드 변조 신호의 처리에 의한 것이다. 입력되는 펄스 코드 변조 신호는 시그마-델타 변환에 의해 펄스 코드 변조 데이터로 변환된다.
또한, 시스템 클럭은 카운팅되어 기준 신호로 출력된다. 기준 신호는 시스템 클럭의 1주기마다 데이터 구간을 가지며, 십진수 -8에서 +7까지의 데이터 범위를 가진다. 기준 신호 및 펄스 코드 변조 데이터를 근거로 펄스폭 변조 신호는 발생된다. 상기 펄스폭 변조 신호는 기준 신호에 동기되어 출력되며, 펄스 코드 변조 제이터가 가지는 값에 따라 듀티비를 달리한다. 상기 도 1에서 도시된 제1 펄스폭 변조 신호 및 제2 펄스폭 변조 신호는 펄스 코드 변조 데이터의 1주기 종안, 하나의 스위칭 주기를 가지는 것을 알 수 있다.
제1 펄스폭 변조 신호는 펄스 코드 변조 데이터의 1주기 동안, 고레벨에서 저레벨도 전환되는 전환점을 하나만 가진다. 즉, 1주기의 시작점에서부터 중심점까지 고레벨을 유지하고, 중심점에서부터 종료점까지 저레벨을 유지한다.
제2 펄스폭 변조 신호는 종래 기술에 따른 펄스폭 변조 신호의 다른 파형을 도시한 것이다. 제2 펄스폭 변조 신호는 펄스 코드 변조 데이터의 1주기 동안, 1주기의 중심에 대해 대칭된 파형을 가진다. 즉, 소정의 시점에서 저레벨에서 고레벨로 전환하는 전환점을 가지며, 중심에 대해 대칭되는 시점에서 고레벨에서 저레벨로 전환하는 전환점을 가진다. 펄스 코드 변조 데이터의 1주기 동안, 하나의 펄스폭 변조 신호를 가지는 것은 많은 고조파 성분을 포함하고 있으며, 이를 저역 통과 필터를 사용하여 제거한다 하더라도, 고조파 성분을 완벽히 제거할 수 없다는 문제를 가지고 있다.
따라서, 상술한 방법에 의한 펄스폭 변조는 좋은 SNR(Signal to Noise Ratio) 및 THD(Total Harmonic Distortion) 특성을 얻기가 힘들다는 단점을 가진다.
도 2는 종래 기술에 따른 펄스폭 변조의 다른 실시예를 설명하기 위한 타이밍도이다.
도 2를 참조하면, 상기 도 1의 시스템 클럭수와 동일한 클럭을 카운팅하되, 펄스폭 변조 신호의 스위칭 주파수를 2배로 한 것이다. 스위칭 주파수를 2배로 하기 위해, 펄스 코드 변조 데이터의 비트수를 4비트에서 3비트로 줄여야하는 단점을 가진다. 왜냐하면, 펄스폭 변조 신호의 스위칭 1주기당 카운팅되는 시스템 클럭수는 상기 도 1의 경우에 비해 절반으로 감소하게 되므로, 이를 카운팅하는 기준 신호 또한 8개의 클럭 단위로 카운팅해야 하기 때문이다. 펄스 코드 변조 데이터의 비트수가 줄어들게 되면, 시그마-델타 변조 과정에서 양자화 오차가 증가함을 의미하므로, 증가된 오차량에 의해 D급 증폭기의 정확도는 저하된다는 단점을 가지게 된다.
또한, 하나의 샘플링 주기에 2개의 펄스폭 변조 신호를 생성하는 방법이 미국특허 제5,148,168호에 개시되어 있다. 다만 상기 특허는 디지털/아날로그 변환을 위한 것이며, 샘플링 주기에서 기준 신호에 대한 동기화에 대한 언급이 없으며, 샘플링 1주기의 중심에서 대칭되는 펄스폭 변조 신호를 생성하나, 중심점으로부터 단위 펄스폭의 절반만큼 떨어진 2개의 펄스를 생성함을 특징으로 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 기준신호에 동기되고 펄스 코드 변조 데이터에 상응하여, 펄스 코드 변조 데이터의 1주기 동안, 적 어도 2개의 스위칭 주기를 가진 펄스폭 변조 신호를 발생하기 위한 D급 증폭기를 제공하는 데 있다.
또한, 본 발명의 제2 목적은 기준신호에 동기되고 펄스 코드 변조 데이터에 상응하여, 펄스 코드 변조 데이터의 1주기 동안, 적어도 2개의 스위칭 주기를 가진 펄스폭 변조 신호를 발생하기 위한 펄스폭 변조 방법을 제공하는 데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, M비트 입력신호를 N비트(M>N)의 펄스 코드 변조 데이터로 변환하기 위한 시그마 델타 변조기; 시스템 클럭을 카운팅하고, 시그마 델타 변조에 필요한 내부클럭과 펄스폭 변조를 위한 N비트의 기준 신호를 발생하기 위한 기준 펄스폭 변조 데이터 발생기; 상기 펄스 코드 변조 데이터의 1주기 동안, 상기 기준신호의 단위 시간 간격이 반영된 2개의 스위칭 주기를 가지는 펄스폭 변조 신호를 발생하기 위한 펄스폭 변조기; 및 상기 펄스폭 변조 신호를 증폭하기 위한 펄스폭 변조 신호 증폭기를 포함하는 D급 증폭기를 제공한다.
또한, 상기 제1 목적은 M비트 입력신호를 N비트(M>N)의 펄스 코드 변조 데이터로 변환하기 위한 시그마 델타 변조기; 시스템 클럭을 카운팅하고, 시그마 델타 변조에 필요한 내부클럭과 펄스폭 변조를 위한 N비트의 기준 신호를 발생하기 위한 기준 펄스폭 변조 데이터 발생기; 상기 펄스 코드 변조 데이터의 1주기 동안, 상기 기준신호의 단위 시간 간격이 반영된 2개 이상의 스위칭 주기를 가지는 펄스폭 변조 신호를 발생하기 위한 펄스폭 변조기; 및 상기 펄스폭 변조 신호를 증폭하기 위 한 펄스폭 변조 신호 증폭기를 포함하는 D급 증폭기의 제공을 통하여서도 달성될 수 있다.
상기 제2 목적을 달성하기 위해 본 발명은, M비트 입력신호를 N비트(M>N)의 펄스 코드 변조 데이터로 변환하기 위한 시그마 델타 변조를 수행하는 단계; 시스템 클럭을 카운팅하고, 상기 시그마 델타 변조에 필요한 내부클럭과 펄스폭 변조를 위한 N비트의 기준 신호를 발생하는 단계; 상기 펄스 코드 변조 데이터의 1주기 동안, 상기 기준신호의 단위 시간 간격이 반영된 2개의 스위칭 주기를 가지는 펄스폭 변조 신호를 발생하는 단계; 및 상기 펄스폭 변조 신호를 증폭하는 단계를 포함하는 펄스폭 변조 방법을 제공한다.
또한, 본 발명의 제2 목적은, M비트 입력신호를 N비트(M>N)의 펄스 코드 변조 데이터로 변환하기 위한 시그마 델타 변조를 수행하는 단계; 시스템 클럭을 카운팅하고, 상기 시그마 델타 변조에 필요한 내부클럭과 펄스폭 변조를 위한 N비트의 기준 신호를 발생하는 단계; 상기 펄스 코드 변조 데이터의 1주기 동안, 상기 기준신호의 단위 시간 간격이 반영된 2개 이상의 스위칭 주기를 가지는 펄스폭 변조 신호를 발생하는 단계; 및 상기 펄스폭 변조 신호를 증폭하는 단계를 포함하는 펄스폭 변조 방법의 제공을 통해서도 달성될 수 있다.
본 발명에 따르면, 시스템 클럭의 증가없이도 펄스 코드 변조 데이터의 고조파를 제거할 수 있으며, SNR(Signal to Noise Ratio) 및 THD(Total Harmonic Distortion) 특성을 개선할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 D급 증폭기를 도시한 블록도이다.
도 3을 참조하면, 본 발명에 의한 D급 증폭기는 시그마 델타 변조기(100), 기준 펄스폭 변조 데이터 발생기(200), 펄스폭 변조기(300) 및 펄스폭 변조 신호 증폭기(400)를 포함한다.
시그마 델타 변조기(100)는 시그마 델타 변조를 수행한다. M비트의 입력 신호를 수신하여, M비트보다 적은 N비트의 펄스 코드 변조 데이터로 변환한다. 또한, 입력 신호의 오디오 밴드에 포함된 노이즈 성분은 시그마 델타 변조에 의해 제거된다.
기준 펄스폭 변조 데이터 발생기(200)는 시스템 클럭을 카운팅하고, 시스템 클럭의 카운팅 값을 기준 신호에 반영하여, 기준 신호를 출력한다. 또한, 기준 펄스폭 변조 데이터 발생기(200)는 시그마 델타 변조에 필요한 내부 클럭을 상기 시그마 델타 변조기(100)에 제공한다. 상기 내부 클럭은 시그마 델타 변조기(100)에 입력되어 시그마 델타 변조기(100)의 출력 신호인 펄스 코드 변조 데이터의 주기를 결정하는데 사용된다. 또한, 기준 신호는 펄스 코드 변조 데이터의 비트와 동일한 비트수를 가지며, 기준 신호가 펄스 코드 변조 데이터의 1주기 동안 가지는 데이터 구간은 2N개가 된다.
예컨대, 기준 신호 및 펄스 코드 변조 데이터가 4비트인 경우, 기준 신호가 펄스 코드 변조 데이터의 1주기 동안 가지는 데이터 구간은 24개가 된다.
펄스폭 변조기(300)는 상기 펄스 코드 변조 데이터의 1주기 동안, 2개의 스위칭 주기를 가지는 펄스폭 변조 신호를 발생한다. 상기 펄스폭 변조 신호는 상기 기준 신호에 동기되어 출력된다. 바람직하게는 상기 펄스폭 변조 신호는 소정의 레벨을 가지고, 듀티비의 증감은 펄스 코드 변조 데이터가 가지는 비트값에 의해 결정되며, 펄스폭 변조 신호는 기준 신호에 동기되어 출력된다.
펄스폭 변조 신호 증폭기(400)는 입력되는 펄스폭 변조 신호를 소정의 이득에 따라 증폭하여 대신호 펄스폭 증폭 신호로 출력한다.
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따른 D급 증폭기의 동작을 설명하기 위한 타이밍도들이다. 상기 도 4a 및 도 4b는 설명의 편의 및 용이한 이해를 위해 펄스 코드 변조 데이터와 기준 신호는 4비트인 것으로 설정한다.
도 4a를 참조하면, 펄스 코드 변조 데이터의 십진 변환수가 양의 값인 경우의 펄스폭 변조 신호들이 도시된다. 기준 신호는 24, 즉 16개의 데이터 구간을 가지며, 상기 기준 신호의 데이터 구간에 상응하여, 펄스 코드 변조 데이터는 1주기의 데이터 구간을 가진다. 따라서, 펄스 코드 변조 데이터는 기준 신호에서 16개의 데이터 구간에 해당하고 상기 기준 신호에 동기된 1주기의 데이터 구간을 가진다.
4비트의 펄스 코드 변조 데이터의 값은 -8에서 +7의 범위를 가지며, a020+a121+a222로 나타낼 수 있는데, 각 자리의 계수는 0 또는 1이다. 예를 들면, 7은 1×20+1×21+1×22로 나타낼 수 있으며, 4의 자리값이 1이고, 2의 자리값이 1이며, 1의 자리값은 1이라고 할 수 있다. 5는 4의 자리값이 1이고, 2의 자리값은 0이며, 1의 자리값이 1이라고 할 수 있다.
시그마 델타 변조에 의해 출력된 펄스 코드 변조 데이터에 따라 펄스폭 변조 신호는 2개의 스위칭 주기를 가진다. 즉, 펄스폭 변조 신호는 제1 펄스 및 제2 펄 스를 가진다. 상기 펄스 코드 변조 데이터가 0000인 경우, 제1 펄스는 듀티비가 50%인 펄스가 되며, 제2 펄스 또한 듀티비가 50%인 펄스가 된다. 상기 펄스들은 기준 신호의 데이터 전환시점에 동기되어 출력된다. 또한 실시의 형태에 따라 펄스 코드 변조 데이터가 0000인 경우, 펄스의 듀티비는 50% 미만일 수도 있으며, 50%를 상회할 수 있다.
펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 4의 자리값에 상응하도록 제1 펄스 및 제2 펄스의 듀티비는 증가한다. 상기 제1 펄스 및 제2 펄스의 듀티비의 증가는 상기 도 4a에서 제1_1 펄스폭 변조 신호로 도시된다. 제1 펄스의 듀티비의 증가는 펄스 코드 변조 데이터가 0000인 경우에 비해 제1 펄스의 양측면으로 기준 신호의 2개의 데이터 구간만큼 확장되는 것이다. 즉, 좌측으로 기준 신호의 하나의 데이터 구간만큼 확장되며, 우측으로 기준 신호의 하나의 데이터 구간만큼 확장된다. 제2 펄스의 경우도 동일한 형식으로 확장된다.
펄스 코드 변조 데이터의 2의 자리값이 1인 경우에는 2가지 형태의 펄스폭 변조 신호를 가질 수 있다. 다만, 어느 경우에나 2의 자리값에 상응하도록 제1 펄스 및 제2 펄스의 듀티비는 증가된다. 상술한 펄스폭 변조 신호는 상기 도 4a에서 제1_2 펄스폭 변조 신호 및 제1_3 펄스폭 변조 신호로 도시된다.
먼저, 제1_2 펄스폭 변조 신호를 살펴보면, 상기 펄스들의 듀티비의 증가는 제1 펄스의 좌측면에서 기준 신호의 하나의 데이터 구간만큼 확장하는 것이다. 또한, 제2 펄스의 우측면에서 기준 신호의 하나의 데이터 구간만큼 확장된다. 따라서, 상기 제1 펄스와 제2 펄스는 중심에 대해 서로 대칭인 형상을 가지게 된다.
또한, 제1_3 펄스폭 변조 신호를 살펴보면, 상기 펄스들의 듀티비의 증가는 제1 펄스의 우측면 및 제2 펄스의 좌측면에서 기준 신호의 데이터 구간만큼 확장하는 것이다. 즉, 제1 펄스는 우측면에서 기준 신호의 하나의 데이터 구간만큼 확장된다. 또한, 제2 펄스는 좌측면에서 기준 신호의 하나의 데이터 구간만큼 확장된다. 따라서, 상기 제1 펄스와 제2 펄스는 중심에 대해 서로 대칭인 형상을 가지며, 2개의 펄스들은 중심을 향해 각각 하나의 데이터 구간만큼 확장된 형상을 가진다.
펄스 코드 변조 데이터의 1의 자리값이 1인 경우에는 4가지 형태의 펄스폭 변조 신호를 가질 수 있다.
첫째는, 제1_4 펄스폭 변조 신호의 형태이다. 상기 제1_4 펄스폭 변조 신호는 제1 펄스의 좌측에서 기준 신호의 하나의 데이터 구간만큼 확장된 것이다.
둘째는, 제1_5 펄스폭 변조 신호의 형태이다. 상기 제1_5 펄스폭 변조 신호는 제2 펄스의 우측에서 기준 신호의 하나의 데이터 구간만큼 확장된 것이다. 상기 제1_5 펄스폭 변조 신호에서 제2 펄스가 확장된 방향은 상기 제1_4 펄스폭 변조 신호의 확장 방향과 대향이 된다.
셋째는, 제1_6 펄스폭 변조 신호의 형태이다. 상기 제1_6 펄스폭 변조 신호는 제1 펄스의 우측에서 기준 신호의 하나의 데이터 구간만큼 확장된 것이다.
넷째는, 제1_7 펄스폭 변조 신호의 형태이다. 상기 제1_7 펄스폭 변조 신호는 제2 펄스의 좌측에서 기준 신호의 하나의 데이터 구간만큼 확장된 것이다. 제1_7 펄스폭 변조 신호에서 제2 펄스가 확장된 방향은 상기 제1_6 펄스폭 변조 신호의 확장 방향과 대향이 된다.
펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 펄스폭 변조 신호들 중 임의의 하나의 펄스폭 변조 신호를 선택하여 출력하고, 이후의 연속하는 펄스 코드 변조 데이터에서 1의 자리값이 1인 경우에는 이전에 선택되지 않은 펄스가 선택되고, 이전에 확장된 방향과 대향인 방향으로 확장된다.
예컨대, 펄스 코드 변조 데이터의 1의 자리값이 1이 되어 제1_4 펄스폭 변조 신호가 출력된 경우, 이후의 연속하는 펄스 코드 변조 데이터에서 1의 자리값이 1이면, 제1_5 펄스폭 변조 신호가 출력된다. 또한, 제1_6 펄스폭 변조 신호가 선택되어 출력된 경우, 이후의 연속하는 펄스 코드 변조 데이터의 1의 자리값이 1이면 제1_7 펄스폭 변조 신호가 출력된다.
삭제
즉, 펄스 코드 변조 데이터의 1의 자리값이 1일 때, 펄스폭 변조 신호는 제1_4, 제1_5, 제1_6 및 제1_7 펄스폭 변조 신호의 순서로 순환하면서 출력된다. 또한, 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 순환하면서 출력되는 최초의 펄스폭 변조 신호는 임의로 출력될 수 있다.
도 4b를 참조하면, 펄스 코드 변조 데이터의 십진 변환수가 음의 값인 경우의 펄스폭 변조 신호들이 도시된다. 기준 신호는 24, 즉 16개의 데이터 구간을 가지며, 상기 기준 신호의 데이터 구간에 상응하여, 펄스 코드 변조 데이터는 1주기의 데이터 구간을 가진다. 따라서, 펄스 코드 변조 데이터의 1주기 데이터 구간은 기준 신호 16개의 데이터 구간에 해당하고 상기 기준 신호에 동기된 1주기의 데이터 구간을 가진다.
시그마 델타 변조에 의해 출력된 펄스 코드 변조 데이터에 따라 펄스폭 변조 신호는 2개의 스위칭 주기를 가지게 된다. 즉, 펄스폭 변조 신호는 제1 펄스 및 제2 펄스를 가진다. 상기 펄스 코드 변조 데이터가 0000인 경우, 제1 펄스는 듀티비가 50%인 펄스가 되며, 제2 펄스 또한 듀티비가 50%인 펄스가 된다. 상기 펄스들은 기준 신호의 데이터 전환시점에 동기되어 출력된다. 또한 실시의 형태에 따라 펄스 코드 변조 데이터가 0000인 경우, 펄스의 듀티비는 50% 미만일 수도 있으며, 50%를 상회할 수 있다.
펄스 코드 변조 데이터의 4의 음의 배수가 1인 경우, 4의 음의 배수에 상응하도록 제1 펄스 및 제2 펄스의 듀티비는 감소한다. 상술한 듀티비가 감소된 형태는 상기 도 4b에서 제 2_1 펄스폭 변조 신호로 도시된다. 제1 펄스의 듀티비의 감소는 펄스 코드 변조 데이터가 0000인 경우에 배해 제1 펄스의 양측면으로 기준 신호의 데이터 구간만큼 감소하는 것이다. 즉 좌측으로 기준 신호의 하나의 데이터 구간만큼 감소하고, 우측으로 기준 신호의 하나의 데이터 구간만큼 감소한다. 제2 펄스의 경우도 동일한 형식으로 감소한다.
음의 값을 가지는 펄스 코드 변조 데이터의 2의 자리값이 1인 경우에는 2가지 형태의 펄스폭 변조 신호를 가질 수 있다. 다만, 어느 경우에나 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 2의 자리값에 상응하도록 제1 펄스 및 제2 펄스의 듀티비가 감소한다.
상기 펄스들의 듀티비의 감소는 상기 도 4b의 제2_2 펄스폭 변조 신호의 형태로 도시된다. 제2_2 펄스폭 변조 신호는 제1 펄스의 좌측면에서 기준 신호의 데 이터 구간만큼 감소된 것이다. 즉, 좌측에서 기준 신호의 하나의 데이터 구간만큼 감소된다. 따라서, 상기 제1 펄스와 제2 펄스는 중심에 대해 서로 대칭인 형상을 가지게 된다.
또한, 펄스들의 펄스 코드 변조 데이터의 2의 자리값이 1인 경우에, 상기 펄스들의 듀티비의 감소는 상기 도 4b의 제2_3 펄스폭 변조 신호의 형태로 도시된다. 제 2_3 펄스폭 변조 신호는 제1 펄스의 우측면에서 기준 신호의 데이터 구간만큼 감소된 것이다. 즉, 제1 펄스의 우측명에서 기준 신호의 하나의 데이터 구간만큼 감소된 것이다. 또한, 제2 펄스는 좌측면에서 기준 신호의 하나의 데이터 구간만큼 감소된다. 따라서, 상기 제1 펄스와 제2 펄스는 중심에 대해 서로 대칭인 형상을 가지며, 2개의 펄스들은 중심으로 각각 하나의 데이터 구간만큼 감소된 형상을 가지게 된다.
음의 값을 가지는 펄스 코드 변조 데이터의 1의 자리값이 1인 경우에는 4가지 형태의 펄스폭 변조 신호를 가질 수 있다.
첫째는, 제2_4 펄스폭 변조 신호의 형태이다. 상기 제2_4 펄스폭 변조 신호는 제1 펄스의 좌측에서 기준 신호의 하나의 데이터 구간만큼 감소된 것이다.
둘째는, 제2_5 펄스폭 변조 신호의 형태이다. 상기 제2_5 펄스폭 변조 신호는 제2 펄스의 우측에서 기준 신호의 하나의 데이터 구간만큼 감소된 것이다. 상기 제2_5 펄스폭 변조 신호에서 제2 펄스가 감소된 방향은 상기 제2_4 펄스폭 변조 신호의 감소 방향과 대향이 된다.
셋째는, 제2_6 펄스폭 변조 신호의 형태이다. 상기 제2_6 펄스폭 변조 신호 는 제1 펄스의 우측에서 기준 신호의 하나의 데이터 구간만큼 감소된 것이다.
넷째는, 제2_7 펄스폭 변조 신호의 형태이다. 상기 제2_7 펄스폭 변조 신호는 제2 펄스의 좌측에서 기준 신호의 하나의 데이터 구간만큼 감소된 것이다. 상기 제2_7 펄스폭 변조 신호에서 제2 펄스가 감소된 방향은 상기 제2_6 펄스폭 변조 신호의 감소 방향과 대향이 된다.
음의 값을 가지는 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 펄스폭 변조 신호들 중 임의의 하나의 펄스폭 변조 신호를 선택하여 출력하고, 이후의 연속하는 펄스 코드 변조 데이터에서 1의 자리값이 1인 경우에는 이전의 선택되지 않은 펄스를 선택하고 이전의 감소방향과 대향으로 펄스폭을 감소한다. 예컨대, 펄스 코드 변조 데이터의 1의 자리값이 1이 되어 제2_4 펄스폭 변조 신호가 출력되고, 이후의 펄스 코드 변조 데이터에서 1의 자리값이 1이면, 제2_5 펄스폭 변조 신호가 출력된다. 또한, 제2_6 펄스폭 변조 신호가 선택되어 출력된 경우, 이후의 펄스 코드 변조 데이터의 1의 자리값이 1이면 제2_7 펄스폭 변조 신호가 출력된다.
즉, 펄스 코드 변조 데이터의 1의 자리값이 1일 때, 펄스폭 변조 신호는 제2_4, 제2_5, 제2_6 및 제2_7 펄스폭 변조 신호의 순서로 순환하면서 출력된다. 또한, 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 순환하면서 출력되는 최초의 펄스폭 변조 신호는 임의로 선택되어 출력될 수 있다.
또한, 본 발명에 따르면, 펄스 코드 변조 데이터의 2의 자리값이 1인 경우에는 상기 도 4a에서 도시된 제1_2 또는 제1_3 펄스폭 변조 신호를 선택하여 출력할 수 있으며, 이후에 펄스 코드 변조 데이터의 2의 자리값에 따라 이전에 선택되지 않은 펄스폭 변조 신호를 선택하여 출력할 수 있다. 이는 상기 도 4b에서 도시된 제2_2 또는 제2_3 펄스폭 변조 신호의 경우에도 동일하게 적용할 수 있다.
또한, 상기 도 4a 및 도 4b에서는 펄스 코드 변조 데이터의 1주기 동안, 펄스폭 변조 신호는 2개의 스위칭 주기를 가지기 위해 2개의 펄스를 가지는 것으로 설명하였지만, 펄스폭 변조 신호를 이루는 펄스는 2개를 상회할 수 있다. 즉, 펄스 코드 변조 데이터 1주기 동안, 펄스폭 변조 신호의 펄스는 4개, 8개 또는 16개로 형성할 수도 있다.
바람직하게는, 상기 펄스 코드 변조 데이터 1주기에 해당하는 기준 신호의 데이터 구간의 개수에 따라 펄스의 개수는 적절히 조절될 수 있다. 다만, 펄스폭을 확장하거나 감소하는 것은 상술한 바와 동일한 방법을 적용한다.
상기와 같은 본 발명에 따르면, 하나의 펄스 코드 변조 데이터 1주기에 2개 이상의 스위칭 주기를 가지며, 기준 신호에 동기된 펄스폭 변조 신호를 출력할 수 있다. 따라서 시스템 클럭의 증가없이도 펄스 코드 변조 데이터의 고조파를 제거할 수 있으며, SNR(Signal to Noise Ratio) 및 THD(Total Harmonic Distortion) 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. M비트 입력신호를 시그마 델타 변조를 통해 N비트(M>N)의 펄스 코드 변조 데이터로 변환하는 시그마 델타 변조기;
    시스템 클럭을 카운팅하고, 상기 시그마 델타 변조기에 내부클럭을 제공하며, 펄스폭 변조를 위한 N비트의 기준 신호를 생성하는 기준 펄스폭 변조 데이터 발생기;
    상기 기준 신호에 동기되어 상기 펄스 코드 변조 데이터를 입력받고, 상기 기준 신호의 한 주기에 두 번의 스위칭 주기를 가지는 펄스폭 변조 신호를 생성하는 펄스폭 변조기; 및
    상기 펄스폭 변조 신호를 증폭하는 펄스폭 변조 신호 증폭기를 포함하며,
    상기 펄스폭 변조 신호의 듀티비는 상기 펄스 코드 변조 데이터의 각 자리값에 따라 결정되는 것을 특징으로 하는 D급 증폭기.
  2. 삭제
  3. 제1항에 있어서, 상기 펄스폭 변조 신호는 상기 스위칭 주기마다 생성되는 제1 펄스 및 제2 펄스를 가지며,
    상기 제1 및 제2 펄스는
    상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 4의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 증가되며,
    상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 2의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 증가되며,
    상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 1의 자리값에 상응하도록 상기 제1 펄스 또는 상기 제2 펄스 중 한 펄스의 듀티비가 증가되도록 생성되는 것을 특징으로 하는 D급 증폭기.
  4. 제3항에 있어서, 상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 제1 및 제2 펄스는 상기 제1 펄스의 양단으로 듀티비가 증가되며, 상기 제2 펄스의 양단으로 듀티비가 증가되는 것을 특징으로 하는 D급 증폭기.
  5. 제4항에 있어서, 상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 제1 펄스는 상기 제1 펄스의 제1 방향으로 듀티비가 증가되며, 상기 제2 펄스는 상기 제1 방향과 대향인 제2 방향으로 듀티비가 증가되는 것을 특징으로 하는 D급 증폭기.
  6. 제5항에 있어서, 상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스는 두 펄스 중 선택된 펄스의 제1 또는 제2 방향 중 선택된 방향으로 듀티비가 증가되는 것을 특징으로 하는 D급 증폭기.
  7. 제6항에 있어서, 상기 펄스 코드 변조 데이터에 이어 입력되는 다음 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스 중 상기 선택된 펄스 외의 다른 펄스는 상기 선택된 방향과 대향인 방향으로 듀티비가 증가되는 것을 특징으로 하는 D급 증폭기.
  8. 제1항에 있어서, 상기 펄스 코드 변조 데이터가 음의 값을 가질 때,
    상기 제1 및 제2 펄스는
    상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 4의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 감소되며,
    상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 2의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 감소되며,
    상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 1의 자리값에 상응하도록 상기 제1 펄스 또는 상기 제2 펄스 중 한 펄스의 듀티비가 감소되도록 생성되는 것을 특징으로 하는 D급 증폭기.
  9. 제8항에 있어서, 상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 제1 및 제2 펄스는 상기 제1 펄스의 양단에서 듀티비가 감소되며, 상기 제2 펄스의 양단에서 듀티비가 감소되는 것을 특징으로 하는 D급 증폭기.
  10. 제9항에 있어서, 상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 제1 펄스는 상기 제1 펄스의 제1 방향으로 듀티비가 감소되며, 상기 제2 펄스는 상기 제1 방향의 대향인 제2 방향으로 듀티비가 감소되는 것을 특징으로 하는 D급 증폭기.
  11. 제10항에 있어서, 상기 펄스 코드 변조 데이터의 1의 음의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스는 상기 두 펄스 중 선택된 한 펄스의 상기 제1 또는 제2 방향 중 선택된 한 방향으로 듀티비가 감소되는 것을 특징으로 하는 D급 증폭기.
  12. 제11항에 있어서, 상기 펄스 코드 변조 데이터에 이어 입력되는 다음 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스 중 상기 선택된 펄스 외의 다른 펄스는 상기 선택된 방향과 대향인 다른 방향으로 듀티비가 감소되는 것을 특징으로 하는 D급 증폭기.
  13. M비트 입력신호를 시그마 델타 변조를 통해 N비트(M>N)의 펄스 코드 변조 데이터로 변환하는 단계;
    시스템 클럭을 카운팅하여, 상기 시그마 델타 변조를 위한 내부클럭 및 펄스폭 변조를 위한 N비트의 기준 신호를 생성하는 단계;
    상기 기준 신호에 동기되어 상기 펄스 코드 변조 데이터를 입력받고, 상기 기준 신호의 한 주기에 두 번의 스위칭 주기를 가지는 펄스폭 변조 신호를 생성하는 단계; 및
    상기 펄스폭 변조 신호를 증폭하는 단계를 포함하며,
    상기 펄스폭 변조 신호의 듀티비는 상기 펄스 코드 변조 데이터의 각 자리값에 따라 결정되는 것을 특징으로 하는 펄스폭 변조 방법.
  14. 제13항에 있어서, 상기 펄스폭 변조 신호는 상기 스위칭 주기마다 생성되는 제1 펄스 및 제2 펄스를 가지며,
    상기 제1 및 제2 펄스는
    상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 4의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 증가되며,
    상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 2의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 증가되며,
    상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 1의 자리값에 상응하도록 상기 제1 펄스 또는 상기 제2 펄스 중 한 펄스의 듀티비가 증가되도록 생성되는 것을 특징으로 하는 펄스폭 변조 방법.
  15. 제14항에 있어서, 상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 제1 및 제2 펄스는 상기 제1 펄스의 양단으로 듀티비가 증가되며, 상기 제2 펄스의 양단으로 듀티비가 증가되는 것을 특징으로 하는 펄스폭 변조 방법.
  16. 제15항에 있어서, 상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 제1 펄스는 상기 제1 펄스의 제1 방향으로 듀티비가 증가되며, 상기 제2 펄스는 상기 제1 방향과 대향인 제2 방향으로 듀티비가 증가되는 것을 특징으로 하는 펄스폭 변조 방법.
  17. 제16항에 있어서, 상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스는 두 펄스 중 선택된 펄스의 제1 또는 제2 방향 중 선택된 방향으로 듀티비가 증가되는 것을 특징으로 하는 펄스폭 변조 방법.
  18. 제17항에 있어서, 상기 펄스 코드 변조 데이터에 이어 입력되는 다음 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스 중 상기 선택된 펄스 외의 다른 펄스는 상기 선택된 방향과 대향인 방향으로 듀티비가 증가되는 것을 특징으로 하는 펄스폭 변조 방법.
  19. 제13항에 있어서, 상기 펄스 코드 변조 데이터가 음의 값을 가질 때,
    상기 제1 및 제2 펄스는
    상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 4의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 감소되며,
    상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 2의 자리값에 상응하도록 상기 제1 및 제2 펄스의 듀티비가 각각 감소되며,
    상기 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 1의 자리값에 상응하도록 상기 제1 펄스 또는 상기 제2 펄스 중 한 펄스의 듀티비가 감소되도록 생성되는 것을 특징으로 하는 펄스폭 변조 방법.
  20. 제19항에 있어서, 상기 펄스 코드 변조 데이터의 4의 자리값이 1인 경우, 상기 제1 및 제2 펄스는 상기 제1 펄스의 양단에서 듀티비가 감소되며, 상기 제2 펄스의 양단에서 듀티비가 감소되는 것을 특징으로 하는 펄스폭 변조 방법.
  21. 제20항에 있어서, 상기 펄스 코드 변조 데이터의 2의 자리값이 1인 경우, 상기 제1 펄스는 상기 제1 펄스의 제1 방향으로 듀티비가 감소되며, 상기 제2 펄스는 상기 제1 방향의 대향인 제2 방향으로 듀티비가 감소되는 것을 특징으로 하는 펄스폭 변조 방법.
  22. 제21항에 있어서, 상기 펄스 코드 변조 데이터의 1의 음의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스는 상기 두 펄스 중 선택된 한 펄스의 상기 제1 또는 제2 방향 중 선택된 한 방향으로 듀티비가 감소되는 것을 특징으로 하는 펄스폭 변조 방법.
  23. 제22항에 있어서, 상기 펄스 코드 변조 데이터에 이어 입력되는 다음 펄스 코드 변조 데이터의 1의 자리값이 1인 경우, 상기 제1 펄스 또는 제2 펄스 중 상기 선택된 펄스 외의 다른 펄스는 상기 선택된 방향과 대향인 다른 방향으로 듀티비가 감소되는 것을 특징으로 하는 펄스폭 변조 방법.
  24. 삭제
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727409B1 (ko) * 2006-02-02 2007-06-13 삼성전자주식회사 펄스폭 변조 방법 및 이를 이용한 디지털 파워앰프
WO2008050282A1 (en) * 2006-10-27 2008-05-02 Koninklijke Philips Electronics N.V. Method and device for measuring a flux of a selected individual lightsource among a plurality of lightsources
US8255844B2 (en) * 2006-12-04 2012-08-28 Fujitsu Limited Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
KR100861920B1 (ko) * 2007-05-10 2008-10-09 삼성전자주식회사 비대칭형 펄스폭 변조 신호 발생기 및 그 방법
JP5141182B2 (ja) * 2007-10-24 2013-02-13 ヤマハ株式会社 信号生成装置およびｄ級増幅装置
JP5278475B2 (ja) * 2011-03-28 2013-09-04 株式会社デンソー 情報伝達装置
JP2013017047A (ja) * 2011-07-04 2013-01-24 Rohm Co Ltd パルス幅変調器および音声信号出力装置
KR101982492B1 (ko) * 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
EP2985910A1 (en) * 2014-08-14 2016-02-17 Alcatel Lucent Apparatuses, methods and computer programs to provide information related to a pulse width modulated signal and to determine a look-up table
US10566962B2 (en) * 2017-10-02 2020-02-18 Cirrus Logic, Inc. Pulse-width modulation
KR102636148B1 (ko) * 2017-11-21 2024-02-14 삼성전자주식회사 신호 수신기의 동작 방법, 펄스 폭 제어기, 및 그것들을 포함하는 전자 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148168A (en) 1990-05-16 1992-09-15 Sony Corporation Digital-to-analog converter using pulse-width modulation
US5901176A (en) 1997-04-29 1999-05-04 Hewlett-Packard Company Delta-sigma pulse width modulator control circuit
JP2001345705A (ja) 2000-06-01 2001-12-14 Asahi Kasei Microsystems Kk 多ビットｐｄｍ信号利得調整回路
KR20030011809A (ko) * 2001-02-19 2003-02-11 소니 가부시끼 가이샤 스위칭 전력증폭기 및 스위칭 전력증폭기의 스위칭제어방법
KR20030097020A (ko) * 2002-06-18 2003-12-31 삼성전자주식회사 Ｄ급 증폭기에서의 펄스폭변조신호 발생회로,펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를포함하는 ｄ급 증폭기

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3991265A (en) * 1973-05-23 1976-11-09 Hitachi Electronics, Ltd. Signal editing and processing apparatus
JPS56166630A (en) * 1980-05-28 1981-12-21 Toshiba Corp Digital-to-analog converter
JPS6091727A (ja) * 1983-10-25 1985-05-23 Sony Corp デジタル・アナログ変換装置
JPS60100830A (ja) * 1983-11-05 1985-06-04 Sony Corp デジタル・アナログ変換装置
JPS6139728A (ja) * 1984-07-31 1986-02-25 Sony Corp デジタル・アナログ変換装置
JPS6139729A (ja) * 1984-07-31 1986-02-25 Sony Corp デジタル・アナログ変換装置
JPH0787375B2 (ja) 1988-09-29 1995-09-20 日本ビクター株式会社 Ｐｗｍ型ｄ／ａ変換器
US5617058A (en) * 1995-11-13 1997-04-01 Apogee Technology, Inc. Digital signal processing for linearization of small input signals to a tri-state power switch
US5959501A (en) 1998-01-14 1999-09-28 Harris Corporation Class D amplifier with scaled clock and related methods
US6593807B2 (en) * 2000-12-21 2003-07-15 William Harris Groves, Jr. Digital amplifier with improved performance
JP4301956B2 (ja) * 2002-01-18 2009-07-22 アメリカン・テクノロジー・コーポレーション 変調器及び増幅器
US7492217B2 (en) * 2004-11-12 2009-02-17 Texas Instruments Incorporated On-the-fly introduction of inter-channel delay in a pulse-width-modulation amplifier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148168A (en) 1990-05-16 1992-09-15 Sony Corporation Digital-to-analog converter using pulse-width modulation
US5901176A (en) 1997-04-29 1999-05-04 Hewlett-Packard Company Delta-sigma pulse width modulator control circuit
JP2001345705A (ja) 2000-06-01 2001-12-14 Asahi Kasei Microsystems Kk 多ビットｐｄｍ信号利得調整回路
KR20030011809A (ko) * 2001-02-19 2003-02-11 소니 가부시끼 가이샤 스위칭 전력증폭기 및 스위칭 전력증폭기의 스위칭제어방법
KR20030097020A (ko) * 2002-06-18 2003-12-31 삼성전자주식회사 Ｄ급 증폭기에서의 펄스폭변조신호 발생회로,펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를포함하는 ｄ급 증폭기

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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Publication number Publication date
US20050264350A1 (en) 2005-12-01
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