JP5141182B2 - 信号生成装置およびd級増幅装置 - Google Patents

信号生成装置およびd級増幅装置 Download PDF

Info

Publication number
JP5141182B2
JP5141182B2 JP2007276112A JP2007276112A JP5141182B2 JP 5141182 B2 JP5141182 B2 JP 5141182B2 JP 2007276112 A JP2007276112 A JP 2007276112A JP 2007276112 A JP2007276112 A JP 2007276112A JP 5141182 B2 JP5141182 B2 JP 5141182B2
Authority
JP
Japan
Prior art keywords
data
pulse width
width modulation
pulse
modulation signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007276112A
Other languages
English (en)
Other versions
JP2009105703A (ja
Inventor
守人 森島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP2007276112A priority Critical patent/JP5141182B2/ja
Priority to US12/288,580 priority patent/US7816981B2/en
Priority to EP08018577.0A priority patent/EP2056452A3/en
Publication of JP2009105703A publication Critical patent/JP2009105703A/ja
Application granted granted Critical
Publication of JP5141182B2 publication Critical patent/JP5141182B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217Class D power amplifiers; Switching amplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217Class D power amplifiers; Switching amplifiers
    • H03F3/2173Class D power amplifiers; Switching amplifiers of the bridge type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

本発明は、複数のデータの時系列に応じてパルス幅が設定された信号(以下「パルス幅変調信号」という)を生成する技術に関する。
デジタル形式のデータの時系列からパルス幅変調信号を生成する信号生成装置(PWM変調回路)は例えばD級増幅装置に好適に利用される。特許文献1には、パルス幅変調信号の各パルスにおける前縁および後縁の時点を2個のデータに応じて制御することで、パルス幅変調信号にてパルスが配置される周期(以下「パルス周期」という)をデータのサンプリング周期の2倍の時間長とする技術が開示されている。また、特許文献1には、同位相の関係にある2系統のパルス幅変調信号(w1(t),w2(t))を、両信号の差分に相当する2個のパルスが2個のデータに応じたパルス幅となるように生成する構成も記載されている。
特開2006−54815号公報
しかし、特許文献1に開示された何れの構成においてもパルス周期毎に2個のデータの変調が実行されるに過ぎないから、サンプリング周期をパルス周期の半分を下回る時間長に設定できないという制約がある。以上の事情に鑑みて、本発明は、サンプリング周期をパルス周期に対して充分に短い時間に設定する(すなわち、サンプリング周波数を充分に上昇させる)ことを目的としている。
以上の課題を解決するために、本発明に係る信号生成装置は、第1データと第2データと第3データと第4データとを含む複数のデータを所定のサンプリング周期で配列したデータ系列を生成するデータ生成手段(例えば図1のノイズシェーピングフィルタ12)と、前縁の時点が第1データに応じて設定されるとともに後縁の時点が第2データに応じて設定されたパルスをサンプリング周期よりも長いパルス周期で配置した第1パルス幅変調信号を生成する第1信号生成手段(例えば図3の信号生成部54[1])と、前縁の時点が第3データに応じて設定されるとともに後縁の時点が第4データに応じて設定されたパルスを第1パルス幅変調信号の各パルスの間に配置した第2パルス幅変調信号を生成する第2信号生成手段(例えば図3の信号生成部54[2])と、第1パルス幅変調信号のパルスと第2パルス幅変調信号のパルスとが重複する場合に第1パルス幅変調信号および第2パルス幅変調信号の論理レベルを相違させる調整手段(例えば図3の調整部56)とを具備する。
以上の構成においては、第1パルス幅変調信号のパルスが第1データと第2データとに応じて規定されるとともに第2パルス幅変調信号のパルスが第3データと第4データとに応じて規定されるから、サンプリング周期をパルス周期に対して充分に短い時間に設定する(すなわちデータ系列のサンプリング周波数を充分に上昇させる)ことが可能である。したがって、第1パルス幅変調信号および第2パルス幅変調信号に応じて負荷回路に供給される電力を高い分解能(刻み幅)で制御するとともに当該電力のダイナミックレンジを容易に確保する(SN比を向上させる)ことができる。また、相前後するデータの数値が大幅に変化することで第1パルス幅変調信号のパルスと第2パルス幅変調信号のパルスとが重複した場合であっても、データ系列に応じて負荷回路を適切に駆動することが可能である。なお、本発明の好適な態様において、第1パルス幅変調信号における各パルスの間隔と第2パルス幅変調信号における各パルスの間隔とは等しい。
なお、データ生成手段の典型例は、量子化雑音を抑制するノイズシェーピングフィルタである。ただし、例えば、上位装置から供給されるデータ系列を所定のサンプリング周期でオーバーサンプリングするオーバーサンプリング回路もデータ生成手段として採用され得る。すなわち、データ生成手段は、複数のデータが所定のサンプリング周期で配列されたデータ系列を出力する手段であればよく、具体的な構成の如何は不問である。また、3系統以上のパルス幅変調信号を生成する構成も本発明の範囲に包含される。3系統以上のパルス幅変調信号を生成する構成においては、3系統以上のなかから選択されたひとつのパルス幅変調信号が本発明の第1パルス幅変調信号と把握され、他のひとつのパルス幅変調信号が本発明の第2パルス幅変調信号と把握される。
本発明の好適な態様において、第1信号生成手段は、第1データまたは第2データの数値が大きいほどパルス幅が増加するように第1パルス幅変調信号を生成し、第2信号生成手段は、第3データまたは第4データの数値が大きいほどパルス幅が減少するように第2パルス幅変調信号を生成する。以上の態様によれば、第1パルス幅変調信号のパルスと第2パルス幅変調信号のパルスとの重複の可能性が低減される。
以上の各態様に係る信号処理装置はD級増幅装置に好適に採用される。本発明のひとつの態様に係るD級増幅装置は、前述の何れかの態様に係る信号生成装置と、負荷回路に対する電力の供給を第1パルス幅変調信号に応じて制御する第1駆動手段(例えば図1の駆動部21)と、負荷回路に対する電力の供給を第2パルス幅変調信号に応じて制御する第2駆動手段(例えば図1の駆動部22)とを具備する。
図1は、本発明の実施の形態に係るD級増幅装置の構成を示すブロック図である。図1に示すように、D級増幅装置100は、信号生成装置10と駆動装置20とを具備する。信号生成装置10には上位装置からデータ系列DTaが供給される。データ系列DTaは、サンプリング周波数fsで生成されたNsビットのデータの時系列である。信号生成装置10は、データ系列DTaから2系統のパルス幅変調信号S1およびS2を生成する。なお、以下の説明において、パルス幅変調信号S1に関連する要素とパルス幅変調信号S2に関連する要素とで説明が共通する場合には、当該要素の符号に添字i(i=1,2)を付加することで個別の説明を省略する。
駆動装置20は、パルス幅変調信号S1およびS2に基づいて負荷回路30をBTL(Bridge Tied Load)方式で駆動するフルブリッジ型の駆動回路である。図1にはスピーカ装置を負荷回路30とした場合が例示されている。駆動装置20は、駆動部21および22を具備する。駆動部21および22の各々は、スイッチング素子SWaおよびSWbとインバータ回路INVとで構成される。スイッチング素子SWaおよびSWbは、電源線間に直列に接続されたNチャネル型の電界効果型トランジスタである。インバータ回路INVの出力端はスイッチング素子SWbのゲートに接続される。パルス幅変調信号S1は、駆動部21のスイッチング素子SWaのゲートと駆動部21のインバータ回路INVの入力端とに供給され、パルス幅変調信号S2は、駆動部22のスイッチング素子SWaのゲートと駆動部22のインバータ回路INVの入力端とに供給される。
以上の構成において、パルス幅変調信号S1がハイレベルに設定されるとともにパルス幅変調信号S2がローレベルに設定されると、駆動部21のスイッチング素子SWaから負荷回路30を経由して駆動部22のスイッチング素子SWbに至る経路に駆動電流IDRが流れる。一方、パルス幅変調信号S1がローレベルに設定されるとともにパルス幅変調信号S2がハイレベルに設定されると、駆動部22のスイッチング素子SWaから負荷回路30を経由して駆動部21のスイッチング素子SWbに至る経路に駆動電流IDRが流れる。
図1に示すように、信号生成装置10は、ノイズシェーピングフィルタ12とパルス幅変調回路14とを具備する。ノイズシェーピングフィルタ12は、可聴域での量子化雑音を抑制(ノイズシェーピング)しながらデータ系列DTaからデータ系列DTbを生成する。データ系列DTbは、データ系列DTaの各データのビット数Nsを下回るビット数NnsのデータXの時系列である。データ系列DTbのサンプリング周波数fnsは、データ系列DTaのサンプリング周波数fsを上回る。
パルス幅変調回路14は、データ系列DTbの各データXをパルス幅変調することでパルス幅変調信号S1およびS2を生成する。図2は、パルス幅変調回路14の動作を説明するためのタイミングチャートである。図2に示すように、パルス幅変調信号S1は、単位期間T1毎にパルスP1を配置した信号である。一方、パルス幅変調信号S2は、単位期間T2毎にパルスP2を配置した信号である。単位期間T1とT2とは共通の時間長(パルス周期)TPに設定される。パルス幅変調信号S1とパルス幅変調信号S2との位相差は180度である。したがって、パルス幅変調信号S2の各パルスP2は、パルス幅変調信号S1において相前後するパルスP1の間に位置する。
図3は、パルス幅変調回路14の具体的な構成を例示するブロック図である。図3に示すように、パルス幅変調回路14は、変換部52と信号生成部54[1]および54[2]と調整部56とを具備する。変換部52には、図2に示すように、サンプリング周波数fnsに対応したサンプリング周期Tns毎にデータ系列DTbの各データX(X[1],X[2],X[3],……)がノイズシェーピングフィルタ12から順次に供給される。相連続する4個のデータXの集合(以下「単位系列」という)Uを単位としてデータ系列DTbを便宜的に区分する。
図3の信号生成部54[1]はパルス幅変調信号S1を生成し、信号生成部54[2]はパルス幅変調信号S2を生成する。パルス幅変調信号S1のひとつのパルスP1とパルス幅変調信号S2のひとつのパルスP2とはひとつの単位系列Uの4個のデータX(例えばX[1]〜X[4])に応じて規定される。さらに詳述すると、信号生成部54[1]は、パルスP1の前縁の時点を単位系列Uの第1番目のデータX(X[1],X[5],……)に応じて設定し、パルスP1の後縁の時点を単位系列Uの第2番目のデータX(X[2],X[6],……)に応じて設定する。また、信号生成部54[2]は、パルスP2の前縁の時点を単位系列Uの第3番目のデータX(X[3],X[7],……)に応じて設定し、パルスP2の後縁の時点を単位系列Uの第4番目のデータX(X[4],X[8],……)に応じて設定する。
図3の変換部52は、パルスP1およびP2を規定するためのパルス規定データ(DON1,DOFF1,DON2,DOFF2)を単位系列U内の4個のデータXから生成する。パルス規定データDONiは、パルスPiの前縁(立上がり)の時点を規定するデータであり、パルス規定データDOFFiは、パルスPiの後縁(立下がり)の時点を規定するデータである。
パルス規定データ(DON1,DOFF1,DON2,DOFF2)の生成には2種類の変換関数F1およびF2が使用される。図4は、変換関数F1およびF2の内容を例示するグラフである。図4に示すように、変換関数F1は、データXの数値が最小値(-x)である場合に関数値F1(X)がゼロとなり、データXの数値の増加とともに関数値F1(X)が直線的に増加して、データXの数値が最大値(x)である場合に関数値F1(X)が所定値pとなるように定義される。一方、変換関数F2は、データXの数値が最小値(-x)である場合に関数値F2(X)が所定値pとなり、データXの数値の増加とともに関数値F2(X)が直線的に減少して、データXの数値が最大値(x)である場合に関数値F2(X)がゼロとなるように定義される。
図3の変換部52は、単位系列Uの第1番目のデータX[1]を変換関数F1に代入した関数値F1(X[1])を所定値pから減算した数値(p−F1(X[1]))をパルス規定データDON1に設定し、単位系列Uの第2番目のデータX[2]を変換関数F1に代入した関数値F1(X[2])と所定値pとの加算値(p+F1(X[2]))をパルス規定データDOFF1に設定する。さらに、変換部52は、単位系列Uの第3番目のデータX[3]を変換関数F2に代入した関数値F2(X[3])を所定値pから減算した数値(p−F2(X[3]))をパルス規定データDON2に設定し、単位系列Uの第4番目のデータX[4]を変換関数F2に代入した関数値F2(X[4])と所定値pとの加算値(p+F2(X[4]))をパルス規定データDOFF2に設定する。なお、以上においてはデータX[1]〜X[4]の単位系列Uを例示したが、他の単位系列U(例えばデータX[5]〜X[8]で構成される単位系列U)についても同様の規則によってパルス規定データ(DON1,DOFF1,DON2,DOFF2)が順次に生成される。
信号生成部54[i]は、保持部62A[i]および62B[i]と計数部64[i]と比較部66A[i]および66B[i]と波形生成部68[i]とで構成される。保持部62A[i]および62B[i]には信号TRGiが供給される。図2に示すように、信号TRG1とTRG2とは、位相差が180度でパルス周期TPと同周期の信号である。すなわち、信号TRG1は各単位期間T1の始点(終点)にて立下がり、信号TRG2は各単位期間T2の始点(終点)にて立下がる。図2に示すように、保持部62A[i]は、変換部52が生成したパルス規定データDONiを信号TRGiの立下がりの時点で保持および出力する回路(ラッチ回路)である。同様に、保持部62B[i]は、変換部52が生成したパルス規定データDOFFiを信号TRGiの立下がりの時点で保持および出力する。
図3の計数部64[i]は計数値Ciを生成するカウンタである。図2に示すように、計数値Ciは、単位期間Tiの始点にてゼロに初期化されるとともに時間の経過とともに直線的に増加して単位期間Tiの終点で所定値2pに到達する。したがって、計数値Ciは、パルス周期TPを周期とする鋸歯状の波形を表す。
図5は、ひとつの単位期間Ti内における計数値Ciとパルス幅変調信号Siとの関係を示すタイミングチャートである。比較部66A[i]は、保持部62A[i]が出力するパルス規定データDONiと計数部64[i]が出力する計数値Ciとを比較し、図5に示すように計数値Ciがパルス規定データDONiの数値を超えた時点でセット信号PSETを出力する。一方、比較部66B[i]は、保持部62B[i]が出力するパルス規定データDOFFiと計数部64[i]が出力する計数値Ciとを比較し、図5に示すように計数値Ciがパルス規定データDOFFiの数値を超えた時点でリセット信号PRESを出力する。
図3の波形生成部68[i]は、比較部66A[i]からセット信号PSETが出力された時点でパルス幅変調信号Siをローレベルからハイレベルに変化させ(すなわちパルスPiの前縁を形成し)、比較部66B[i]からリセット信号PRESが出力された時点でパルス幅変調信号Siをハイレベルからローレベルに変化させる(すなわちパルスPiの後縁を形成する)。したがって、図5に示すように、パルスPiは、単位期間Tiを2等分する時点tcからパルス規定データDONiに応じた時間長だけ手前の時点を前縁とし、中点tcからパルス規定データDOFFiに応じた時間長が経過した時点を後縁とした形状となる。
データXの数値が大きいほどパルス規定データDON1の数値(p−F1(X))は減少するから、データXの数値が大きいほどパルスP1の前縁は手前の時点となる。また、データXの数値が大きいほどパルス規定データDOFF1の数値(p+F1(X))は増加するから、データXの数値が大きいほどパルスP1の後縁は遅延した時点となる。すなわち、単位系列Uの第1番目または第2番目のデータXの数値が大きいほどパルス幅変調信号S1におけるパルスP1のパルス幅は増加する。例えば、単位系列UのデータX[1]およびX[2]の数値が最大値(x)である場合に関数値F1(X[1])およびF1(X[2])は所定値pとなるから(図4参照)、パルス規定データDON1の数値(p−F1(X[1]))はゼロに設定されるとともにパルス規定データDOFF1の数値(p+F1(X[2]))は所定値2pに設定される。したがって、単位期間T1におけるパルス幅変調信号S1のデューティ比は100%となる。
一方、データXの数値が大きいほどパルス規定データDON2の数値(p−F2(X))は増加するから、データXの数値が大きいほどパルスP2の前縁は遅延した時点となる。また、データXの数値が大きいほどパルス規定データDOFF2の数値(p+F2(X))は減少するから、データXの数値が大きいほどパルスP2の後縁は手前の時点となる。すなわち、単位系列Uの第3番目または第4番目のデータXの数値が大きいほどパルス幅変調信号S2におけるパルスP2のパルス幅は減少する。例えば、単位系列UのデータX[3]およびX[4]の数値が最大値(x)である場合に関数値F2(X[3])およびF2(X[4])はゼロとなるから(図4参照)、パルス規定データDON2の数値(p−F1(X[3]))およびパルス規定データDOFF2の数値(p+F2(X[4]))は何れも所定値pに設定される。したがって、単位期間T2におけるパルス幅変調信号S2のデューティ比は0%となる。
ところで、データXの数値の大小とパルス幅の長短との関係がパルスP1とP2とで逆転しているとは言っても、例えば単位系列U内でデータXの数値が大幅に変化した場合には、パルスP1およびP2の双方がハイレベルに遷移する(すなわちパルスP1とP2とが重複する)可能性がある。例えば、単位系列UのデータX[2]が充分に大きい数値であってデータX[3]が充分に小さい数値である場合、パルスP1およびP2の双方のパルス幅が増加して両者が重複する。図3の調整部56は、以上のようなパルスの重複を回避するための手段である。すなわち、調整部56は、パルスP1とP2とが重複する場合に、パルス幅変調信号S1およびS2の論理レベルを相違させる。例えば、調整部56は、パルスP1およびP2の一方をハイレベルに維持するとともに他方を強制的にローレベルに変化させる。以上の構成によれば、駆動部21のスイッチング素子SWaと駆動部22のスイッチング素子SWaとが同時に導通する可能性が排除されるから、データ系列DTbの各データXに応じて負荷回路30を適切に駆動することが可能である。
以上に説明したように、パルス幅変調信号S1は、単位系列Uのうち前半の2個のデータXをパルス幅変調したパルスP1を単位期間T1毎に配列した信号となり、パルス幅変調信号S2は、単位系列Uのうち後半の2個のデータXをパルス幅変調したパルスP2を単位期間T2毎に配列した信号となる。したがって、1個のデータでパルス幅変調信号の1個のパルスのパルス幅が制御される構成と比較して、パルス幅変調信号S1およびS2の分解能(駆動電流IDRの電流量の刻み幅)を向上することが可能である。
また、以上のように単位系列Uの4個のデータXがパルス周期TP内にてパルス幅変調されるから、図2に示すようにパルス周期TPはサンプリング周期Tnsの4周期分の時間長に設定される。換言すると、サンプリング周波数fnsを、パルス幅変調信号S1およびS2のパルス周期TPに対応した周波数(以下「キャリア周波数」という)fpの4倍に設定することができる。図6の部分(A)および部分(B)は、ノイズシェーピングフィルタ12が出力するデータ系列DTbが表す信号成分CSと量子化雑音CNとの関係を示す概念図である。図6の部分(A)においては、サンプリング周波数fnsをキャリア周波数fpと同じ周波数に設定した従来の構成が想定され、図6の部分(B)においては、サンプリング周波数fnsをキャリア周波数fpの4倍に設定した本形態の構成が想定されている。同図に示すように、本形態においては、サンプリング周波数fnsの上昇によって、量子化雑音CNの分布する帯域が拡大する一方、量子化雑音CNの強度(特に信号成分CSの分布する帯域に重畳された量子化雑音CNの強度)は図6の部分(A)の場合の約1/4に低減される。したがって、駆動電流IDRの電流量のダイナミックレンジを充分に確保する(駆動電流IDRのSN比を向上する)ことが可能である。
なお、以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば以下の通りである。なお、以下に例示する態様を組合わせてもよい。
(1)変形例1
データ系列DTbの各データXの数値と関数値F1(X)およびF2(X)との関係は図4の例示に限定されない。例えば、図7に示すように、データXの数値が所定値(-x0)を下回る場合に関数値F1(X)がゼロとなり、データXの数値が所定値(x0)を上回る場合に関数値F2(X)がゼロとなるように変換関数F1およびF2を定義してもよい。図7の態様においては、データXの数値が所定値(-x0)を下回る場合にはパルスP1のパルス幅がゼロとなり、データXの数値が所定値x0を上回る場合にはパルスP2のパルス幅がゼロとなる。したがって、負荷回路30に流れる駆動電流IDRの電流量を抑制することが可能である。ただし、図7の態様においては、図8に例示するように、データXの数値と駆動電流IDRの電流量(level)との関係が直線とならない。そこで、変換関数F1およびF2を図9のように定義することで、駆動電流IDRの電流量をデータXの数値に応じて直線的に変化させる構成も好適に採用される。
(2)変形例2
以上の形態においては、信号生成装置10が2系統のパルス幅変調信号S1およびS2を生成したが、パルス幅変調信号Sの総数は適宜に変更される。図10は、信号生成装置10が3系統のパルス幅変調信号S1〜S3を生成する動作を説明するためのタイミングチャートである。データ系列DTbを区分した単位系列Uは6個のデータX(X[1]〜X[6])を含む。パルス幅変調信号S1およびS2は、単位系列U内のデータX[1]〜X[4]に応じて前述の形態と同様に生成される。一方、パルス幅変調信号S3のパルスP3は、単位系列U内の第5番目のデータX[5]に応じて前縁の時点が設定されるとともに第6番目のデータX[6]に応じて後縁の時点が設定される。以上の構成によれば、サンプリング周期Tnsをパルス周期TPに対してさらに短縮することが可能である。
本発明の実施の形態に係るD級増幅装置の構成を示すブロック図である。 パルス幅変調回路の動作を説明するためのタイミングチャートである。 パルス幅変調回路の構成を示すブロック図である。 変換部が使用する変換関数の内容を示すグラフである。 計数値とパルスとの関係を示すタイミングチャートである。 本形態による効果を説明するための概念図である。 変形例に係る変換関数の内容を示すグラフである。 変形例に係るデータと駆動電流の電流量との関係を示すグラフである。 変形例に係る変換関数の内容を示すグラフである。 変形例に係るパルス幅変調回路の動作を示すタイミングチャートである。
符号の説明
100……D級増幅装置、10……信号生成装置、12……ノイズシェーピングフィルタ、14……パルス幅変調回路、20……駆動装置、21,22……駆動部、30……負荷回路、52……変換部、54[1],54[2]……信号生成部、56……調整部、62A[1],62B[1],62A[2],62B[2]……保持部、64[1],64[2]……計数部、66A[1],66B[1],66A[2],66B[2]……比較部、68[1],68[2]……波形生成部。

Claims (3)

  1. 第1データと第2データと第3データと第4データとを含む複数のデータを所定のサンプリング周期で配列したデータ系列を生成するデータ生成手段と、
    前縁の時点が前記第1データに応じて設定されるとともに後縁の時点が前記第2データに応じて設定されたパルスを前記サンプリング周期よりも長いパルス周期で配置した第1パルス幅変調信号を生成する第1信号生成手段と、
    前縁の時点が前記第3データに応じて設定されるとともに後縁の時点が前記第4データに応じて設定されたパルスを前記第1パルス幅変調信号の各パルスの間に配置した第2パルス幅変調信号を生成する第2信号生成手段と
    前記第1パルス幅変調信号のパルスと前記第2パルス幅変調信号のパルスとが重複する場合に前記第1パルス幅変調信号および前記第2パルス幅変調信号の論理レベルを相違させる調整手段と
    を具備する信号生成装置。
  2. 前記第1信号生成手段は、前記第1データまたは前記第2データの数値が大きいほどパルス幅が増加するように前記第1パルス幅変調信号を生成し、
    前記第2信号生成手段は、前記第3データまたは前記第4データの数値が大きいほどパルス幅が減少するように前記第2パルス幅変調信号を生成する
    請求項1の信号生成装置。
  3. 請求項1または請求項2の信号生成装置と、
    負荷回路に対する電力の供給を前記第1パルス幅変調信号に応じて制御する第1駆動手段と、
    前記負荷回路に対する電力の供給を前記第2パルス幅変調信号に応じて制御する第2駆動手段と
    を具備するD級増幅装置。
JP2007276112A 2007-10-24 2007-10-24 信号生成装置およびd級増幅装置 Expired - Fee Related JP5141182B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007276112A JP5141182B2 (ja) 2007-10-24 2007-10-24 信号生成装置およびd級増幅装置
US12/288,580 US7816981B2 (en) 2007-10-24 2008-10-22 Signal generating apparatus and class-D amplifying apparatus
EP08018577.0A EP2056452A3 (en) 2007-10-24 2008-10-23 Signal generating apparatus and class-D- amplifying apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007276112A JP5141182B2 (ja) 2007-10-24 2007-10-24 信号生成装置およびd級増幅装置

Publications (2)

Publication Number Publication Date
JP2009105703A JP2009105703A (ja) 2009-05-14
JP5141182B2 true JP5141182B2 (ja) 2013-02-13

Family

ID=40466892

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007276112A Expired - Fee Related JP5141182B2 (ja) 2007-10-24 2007-10-24 信号生成装置およびd級増幅装置

Country Status (3)

Country Link
US (1) US7816981B2 (ja)
EP (1) EP2056452A3 (ja)
JP (1) JP5141182B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US12003222B2 (en) * 2021-08-13 2024-06-04 Texas Instruments Incorporated Methods and apparatus to generate a modulation protocol to output audio
US12034420B2 (en) 2021-09-30 2024-07-09 Texas Instruments Incorporated Switching amplifier having linear transition totem pole modulation

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3900823A (en) * 1973-03-28 1975-08-19 Nathan O Sokal Amplifying and processing apparatus for modulated carrier signals
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
JPH0715248A (ja) * 1993-06-22 1995-01-17 Fujitsu Ten Ltd デジタルアンプ
US5422597A (en) * 1994-05-31 1995-06-06 Motorola, Inc. Means and method of enhancing signal resolution and dynamic range extension in a pulse width modulation amplifier
US5901176A (en) * 1997-04-29 1999-05-04 Hewlett-Packard Company Delta-sigma pulse width modulator control circuit
JP2002230905A (ja) * 2001-01-29 2002-08-16 Niigata Seimitsu Kk 音声再生装置および方法
JP3896894B2 (ja) * 2002-05-13 2007-03-22 ソニー株式会社 電力増幅装置
EP1429454A1 (en) * 2002-12-11 2004-06-16 Dialog Semiconductor GmbH Center of gravity compensation of class-D amplifier
EP1623501B1 (en) * 2003-05-12 2007-03-07 D2Audio Corporation Systems and methods for providing multi channel pulse width modulated audio with staggered outputs
JP4027276B2 (ja) * 2003-07-09 2007-12-26 シャープ株式会社 ディジタルアンプ及びこれを用いたオーディオ再生装置
JP2005079692A (ja) * 2003-08-28 2005-03-24 Renesas Technology Corp 信号処理装置及びd級アンプ装置
JP2005244595A (ja) * 2004-02-26 2005-09-08 Denon Ltd デジタルアンプ
KR100604981B1 (ko) * 2004-05-27 2006-07-26 삼성전자주식회사 디급 증폭기 및 펄스폭 변조 방법
JP4444037B2 (ja) 2004-08-16 2010-03-31 昭彦 米谷 デジタルパルス幅変調信号発生器
JP2006238293A (ja) * 2005-02-28 2006-09-07 Yamaha Corp D級増幅器
US7498876B2 (en) * 2005-06-20 2009-03-03 Agere Systems Inc. Amplifier having half-wave tracking power rails
JP2007166190A (ja) * 2005-12-13 2007-06-28 Matsushita Electric Ind Co Ltd D級アンプ
JP4513022B2 (ja) * 2005-12-28 2010-07-28 ソニー株式会社 ディジタルアンプ装置及びディジタルアンプ装置のリセット方法
CN101379703B (zh) * 2006-01-31 2012-11-21 D2音频有限公司 用于脉宽调制非对称信号级的系统和方法
US7626519B2 (en) * 2007-05-30 2009-12-01 Texas Instruments Incorporated Pulse-width modulation of pulse-code modulated signals at selectable or dynamically varying sample rates

Also Published As

Publication number Publication date
JP2009105703A (ja) 2009-05-14
US20090108932A1 (en) 2009-04-30
US7816981B2 (en) 2010-10-19
EP2056452A2 (en) 2009-05-06
EP2056452A3 (en) 2016-08-03

Similar Documents

Publication Publication Date Title
US8284953B2 (en) Circuit and method of reducing pop-up noise in a digital amplifier
US7453387B2 (en) Pulse width modulation in digital power amplifier
US20060158359A1 (en) Pulse width modulator quantisation circuit
JP2003051724A (ja) デジタルパワーアンプ及びデジタルアナログ変換器
WO2002061941A1 (fr) Appareil et procede de reproduction audio
JP3126735U (ja) モータ制御回路
JP2010056926A (ja) D/a変換回路およびデジタル入力型d級増幅器
US20160233855A1 (en) Pulse Width Modulation
JP5141182B2 (ja) 信号生成装置およびd級増幅装置
EP2448114B1 (en) Method and apparatus for efficient and distortion compensated digital Class-D amplifier ternary modulation scheme
JP2004289789A (ja) 3物理的レベルを用いたマルチレベルd級増幅器
JP2007124625A (ja) D級増幅器
JP4513022B2 (ja) ディジタルアンプ装置及びディジタルアンプ装置のリセット方法
TWI334268B (en) Class-d audio amplifier with half-swing pulse-width-modulation
EP3910791B1 (en) Class-d amplifier with high dynamic range
JP2008160580A (ja) ディジタルアンプおよびスイッチング回数制御方法
US8773197B2 (en) Distortion correction in class-D amplifiers
JP3988555B2 (ja) D級増幅器
JP5343797B2 (ja) 増幅回路
JP4481212B2 (ja) デジタルスイッチングアンプ
JP4652757B2 (ja) 負荷駆動回路およびモータ駆動回路
JP4466695B2 (ja) D級増幅回路
CN101527548A (zh) D类放大器产生pwm控制信号的电路及方法
US7889001B2 (en) Systems and methods of reduced distortion in a class D amplifier
JP2009089289A (ja) D級増幅器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121023

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121105

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5141182

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees