JP2003051724A - デジタルパワーアンプ及びデジタルアナログ変換器 - Google Patents
デジタルパワーアンプ及びデジタルアナログ変換器Info
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2173—Class D power amplifiers; Switching amplifiers of the bridge type
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/331—Sigma delta modulation being used in an amplifying circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 Ｄ級増幅器における電力消費を削減する。
【解決手段】 入力信号Ｓ１を当該入力信号の信号レベ
ルに応じてＰＷＭ信号に変換するＰＷＭ手段２によって
生成されたＰＷＭ信号Ｓ２、Ｓ３によりスイッチング制
御される出力段３を有したＤ級増幅器１でなるデジタル
パワーアンプあって、このＰＷＭ手段によって生成され
たこのＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比率の
検出手段１１、１２と、この出力段のスイッチング状態
を停止させる停止手段１３とを備え、この検出手段によ
ってＰＷＭ信号のＰＷＭ比率が５０％であることが検出
されたとき、当該検出に基づきこの停止手段を制御して
出力段のスイッチングを停止させるようにした。
ルに応じてＰＷＭ信号に変換するＰＷＭ手段２によって
生成されたＰＷＭ信号Ｓ２、Ｓ３によりスイッチング制
御される出力段３を有したＤ級増幅器１でなるデジタル
パワーアンプあって、このＰＷＭ手段によって生成され
たこのＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比率の
検出手段１１、１２と、この出力段のスイッチング状態
を停止させる停止手段１３とを備え、この検出手段によ
ってＰＷＭ信号のＰＷＭ比率が５０％であることが検出
されたとき、当該検出に基づきこの停止手段を制御して
出力段のスイッチングを停止させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電力増幅段をスイ
ッチング動作するようにした音声帯域信号の電力増幅器
等に適用して好適なデジタルパワーアンプ及びデジタル
アナログ変換器に関する。
ッチング動作するようにした音声帯域信号の電力増幅器
等に適用して好適なデジタルパワーアンプ及びデジタル
アナログ変換器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、Ｄ級増幅（ｃｌａｓｓ Ｄ ｏｐｅｒｔｉｏｎ）と
呼称される信号増幅器が、可聴周波数（ａｕｄｉｏ ｆ
ｒｅｑｕｅｎｃｙ）帯域信号の増幅器の形態例として知
られている。
来、Ｄ級増幅（ｃｌａｓｓ Ｄ ｏｐｅｒｔｉｏｎ）と
呼称される信号増幅器が、可聴周波数（ａｕｄｉｏ ｆ
ｒｅｑｕｅｎｃｙ）帯域信号の増幅器の形態例として知
られている。
【０００３】斯かる従来のＤ級電力増幅器例を図５に示
して説明する。このＤ級電力増幅器はパルス幅変調増幅
器（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ
ａｍｐｌｉｆｉｅｒ）２、電力スイッチング回路部３及
びローパス型周波数フィルタ部６で構成されている。ま
た９はスピーカである。
して説明する。このＤ級電力増幅器はパルス幅変調増幅
器（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ
ａｍｐｌｉｆｉｅｒ）２、電力スイッチング回路部３及
びローパス型周波数フィルタ部６で構成されている。ま
た９はスピーカである。
【０００４】この電力スイッチング回路部３はＮチャン
ネルのパワーＭＯＳＦＥＴ素子４のソースとＮチャンネ
ルのパワーＭＯＳＦＥＴ素子５のドレインの間が直列に
接続され、パワーＭＯＳＦＥＴ素子４のドレイン側が電
源Ｖｃｃに接続され、パワーＭＯＳＦＥＴ素子５のソー
ス側が接地されて構成され、このローパス型周波数フィ
ルタ部６はチョークコイル７とコンデンサ８でＬ型フィ
ルタとして構成されている。
ネルのパワーＭＯＳＦＥＴ素子４のソースとＮチャンネ
ルのパワーＭＯＳＦＥＴ素子５のドレインの間が直列に
接続され、パワーＭＯＳＦＥＴ素子４のドレイン側が電
源Ｖｃｃに接続され、パワーＭＯＳＦＥＴ素子５のソー
ス側が接地されて構成され、このローパス型周波数フィ
ルタ部６はチョークコイル７とコンデンサ８でＬ型フィ
ルタとして構成されている。
【０００５】またこれらパワーＭＯＳＦＥＴ素子４のソ
ースとパワーＭＯＳＦＥＴ素子５のドレインの間のこの
直列接続点が、チョークコイル７の入力側に接続され、
チョークコイル７の出力側とコンデンサ８の接続中点が
スピーカ９の駆動信号入力端の一方側に接続されそして
スピーカの駆動信号入力端の他方側およびコンデンサ８
の他端側が接地されて構成されている。
ースとパワーＭＯＳＦＥＴ素子５のドレインの間のこの
直列接続点が、チョークコイル７の入力側に接続され、
チョークコイル７の出力側とコンデンサ８の接続中点が
スピーカ９の駆動信号入力端の一方側に接続されそして
スピーカの駆動信号入力端の他方側およびコンデンサ８
の他端側が接地されて構成されている。
【０００６】このパルス幅変調増幅器２の入力側に供給
された信号の一例としてＰＣＭ符号化された可聴周波数
帯域のデジタル信号Ｓ１が、パルス幅変調増幅器２を介
してこの信号Ｓ１の信号レベルの変化に応じてパルス幅
変調されたＰＷＭ信号Ｓ２に変換されると共に、このＰ
ＷＭ信号Ｓ２を位相反転した負のＰＷＭ信号Ｓ３に変換
される。そしてこの増幅器２から出力されたこのＰＷＭ
信号Ｓ２がＭＯＳＦＥＴ素子４のゲートに供給され、こ
のＰＷＭ信号Ｓ２のパルス幅の変化に応じてパワーＭＯ
ＳＦＥＴ素子４がスイッチング制御され、ＰＷＭ信号Ｓ
３がパワーＭＯＳＦＥＴ素子５のゲートに供給され、こ
のＰＷＭ信号Ｓ３のパルス幅の変化に応じてこのパワー
ＭＯＳＦＥＴ素子５がスイッチング制御される。
された信号の一例としてＰＣＭ符号化された可聴周波数
帯域のデジタル信号Ｓ１が、パルス幅変調増幅器２を介
してこの信号Ｓ１の信号レベルの変化に応じてパルス幅
変調されたＰＷＭ信号Ｓ２に変換されると共に、このＰ
ＷＭ信号Ｓ２を位相反転した負のＰＷＭ信号Ｓ３に変換
される。そしてこの増幅器２から出力されたこのＰＷＭ
信号Ｓ２がＭＯＳＦＥＴ素子４のゲートに供給され、こ
のＰＷＭ信号Ｓ２のパルス幅の変化に応じてパワーＭＯ
ＳＦＥＴ素子４がスイッチング制御され、ＰＷＭ信号Ｓ
３がパワーＭＯＳＦＥＴ素子５のゲートに供給され、こ
のＰＷＭ信号Ｓ３のパルス幅の変化に応じてこのパワー
ＭＯＳＦＥＴ素子５がスイッチング制御される。
【０００７】またＰＷＭ信号Ｓ２は、デジタル信号Ｓ１
の信号レベルがゼロレベルのときにオン期間とオフ期間
が等しくなる状態、すなわちＰＷＭ比率（デューティ）
が５０％の状態にパルス幅変調され、デジタル信号Ｓ１
の信号レベルがゼロレベルから正方向に増大するに比例
してオン期間が増大しオフ期間が減少する状態にパルス
幅変調され、そしてこのＰＷＭ信号Ｓ２は、デジタル信
号Ｓ１の信号レベルがゼロレベルから負方向に増大する
に比例してオン期間が減少しオフ期間が増大する状態に
パルス幅変調される。
の信号レベルがゼロレベルのときにオン期間とオフ期間
が等しくなる状態、すなわちＰＷＭ比率（デューティ）
が５０％の状態にパルス幅変調され、デジタル信号Ｓ１
の信号レベルがゼロレベルから正方向に増大するに比例
してオン期間が増大しオフ期間が減少する状態にパルス
幅変調され、そしてこのＰＷＭ信号Ｓ２は、デジタル信
号Ｓ１の信号レベルがゼロレベルから負方向に増大する
に比例してオン期間が減少しオフ期間が増大する状態に
パルス幅変調される。
【０００８】一方ＰＷＭ信号Ｓ３は、デジタル信号Ｓ１
の信号レベルの変化に応じたこのＰＷＭ信号Ｓ２のオン
期間中オフ状態になり、オフ期間中オン状態になるＰＷ
Ｍ信号としてこのパルス幅変調増幅器２から出力される
ので、このＰＷＭ信号Ｓ３によりオン・オフ制御される
パワーＭＯＳＦＥＴ素子５は、ＭＯＳＦＥＴ素子４がオ
ン状態の期間オフとなり、オフ状態の期間オンとなるよ
うに制御される。
の信号レベルの変化に応じたこのＰＷＭ信号Ｓ２のオン
期間中オフ状態になり、オフ期間中オン状態になるＰＷ
Ｍ信号としてこのパルス幅変調増幅器２から出力される
ので、このＰＷＭ信号Ｓ３によりオン・オフ制御される
パワーＭＯＳＦＥＴ素子５は、ＭＯＳＦＥＴ素子４がオ
ン状態の期間オフとなり、オフ状態の期間オンとなるよ
うに制御される。
【０００９】よってパルス幅変調増幅器２の入力側に供
給された可聴周波数帯域のデジタル信号Ｓ１の信号レベ
ルがゼロレベルから正のレベル方向に増大する状態のと
きには、この増大に比例して電源Ｖｃｃからローパス型
周波数フィルタ部６に流れ込む電力量が増大する反面、
このローパス型周波数フィルタ部６から接地側に流れ出
る電力量が減少するように制御される。
給された可聴周波数帯域のデジタル信号Ｓ１の信号レベ
ルがゼロレベルから正のレベル方向に増大する状態のと
きには、この増大に比例して電源Ｖｃｃからローパス型
周波数フィルタ部６に流れ込む電力量が増大する反面、
このローパス型周波数フィルタ部６から接地側に流れ出
る電力量が減少するように制御される。
【００１０】逆にパルス幅変調増幅器２の入力側に供給
されたこのデジタル信号Ｓ１の信号レベルが正のレベル
状態からゼロレベル方向に向かって減少する状態のとき
には、この減少に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が減少する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が増加し、デジタル信号Ｓ１の信号レベルがゼロ
レベルになった点で、ローパス型周波数フィルタ部６に
流れ込む電力量とこのローパス型周波数フィルタ部６か
ら接地側に流れ出る電力量が等しくなり、ローパス型周
波数フィルタ部６の出力もゼロレベルになる。
されたこのデジタル信号Ｓ１の信号レベルが正のレベル
状態からゼロレベル方向に向かって減少する状態のとき
には、この減少に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が減少する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が増加し、デジタル信号Ｓ１の信号レベルがゼロ
レベルになった点で、ローパス型周波数フィルタ部６に
流れ込む電力量とこのローパス型周波数フィルタ部６か
ら接地側に流れ出る電力量が等しくなり、ローパス型周
波数フィルタ部６の出力もゼロレベルになる。
【００１１】一方パルス幅変調増幅器２の入力側に供給
された可聴周波数帯域のデジタル信号Ｓ１の信号レベル
がゼロレベルから負のレベル方向に増大する状態のとき
には、この増大に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が減少する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が増加する。
された可聴周波数帯域のデジタル信号Ｓ１の信号レベル
がゼロレベルから負のレベル方向に増大する状態のとき
には、この増大に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が減少する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が増加する。
【００１２】逆にパルス幅変調増幅器２の入力側に供給
されたこのデジタル信号Ｓ１の信号レベルが負のレベル
状態からゼロレベル方向に向かって減少する状態のとき
には、この減少に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が増大する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が減少し、デジタル信号Ｓ１の信号レベルがゼロ
レベルになった点で、ローパス型周波数フィルタ部６に
流れ込む電力量とこのローパス型周波数フィルタ部６か
ら接地側に流れ出る電力量が等しくなり、ローパス型周
波数フィルタ部６の出力もゼロレベルになる。
されたこのデジタル信号Ｓ１の信号レベルが負のレベル
状態からゼロレベル方向に向かって減少する状態のとき
には、この減少に比例して電源Ｖｃｃからローパス型周
波数フィルタ部６に流れ込む電力量が増大する反面、こ
のローパス型周波数フィルタ部６から接地側に流れ出る
電力量が減少し、デジタル信号Ｓ１の信号レベルがゼロ
レベルになった点で、ローパス型周波数フィルタ部６に
流れ込む電力量とこのローパス型周波数フィルタ部６か
ら接地側に流れ出る電力量が等しくなり、ローパス型周
波数フィルタ部６の出力もゼロレベルになる。
【００１３】従って図５に示して説明した従来のＤ級電
力増幅器例によれば、このＤ級電力増幅器に入力された
信号を効率良く電力増幅できる。しかしながらＤ級電力
増幅器の要部を構成するスイッチング素子が理想的なス
イッチではなく、現在の技術水準において利用すること
のできるスイッチング素子には必ずオン抵抗が存在す
る。よってデジタル信号Ｓ１の信号レベルがゼロレベル
の状態においても、パワーＭＯＳＦＥＴ素子４がオン状
態にスイッチングされる際の、このオン抵抗によるロス
の発生を免れることができないという問題がある。
力増幅器例によれば、このＤ級電力増幅器に入力された
信号を効率良く電力増幅できる。しかしながらＤ級電力
増幅器の要部を構成するスイッチング素子が理想的なス
イッチではなく、現在の技術水準において利用すること
のできるスイッチング素子には必ずオン抵抗が存在す
る。よってデジタル信号Ｓ１の信号レベルがゼロレベル
の状態においても、パワーＭＯＳＦＥＴ素子４がオン状
態にスイッチングされる際の、このオン抵抗によるロス
の発生を免れることができないという問題がある。
【００１４】このデジタル信号Ｓ１が音声信号である場
合には、特にこのゼロレベル点を通過する頻度が高いた
め、このゼロレベル点におけるスイッチング素子のこの
オン抵抗によるロスの発生を如何に減少させるかが課題
となっている。
合には、特にこのゼロレベル点を通過する頻度が高いた
め、このゼロレベル点におけるスイッチング素子のこの
オン抵抗によるロスの発生を如何に減少させるかが課題
となっている。
【００１５】本発明は斯かる点に鑑み、Ｄ級電力増幅器
において、このゼロレベル点におけるスイッチングロス
の影響を的確に削減できるようにすることを目的とす
る。
において、このゼロレベル点におけるスイッチングロス
の影響を的確に削減できるようにすることを目的とす
る。
【００１６】
【課題を解決するための手段】本発明デジタルパワーア
ンプは入力信号を当該入力信号の信号レベルに応じてＰ
ＷＭ信号に変換するＰＷＭ手段によって生成されたＰＷ
Ｍ信号によりスイッチング制御される出力段を有したデ
ジタルパワーアンプであって、このＰＷＭ手段によって
生成されたＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比
率の検出手段とを備え、この検出手段によってＰＷＭ信
号のＰＷＭ比率が５０％であることが検出されたとき、
当該検出に基づき出力段のスイッチングを停止させるよ
うにしたことを特徴とする。
ンプは入力信号を当該入力信号の信号レベルに応じてＰ
ＷＭ信号に変換するＰＷＭ手段によって生成されたＰＷ
Ｍ信号によりスイッチング制御される出力段を有したデ
ジタルパワーアンプであって、このＰＷＭ手段によって
生成されたＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比
率の検出手段とを備え、この検出手段によってＰＷＭ信
号のＰＷＭ比率が５０％であることが検出されたとき、
当該検出に基づき出力段のスイッチングを停止させるよ
うにしたことを特徴とする。
【００１７】斯かる本発明によれば、入力信号の信号レ
ベルがゼロレベルであったとき或いはこのゼロレベルを
通過する際に、出力段のスイッチングを停止させること
によりこの出力段における無駄な電力消費を削減するこ
とができる。
ベルがゼロレベルであったとき或いはこのゼロレベルを
通過する際に、出力段のスイッチングを停止させること
によりこの出力段における無駄な電力消費を削減するこ
とができる。
【００１８】また本発明デジタルアナログ変換器は、デ
ジタル入力信号を当該入力信号の信号レベルに応じてＰ
ＷＭ信号に変換するＰＷＭ手段により生成されたＰＷＭ
信号によりスイッチング制御される出力段を有したデジ
タルアナログ変換器であって、このＰＷＭ手段によって
生成されたＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比
率の検出手段と、この出力段のスイッチング状態を停止
させる停止手段とを備え、この検出手段によってＰＷＭ
信号のＰＷＭ比率が５０％であることが検出されたと
き、当該検出に基づきこの停止手段を制御して出力段の
スイッチング状態を停止させるようにしたことを特徴と
する。
ジタル入力信号を当該入力信号の信号レベルに応じてＰ
ＷＭ信号に変換するＰＷＭ手段により生成されたＰＷＭ
信号によりスイッチング制御される出力段を有したデジ
タルアナログ変換器であって、このＰＷＭ手段によって
生成されたＰＷＭ信号のＰＷＭ比率を検出するＰＷＭ比
率の検出手段と、この出力段のスイッチング状態を停止
させる停止手段とを備え、この検出手段によってＰＷＭ
信号のＰＷＭ比率が５０％であることが検出されたと
き、当該検出に基づきこの停止手段を制御して出力段の
スイッチング状態を停止させるようにしたことを特徴と
する。
【００１９】斯かる本発明によれば、入力信号の信号レ
ベルがゼロレベルであったとき或いはこのゼロレベルを
通過する際に、出力段のスイッチングを停止させること
によりこの出力段における無駄な電力消費を削減するこ
とができる。
ベルがゼロレベルであったとき或いはこのゼロレベルを
通過する際に、出力段のスイッチングを停止させること
によりこの出力段における無駄な電力消費を削減するこ
とができる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明デジ
タルパワーアンプの実施の形態の例につき説明しよう。
タルパワーアンプの実施の形態の例につき説明しよう。
【００２１】図１〜図４は本発明をＤ級電力増幅器に適
用した例を示し、図１は本発明によるＤ級電力増幅器の
第１例を示している。
用した例を示し、図１は本発明によるＤ級電力増幅器の
第１例を示している。
【００２２】本発明によるＤ級電力増幅器の第１例を図
１に示して説明する。
１に示して説明する。
【００２３】この図１において１５はこのＤ級電力増幅
器の第１例の要部を示したブロック図で、このＤ級電力
増幅器１５は電力スイッチング回路部３と、ローパス型
周波数フィルタ部６と、クロック信号発生器１０と、カ
ウンタ１１と、デューティ比判別器１２と、切り替え器
１３と、電力スイッチング回路部１６と、ローパス型周
波数フィルタ部１７と、パルス幅変調増幅器１８と、イ
ンバータ１９Ａ及び１９Ｂにより構成され、スピーカ９
が電力スイッチング回路部３と電力スイッチング回路部
３により、バランス駆動（ｂｌａｎｃｅｄ ｄｒｉｖ
ｅ）されるようにしたＤ級電力増幅器例を示した例が示
されている。
器の第１例の要部を示したブロック図で、このＤ級電力
増幅器１５は電力スイッチング回路部３と、ローパス型
周波数フィルタ部６と、クロック信号発生器１０と、カ
ウンタ１１と、デューティ比判別器１２と、切り替え器
１３と、電力スイッチング回路部１６と、ローパス型周
波数フィルタ部１７と、パルス幅変調増幅器１８と、イ
ンバータ１９Ａ及び１９Ｂにより構成され、スピーカ９
が電力スイッチング回路部３と電力スイッチング回路部
３により、バランス駆動（ｂｌａｎｃｅｄ ｄｒｉｖ
ｅ）されるようにしたＤ級電力増幅器例を示した例が示
されている。
【００２４】この電力スイッチング回路部３はＮチャン
ネルのパワーＭＯＳＦＥＴ素子４及びＮチャンネルのパ
ワーＭＯＳＦＥＴ素子５を有し、これらパワーＭＯＳＦ
ＥＴ素子４のソースとパワーＭＯＳＦＥＴ素子５のドレ
インの間が直列に接続され、このＦＥＴ素子４のドレイ
ン側が電源Ｖｃｃに接続され、このＦＥＴ素子５のソー
ス側が接地されている。
ネルのパワーＭＯＳＦＥＴ素子４及びＮチャンネルのパ
ワーＭＯＳＦＥＴ素子５を有し、これらパワーＭＯＳＦ
ＥＴ素子４のソースとパワーＭＯＳＦＥＴ素子５のドレ
インの間が直列に接続され、このＦＥＴ素子４のドレイ
ン側が電源Ｖｃｃに接続され、このＦＥＴ素子５のソー
ス側が接地されている。
【００２５】このローパス型周波数フィルタ部６はチョ
ークコイル７とコンデンサ８を有し、チョークコイル７
の一方側が、これらＦＥＴ素子４のソースとＦＥＴ素子
５のドレインの間の直列接続点に接続されている。また
チークコイル７の他方側及びコンデンサ８の一方側の夫
々がこのフィルタ部６の出力側に接続され、コンデンサ
８の他方側が接地されてフィルタ部６が構成されてい
る。そしてまたスピーカ９の信号入力の一方側が、この
出力側を通じてチークコイル７とコンデンサ８の接続点
に接続され、このスピーカ９の信号入力の他方側が、直
流電流カット用のコンデンサ９ａを通じフィルタ部６の
出力側を通じてコンデンサ８の接地点に接続されてい
る。
ークコイル７とコンデンサ８を有し、チョークコイル７
の一方側が、これらＦＥＴ素子４のソースとＦＥＴ素子
５のドレインの間の直列接続点に接続されている。また
チークコイル７の他方側及びコンデンサ８の一方側の夫
々がこのフィルタ部６の出力側に接続され、コンデンサ
８の他方側が接地されてフィルタ部６が構成されてい
る。そしてまたスピーカ９の信号入力の一方側が、この
出力側を通じてチークコイル７とコンデンサ８の接続点
に接続され、このスピーカ９の信号入力の他方側が、直
流電流カット用のコンデンサ９ａを通じフィルタ部６の
出力側を通じてコンデンサ８の接地点に接続されてい
る。
【００２６】このパルス幅変調増幅器１８は、パルス幅
変調増幅部１８Ａ及び２の補数（２‘ｃｏｍｐｌｅｍｅ
ｎｔ）反転回路部１８Ｂを有し、パルス幅変調増幅部１
８Ａの入力側が入力１８ａを通じて信号入力１ａに接続
され、この変調増幅部１８Ａの出力側が第１の出力１８
ｂ及び２の補数反転回路部１８Ｂの入力側の夫々に接続
されそしてこの補数反転回路部１８Ｂの出力側が第２の
出力１８ｃに接続されて構成されている。
変調増幅部１８Ａ及び２の補数（２‘ｃｏｍｐｌｅｍｅ
ｎｔ）反転回路部１８Ｂを有し、パルス幅変調増幅部１
８Ａの入力側が入力１８ａを通じて信号入力１ａに接続
され、この変調増幅部１８Ａの出力側が第１の出力１８
ｂ及び２の補数反転回路部１８Ｂの入力側の夫々に接続
されそしてこの補数反転回路部１８Ｂの出力側が第２の
出力１８ｃに接続されて構成されている。
【００２７】このパルス幅変調増幅器１８の第１の出力
１８ｂが切り替え器１３の第１の入力１３ａ及びデュー
ティ比判別器１２の第１の入力１２ａの夫々に接続さ
れ、第２の出力１８ｃが、切り替え器１３の第２の入力
１３ｂ及びこの判別器１２の第２の入力１２ｂの夫々に
接続されている。そして信号入力１ａがクロック信号発
生器１０の入力１０ａに接続され、この信号発生器１０
のクロック信号出力１０ｂがパルス幅変調増幅部１８Ａ
のクロック信号入力１８ｄ及びカウンタ１１のクロック
信号入力１１ａの夫々に接続されている。
１８ｂが切り替え器１３の第１の入力１３ａ及びデュー
ティ比判別器１２の第１の入力１２ａの夫々に接続さ
れ、第２の出力１８ｃが、切り替え器１３の第２の入力
１３ｂ及びこの判別器１２の第２の入力１２ｂの夫々に
接続されている。そして信号入力１ａがクロック信号発
生器１０の入力１０ａに接続され、この信号発生器１０
のクロック信号出力１０ｂがパルス幅変調増幅部１８Ａ
のクロック信号入力１８ｄ及びカウンタ１１のクロック
信号入力１１ａの夫々に接続されている。
【００２８】この信号入力１ａに入力されたデジタル信
号Ｓ１のクロック信号にロックされた図２Ｆに示した繰
り返し周期ｔを有するクロック信号Ｓ６がこの信号発生
器１０で生成され、この変調増幅器１８のクロック信号
入力１８ｄ及びカウンタ１１のクロック信号入力１１ａ
の夫々に供給される。
号Ｓ１のクロック信号にロックされた図２Ｆに示した繰
り返し周期ｔを有するクロック信号Ｓ６がこの信号発生
器１０で生成され、この変調増幅器１８のクロック信号
入力１８ｄ及びカウンタ１１のクロック信号入力１１ａ
の夫々に供給される。
【００２９】この切り替え器１３の第１の出力１３ｄが
電力スイッチング回路部３のパワーＭＯＳＦＥＴ素子４
のゲートに接続され、インバータ１９Ａを介してパワー
ＭＯＳＦＥＴ素子５のゲートに接続されている。この切
り替え器１３の第２の出力１３ｅが電力スイッチング回
路部１６のパワーＭＯＳＦＥＴ素子１６Ａのゲートに接
続され、インバータ１９Ｂを介してパワーＭＯＳＦＥＴ
素子１６Ｂのゲートに接続されている。
電力スイッチング回路部３のパワーＭＯＳＦＥＴ素子４
のゲートに接続され、インバータ１９Ａを介してパワー
ＭＯＳＦＥＴ素子５のゲートに接続されている。この切
り替え器１３の第２の出力１３ｅが電力スイッチング回
路部１６のパワーＭＯＳＦＥＴ素子１６Ａのゲートに接
続され、インバータ１９Ｂを介してパワーＭＯＳＦＥＴ
素子１６Ｂのゲートに接続されている。
【００３０】そして、パワーＭＯＳＦＥＴ素子４のソー
スとパワーＭＯＳＦＥＴ素子５のドレインの接続中点
が、ローパス型周波数フィルタ部６及びこのフィルタ部
６に直列に接続された直流成分カット用のコンデンサ９
ａを介してスピーカ９の一方の信号入力端に接続され、
パワーＭＯＳＦＥＴ素子１６ＡのソースとパワーＭＯＳ
ＦＥＴ素子１６Ｂのドレインの接続中点が、ローパス型
周波数フィルタ部１７及びこのフィルタ部１７に直列に
接続された直流成分カット用のコンデンサ９ｂを介して
スピーカ９の他方の信号入力端に接続されている。
スとパワーＭＯＳＦＥＴ素子５のドレインの接続中点
が、ローパス型周波数フィルタ部６及びこのフィルタ部
６に直列に接続された直流成分カット用のコンデンサ９
ａを介してスピーカ９の一方の信号入力端に接続され、
パワーＭＯＳＦＥＴ素子１６ＡのソースとパワーＭＯＳ
ＦＥＴ素子１６Ｂのドレインの接続中点が、ローパス型
周波数フィルタ部１７及びこのフィルタ部１７に直列に
接続された直流成分カット用のコンデンサ９ｂを介して
スピーカ９の他方の信号入力端に接続されている。
【００３１】次に図１に示した本発明によるＤ級電力増
幅器の第１例の動作を、図２に示したこの第１例の要部
の信号波形図を参照して説明する。
幅器の第１例の動作を、図２に示したこの第１例の要部
の信号波形図を参照して説明する。
【００３２】なおこの第１例においても、信号入力１ａ
からパルス幅変調増幅器２の入力２ａに入力された可聴
周波数帯域のデジタル信号Ｓ１の一例を、説明の便宜上
アナログ信号で表して図４に示したごとく、デジタル信
号Ｓ１の信号レベルが＋Ｐで表した点でプラスのレベル
方向の最大値になり、−Ｐで表した点でマイナスのレベ
ル方向の最大値になるものとする。またＺｃで表した点
はこのデジタル信号Ｓ１がゼロ信号レベルになる点を表
し、デジタル信号Ｓ１がゼロ信号レベルになる点をゼロ
クロスポイントと称するのは第１例と同様である。
からパルス幅変調増幅器２の入力２ａに入力された可聴
周波数帯域のデジタル信号Ｓ１の一例を、説明の便宜上
アナログ信号で表して図４に示したごとく、デジタル信
号Ｓ１の信号レベルが＋Ｐで表した点でプラスのレベル
方向の最大値になり、−Ｐで表した点でマイナスのレベ
ル方向の最大値になるものとする。またＺｃで表した点
はこのデジタル信号Ｓ１がゼロ信号レベルになる点を表
し、デジタル信号Ｓ１がゼロ信号レベルになる点をゼロ
クロスポイントと称するのは第１例と同様である。
【００３３】入力１０ａを通じて供給されたデジタル信
号Ｓ１のクロック信号にロックされた状態でクロック信
号発生器１０を介して生成され、クロック信号入力１８
ｄを通じてパルス幅変調増幅器１８に供給された繰り返
し周期ｔを有する図２Ｆに示したクロック信号Ｓ６、及
び入力１８ａを通じてこのパルス幅変調増幅器１８に供
給されたデジタル信号Ｓ１に応じて、このパルス幅変調
増幅器２に設けられたパルス幅変調増幅器１８を介して
生成された、このクロック信号Ｓ６の繰り返し周期にロ
ックされた固定エッジＫと、この固定エッジＫの間にお
いてデジタル信号Ｓ１の信号レベルの変化に応じて位置
変調された可動エッジＦ１を有するＰＷＭ信号Ｓ２が第
１の出力１８ｂから出力される。
号Ｓ１のクロック信号にロックされた状態でクロック信
号発生器１０を介して生成され、クロック信号入力１８
ｄを通じてパルス幅変調増幅器１８に供給された繰り返
し周期ｔを有する図２Ｆに示したクロック信号Ｓ６、及
び入力１８ａを通じてこのパルス幅変調増幅器１８に供
給されたデジタル信号Ｓ１に応じて、このパルス幅変調
増幅器２に設けられたパルス幅変調増幅器１８を介して
生成された、このクロック信号Ｓ６の繰り返し周期にロ
ックされた固定エッジＫと、この固定エッジＫの間にお
いてデジタル信号Ｓ１の信号レベルの変化に応じて位置
変調された可動エッジＦ１を有するＰＷＭ信号Ｓ２が第
１の出力１８ｂから出力される。
【００３４】さらにこのＰＷＭ信号Ｓ２が２の補数（２
‘ｃｏｍｐｌｅｍｅｎｔ）反転回路部１８Ｂに供給さ
れ、この２の補数反転回路部１８Ｂを介して、ＰＷＭ信
号Ｓ２に対して２の補数の関係になるＰＷＭ信号をさら
に位相反転した固定エッジＫ及び可動エッジＦ２を有し
た信号波形のＰＷＭ信号Ｓ９が生成され、このＰＷＭ信
号Ｓ９が第２の出力１８ｃから出力される。
‘ｃｏｍｐｌｅｍｅｎｔ）反転回路部１８Ｂに供給さ
れ、この２の補数反転回路部１８Ｂを介して、ＰＷＭ信
号Ｓ２に対して２の補数の関係になるＰＷＭ信号をさら
に位相反転した固定エッジＫ及び可動エッジＦ２を有し
た信号波形のＰＷＭ信号Ｓ９が生成され、このＰＷＭ信
号Ｓ９が第２の出力１８ｃから出力される。
【００３５】またデジタル信号Ｓ１の信号レベルが図４
に示されたゼロクロスポイントＺｃから＋Ｐ点に向かっ
て増加する方向に変化した場合には、この第１の出力１
８ｂから出力されるＰＷＭ信号Ｓ２が、図２Ａ１に示し
たデューティ５０％のＰＷＭ信号Ｓ２が、図２Ｂ１に示
した如くこのデューティが増加する方向に変化するＰＷ
Ｍ信号に変調された状態で出力され、この第２の出力１
８ｃから出力されるＰＷＭ信号Ｓ９は、図２Ａ２に示し
たデューティ５０％のＰＷＭ信号Ｓ９が、図２Ｂ２に示
した如くこのデューティが減少する方向に変化するＰＷ
Ｍ信号に変調された状態で出力される。
に示されたゼロクロスポイントＺｃから＋Ｐ点に向かっ
て増加する方向に変化した場合には、この第１の出力１
８ｂから出力されるＰＷＭ信号Ｓ２が、図２Ａ１に示し
たデューティ５０％のＰＷＭ信号Ｓ２が、図２Ｂ１に示
した如くこのデューティが増加する方向に変化するＰＷ
Ｍ信号に変調された状態で出力され、この第２の出力１
８ｃから出力されるＰＷＭ信号Ｓ９は、図２Ａ２に示し
たデューティ５０％のＰＷＭ信号Ｓ９が、図２Ｂ２に示
した如くこのデューティが減少する方向に変化するＰＷ
Ｍ信号に変調された状態で出力される。
【００３６】またデジタル信号Ｓ１の信号レベルが図４
に示された＋Ｐ点からゼロクロスポイントＺｃに向かっ
てする方向に変化した場合には、このＰＷＭ信号Ｓ２が
図２Ｂ１に示した状態から図２Ａ１に示した状態に変化
するＰＷＭ信号に変調された状態で出力され、このＰＷ
Ｍ信号Ｓ９が図２Ｂ２に示した状態から図２Ａ２に示し
た状態に変化するＰＷＭ信号に変調された状態で出力さ
れる。
に示された＋Ｐ点からゼロクロスポイントＺｃに向かっ
てする方向に変化した場合には、このＰＷＭ信号Ｓ２が
図２Ｂ１に示した状態から図２Ａ１に示した状態に変化
するＰＷＭ信号に変調された状態で出力され、このＰＷ
Ｍ信号Ｓ９が図２Ｂ２に示した状態から図２Ａ２に示し
た状態に変化するＰＷＭ信号に変調された状態で出力さ
れる。
【００３７】またデジタル信号Ｓ１の信号レベルが図４
に示されたゼロクロスポイントＺｃから−Ｐ点に向かっ
て増加する方向に変化した場合には、この第１の出力１
８ｂから出力されるＰＷＭ信号Ｓ２が、図２Ａ１に示し
たデューティ５０％のＰＷＭ信号Ｓ２が、図２Ｄ１に示
した如くこのデューティが減少する方向に変化するＰＷ
Ｍ信号に変調された状態で出力され、この第２の出力１
８ｃから出力されるＰＷＭ信号Ｓ９は、図２Ａ２に示し
たデューティ５０％のＰＷＭ信号Ｓ９が、図２Ｄ２に示
した如くこのデューティが増加する方向に変化するＰＷ
Ｍ信号に変調された状態で出力される。
に示されたゼロクロスポイントＺｃから−Ｐ点に向かっ
て増加する方向に変化した場合には、この第１の出力１
８ｂから出力されるＰＷＭ信号Ｓ２が、図２Ａ１に示し
たデューティ５０％のＰＷＭ信号Ｓ２が、図２Ｄ１に示
した如くこのデューティが減少する方向に変化するＰＷ
Ｍ信号に変調された状態で出力され、この第２の出力１
８ｃから出力されるＰＷＭ信号Ｓ９は、図２Ａ２に示し
たデューティ５０％のＰＷＭ信号Ｓ９が、図２Ｄ２に示
した如くこのデューティが増加する方向に変化するＰＷ
Ｍ信号に変調された状態で出力される。
【００３８】またデジタル信号Ｓ１の信号レベルが図４
に示された−Ｐ点からゼロクロスポイントＺｃに向かっ
て減少する方向に変化した場合には、このＰＷＭ信号Ｓ
２が図２Ｄ１に示した状態から図２Ａ１に示した状態に
変化するＰＷＭ信号に変調された状態で出力され、この
ＰＷＭ信号Ｓ９が図２Ｄ２に示した状態から図２Ａ２に
示した状態に変化するＰＷＭ信号に変調された状態で出
力される。
に示された−Ｐ点からゼロクロスポイントＺｃに向かっ
て減少する方向に変化した場合には、このＰＷＭ信号Ｓ
２が図２Ｄ１に示した状態から図２Ａ１に示した状態に
変化するＰＷＭ信号に変調された状態で出力され、この
ＰＷＭ信号Ｓ９が図２Ｄ２に示した状態から図２Ａ２に
示した状態に変化するＰＷＭ信号に変調された状態で出
力される。
【００３９】またカウンタ１１においては、クロック信
号入力１１ａに入力されたクロック信号Ｓ６に応じてこ
のクロック信号Ｓ６の繰り返し周期ｔの四分の一の周期
すなわち周期ｔ／４周期で図２Ｇに示したごとくパルス
１、２及び３が生成されクロック信号Ｓ６でリセットさ
れる判別パルス信号Ｓ７が生成され、この判別パルス信
号Ｓ７が判別信号入力１２ｃを通じてデューティ比判別
器１２に供給される。
号入力１１ａに入力されたクロック信号Ｓ６に応じてこ
のクロック信号Ｓ６の繰り返し周期ｔの四分の一の周期
すなわち周期ｔ／４周期で図２Ｇに示したごとくパルス
１、２及び３が生成されクロック信号Ｓ６でリセットさ
れる判別パルス信号Ｓ７が生成され、この判別パルス信
号Ｓ７が判別信号入力１２ｃを通じてデューティ比判別
器１２に供給される。
【００４０】一方このデューティ比判別器１２の第１の
入力１２ａには第１の出力１８ｂからＰＷＭ信号Ｓ２が
供給され、第２の入力１２ｂには第２の出力１８ｃから
ＰＷＭ信号Ｓ９が供給され、デューティ比判別器１２を
介してこれらＰＷＭ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々
と判別パルス信号Ｓ７が比較される。この比較の結果と
してこの判別パルス信号Ｓ７のパルス１の位置において
これらＰＷＭ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号
極性が＋であり、パルス２の位置においてこれらＰＷＭ
信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号極性が＋から
０に変化し、そしてパルス３の位置においてこれらＰＷ
Ｍ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号極性が０で
あったときには、これらＰＷＭ信号Ｓ２及びＰＷＭ信号
Ｓ９の夫々はデューティ５０％の信号であり、よってデ
ジタル信号Ｓ１の信号レベルはゼロクロスポイントにあ
ると判断され、判別信号Ｓ８としてゼロクロス点信号を
判別信号出力１２ｄから判別信号入力１３ｃにこの周期
ｔの期間中送出する。即ち図１例においては、カウンタ
１１及びデューティ比判別器１２がＰＷＭ比率の検出手
段を構成している。
入力１２ａには第１の出力１８ｂからＰＷＭ信号Ｓ２が
供給され、第２の入力１２ｂには第２の出力１８ｃから
ＰＷＭ信号Ｓ９が供給され、デューティ比判別器１２を
介してこれらＰＷＭ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々
と判別パルス信号Ｓ７が比較される。この比較の結果と
してこの判別パルス信号Ｓ７のパルス１の位置において
これらＰＷＭ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号
極性が＋であり、パルス２の位置においてこれらＰＷＭ
信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号極性が＋から
０に変化し、そしてパルス３の位置においてこれらＰＷ
Ｍ信号Ｓ２及びＰＷＭ信号Ｓ９の夫々の信号極性が０で
あったときには、これらＰＷＭ信号Ｓ２及びＰＷＭ信号
Ｓ９の夫々はデューティ５０％の信号であり、よってデ
ジタル信号Ｓ１の信号レベルはゼロクロスポイントにあ
ると判断され、判別信号Ｓ８としてゼロクロス点信号を
判別信号出力１２ｄから判別信号入力１３ｃにこの周期
ｔの期間中送出する。即ち図１例においては、カウンタ
１１及びデューティ比判別器１２がＰＷＭ比率の検出手
段を構成している。
【００４１】この切り替え器１３では、デューティ比判
別器１２からこのゼロクロス点信号が送出されない状態
では、第１の入力１３ａと第１の出力１３ｄが直接接続
され、第２の入力１３ｂと第２の出力１３ｅが直接接続
された状態にある。そしてこのゼロクロス点信号の送出
を受けたこの周期ｔの期間のみ、この直接接続された状
態が解除されると共に、第１の出力１３ｄからパワーＭ
ＯＳＦＥＴ素子４のゲートにこの素子４をオフ（したが
ってパワーＭＯＳＦＥＴ素子５をオン）状態に維持する
制御信号が送り出され、第２の出力１３ｅからパワーＭ
ＯＳＦＥＴ素子１６Ａのゲートにこの素子１６Ａをオフ
（したがってパワーＭＯＳＦＥＴ素子１６Ｂをオン）状
態に維持し、これら電力スイッチング回路部３及び１６
のスイッチング動作を停止させる制御信号が送り出され
る。
別器１２からこのゼロクロス点信号が送出されない状態
では、第１の入力１３ａと第１の出力１３ｄが直接接続
され、第２の入力１３ｂと第２の出力１３ｅが直接接続
された状態にある。そしてこのゼロクロス点信号の送出
を受けたこの周期ｔの期間のみ、この直接接続された状
態が解除されると共に、第１の出力１３ｄからパワーＭ
ＯＳＦＥＴ素子４のゲートにこの素子４をオフ（したが
ってパワーＭＯＳＦＥＴ素子５をオン）状態に維持する
制御信号が送り出され、第２の出力１３ｅからパワーＭ
ＯＳＦＥＴ素子１６Ａのゲートにこの素子１６Ａをオフ
（したがってパワーＭＯＳＦＥＴ素子１６Ｂをオン）状
態に維持し、これら電力スイッチング回路部３及び１６
のスイッチング動作を停止させる制御信号が送り出され
る。
【００４２】なおこの切り替え器１３の第１の入力１３
ａ側及び第２の入力１３ｂの夫々には、ＰＷＭ信号Ｓ２
及びＳ９をこの周期ｔの期間だけ遅延させる遅延手段を
設けてＰＷＭ信号Ｓ２及びＳ９とこのゼロクロス点信号
の送出とのタイミング調整が行われる。
ａ側及び第２の入力１３ｂの夫々には、ＰＷＭ信号Ｓ２
及びＳ９をこの周期ｔの期間だけ遅延させる遅延手段を
設けてＰＷＭ信号Ｓ２及びＳ９とこのゼロクロス点信号
の送出とのタイミング調整が行われる。
【００４３】よってデジタル信号Ｓ１の信号レベルがゼ
ロクロスポイントとプラスのレベル方向の最大値＋Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ２の可動エッジＦ１が図２Ａ１とＢ１
に示した波形の間を移動するＰＷＭ信号Ｓ２としてパワ
ーＭＯＳＦＥＴ素子４のゲートに供給されてこのＦＥＴ
素子４がスイッチング制御され、このＰＷＭ信号Ｓ２を
インバータ１９Ａで位相反転したＰＷＭ信号がパワーＭ
ＯＳＦＥＴ素子５のゲートに供給されてこのＦＥＴ素子
５がスイッチング制御される。したがって、このＦＥＴ
素子４のソースとこのＦＥＴ素子５のドレインの接続中
点からは、図２Ｂ１に示した如くこのＰＷＭ信号Ｓ２と
同位相の電力スイッチング信号Ｓ１０が出力される。
ロクロスポイントとプラスのレベル方向の最大値＋Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ２の可動エッジＦ１が図２Ａ１とＢ１
に示した波形の間を移動するＰＷＭ信号Ｓ２としてパワ
ーＭＯＳＦＥＴ素子４のゲートに供給されてこのＦＥＴ
素子４がスイッチング制御され、このＰＷＭ信号Ｓ２を
インバータ１９Ａで位相反転したＰＷＭ信号がパワーＭ
ＯＳＦＥＴ素子５のゲートに供給されてこのＦＥＴ素子
５がスイッチング制御される。したがって、このＦＥＴ
素子４のソースとこのＦＥＴ素子５のドレインの接続中
点からは、図２Ｂ１に示した如くこのＰＷＭ信号Ｓ２と
同位相の電力スイッチング信号Ｓ１０が出力される。
【００４４】またデジタル信号Ｓ１の信号レベルがゼロ
クロスポイントとプラスのレベル方向の最大値＋Ｐの間
（但しゼロクロスポイントを含まない）を増大する方向
及び減少する方向の双方方向に変化している状態では、
ＰＷＭ信号Ｓ９の可動エッジＦ２が図２Ａ２とＢ２に示
した波形の間を移動するＰＷＭ信号Ｓ２としてパワーＭ
ＯＳＦＥＴ素子１６Ａのゲートに供給されてこのＦＥＴ
素子１６Ａがスイッチング制御され、このＰＷＭ信号Ｓ
９をインバータ１９Ｂで位相反転したＰＷＭ信号がパワ
ーＭＯＳＦＥＴ素子１６Ｂのゲートに供給されてこのＦ
ＥＴ素子１６Ｂがスイッチング制御される。したがっ
て、このＦＥＴ素子１６ＡのソースとこのＦＥＴ素子１
６Ｂのドレインの接続中点からは、図２Ｂ２に示した如
くこのＰＷＭ信号Ｓ９と同位相の電力スイッチング信号
Ｓ１１が出力される。
クロスポイントとプラスのレベル方向の最大値＋Ｐの間
（但しゼロクロスポイントを含まない）を増大する方向
及び減少する方向の双方方向に変化している状態では、
ＰＷＭ信号Ｓ９の可動エッジＦ２が図２Ａ２とＢ２に示
した波形の間を移動するＰＷＭ信号Ｓ２としてパワーＭ
ＯＳＦＥＴ素子１６Ａのゲートに供給されてこのＦＥＴ
素子１６Ａがスイッチング制御され、このＰＷＭ信号Ｓ
９をインバータ１９Ｂで位相反転したＰＷＭ信号がパワ
ーＭＯＳＦＥＴ素子１６Ｂのゲートに供給されてこのＦ
ＥＴ素子１６Ｂがスイッチング制御される。したがっ
て、このＦＥＴ素子１６ＡのソースとこのＦＥＴ素子１
６Ｂのドレインの接続中点からは、図２Ｂ２に示した如
くこのＰＷＭ信号Ｓ９と同位相の電力スイッチング信号
Ｓ１１が出力される。
【００４５】またデジタル信号Ｓ１の信号レベルがゼロ
クロスポイントとマイナスのレベル方向の最大値−Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ２の可動エッジＦ１が図２Ａ１とＤ１
に示した波形の間を移動し、ＰＷＭ信号Ｓ２としてパワ
ーＭＯＳＦＥＴ素子４のゲートに供給されてこのＦＥＴ
素子４がスイッチング制御され、このＰＷＭ信号Ｓ２を
インバータ１９Ａで位相反転したＰＷＭ信号がパワーＭ
ＯＳＦＥＴ素子５のゲートに供給されてこのＦＥＴ素子
５がスイッチング制御される。したがって、このＦＥＴ
素子４のソースとこのＦＥＴ素子５のドレインの接続中
点からは、図２Ｄ１に示した如くこのＰＷＭ信号Ｓ２と
同位相の電力スイッチング信号Ｓ１０が出力される。
クロスポイントとマイナスのレベル方向の最大値−Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ２の可動エッジＦ１が図２Ａ１とＤ１
に示した波形の間を移動し、ＰＷＭ信号Ｓ２としてパワ
ーＭＯＳＦＥＴ素子４のゲートに供給されてこのＦＥＴ
素子４がスイッチング制御され、このＰＷＭ信号Ｓ２を
インバータ１９Ａで位相反転したＰＷＭ信号がパワーＭ
ＯＳＦＥＴ素子５のゲートに供給されてこのＦＥＴ素子
５がスイッチング制御される。したがって、このＦＥＴ
素子４のソースとこのＦＥＴ素子５のドレインの接続中
点からは、図２Ｄ１に示した如くこのＰＷＭ信号Ｓ２と
同位相の電力スイッチング信号Ｓ１０が出力される。
【００４６】またデジタル信号Ｓ１の信号レベルがゼロ
クロスポイントとマイナスのレベル方向の最大値−Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ９の可動エッジＦ２が図２Ｄ２に示し
た如く移動し、パルス幅が拡大された状態のＰＷＭ信号
Ｓ９としてパワーＭＯＳＦＥＴ素子１６Ａのゲートに供
給されてこのＦＥＴ素子１６Ａがスイッチング制御さ
れ、パルス幅が拡大された状態のＰＷＭ信号Ｓ９をイン
バータ１９Ｂで位相反転したＰＷＭ信号がパワーＭＯＳ
ＦＥＴ素子１６Ｂのゲートに供給されてこのＦＥＴ素子
１６Ｂがスイッチング制御される。したがって、このＦ
ＥＴ素子１６ＡのソースとこのＦＥＴ素子１６Ｂのドレ
インの接続中点からは、図２Ｄ２に示した如くこのＰＷ
Ｍ信号Ｓ９と同位相の電力スイッチング信号Ｓ１１が出
力される。
クロスポイントとマイナスのレベル方向の最大値−Ｐの
間（但しゼロクロスポイントを含まない）を増大する方
向及び減少する方向の双方方向に変化している状態で
は、ＰＷＭ信号Ｓ９の可動エッジＦ２が図２Ｄ２に示し
た如く移動し、パルス幅が拡大された状態のＰＷＭ信号
Ｓ９としてパワーＭＯＳＦＥＴ素子１６Ａのゲートに供
給されてこのＦＥＴ素子１６Ａがスイッチング制御さ
れ、パルス幅が拡大された状態のＰＷＭ信号Ｓ９をイン
バータ１９Ｂで位相反転したＰＷＭ信号がパワーＭＯＳ
ＦＥＴ素子１６Ｂのゲートに供給されてこのＦＥＴ素子
１６Ｂがスイッチング制御される。したがって、このＦ
ＥＴ素子１６ＡのソースとこのＦＥＴ素子１６Ｂのドレ
インの接続中点からは、図２Ｄ２に示した如くこのＰＷ
Ｍ信号Ｓ９と同位相の電力スイッチング信号Ｓ１１が出
力される。
【００４７】したがってスピーカ９は、デジタル信号Ｓ
１の信号レベルがゼロクロスポイントとプラスのレベル
方向の最大値＋Ｐの間（但しゼロクロスポイントを含ま
ない）を増大する方向及び減少する方向の双方方向に変
化している状態では、図２Ｃに示した両側方向にＰＷＭ
変調された正極性の電力スイッチング信号Ｓ１０−Ｓ１
１により、ローパス型周波数フィルタ部６及び１７を介
して駆動され、デジタル信号Ｓ１の信号レベルがゼロク
ロスポイントとマイナスのレベル方向の最大値−Ｐの間
（但しゼロクロスポイントを含まない）を増大する方向
及び減少する方向の双方方向に変化している状態では、
図２Ｅに示した両側方向にＰＷＭ変調された負極性の電
力スイッチング信号Ｓ１０−Ｓ１１により、ローパス型
周波数フィルタ部６及び１７を介して駆動される。
１の信号レベルがゼロクロスポイントとプラスのレベル
方向の最大値＋Ｐの間（但しゼロクロスポイントを含ま
ない）を増大する方向及び減少する方向の双方方向に変
化している状態では、図２Ｃに示した両側方向にＰＷＭ
変調された正極性の電力スイッチング信号Ｓ１０−Ｓ１
１により、ローパス型周波数フィルタ部６及び１７を介
して駆動され、デジタル信号Ｓ１の信号レベルがゼロク
ロスポイントとマイナスのレベル方向の最大値−Ｐの間
（但しゼロクロスポイントを含まない）を増大する方向
及び減少する方向の双方方向に変化している状態では、
図２Ｅに示した両側方向にＰＷＭ変調された負極性の電
力スイッチング信号Ｓ１０−Ｓ１１により、ローパス型
周波数フィルタ部６及び１７を介して駆動される。
【００４８】それに対してデジタル信号Ｓ１の信号レベ
ルが図４に示した如く、ゼロクロスポイントＺｃにある
状態では、周期ｔの期間これら電力スイッチング回路部
３及び１６のスイッチング動作を停止させることができ
る。
ルが図４に示した如く、ゼロクロスポイントＺｃにある
状態では、周期ｔの期間これら電力スイッチング回路部
３及び１６のスイッチング動作を停止させることができ
る。
【００４９】また図１例においては、切り替え器１３の
出力によりパワーＭＯＳＦＥＴ素子４及び５並びにパワ
ーＭＯＳＦＥＴ素子１６Ａ及び１６Ｂの夫々のゲートを
直接駆動するように構成しているが、切り替え器１３の
第１の出力１３ｄとパワーＭＯＳＦＥＴ素子４及び５の
ゲートの間及び第２の出力１３ｅとパワーＭＯＳＦＥＴ
素子１６Ａ及び１６Ｂのゲートとの間の夫々に前置駆動
回路（Ｐｒｅ−Ｄｅｉｖｅｒ）を設けて、この前置駆動
回路を介してこれらパワーＭＯＳＦＥＴ素子４、５、１
６及びＡ１６Ｂの夫々を駆動するようにしても良いこと
は勿論である。
出力によりパワーＭＯＳＦＥＴ素子４及び５並びにパワ
ーＭＯＳＦＥＴ素子１６Ａ及び１６Ｂの夫々のゲートを
直接駆動するように構成しているが、切り替え器１３の
第１の出力１３ｄとパワーＭＯＳＦＥＴ素子４及び５の
ゲートの間及び第２の出力１３ｅとパワーＭＯＳＦＥＴ
素子１６Ａ及び１６Ｂのゲートとの間の夫々に前置駆動
回路（Ｐｒｅ−Ｄｅｉｖｅｒ）を設けて、この前置駆動
回路を介してこれらパワーＭＯＳＦＥＴ素子４、５、１
６及びＡ１６Ｂの夫々を駆動するようにしても良いこと
は勿論である。
【００５０】したがって図１に示した本発明によるＤ級
電力増幅器の第１例によれば、このＤ級電力増幅器に入
力されるデジタル信号Ｓ１の信号レベルが、ゼロクロス
ポイントにある周期ｔの期間において、パワーＭＯＳＦ
ＥＴ素子４がオフ状態に維持されるので、ゼロクロスポ
イントにある周期ｔの期間においてパワーＭＯＳＦＥＴ
素子４がオン状態に駆動されることによる電力損失を無
くすことができる。またこのゼロクロスポイントにある
周期ｔの期間においてパワーＭＯＳＦＥＴ素子４がオン
・オフ状態に駆動されることによるスイッチング動作に
起因した電気的ノイズの発生をなくすことができる。
電力増幅器の第１例によれば、このＤ級電力増幅器に入
力されるデジタル信号Ｓ１の信号レベルが、ゼロクロス
ポイントにある周期ｔの期間において、パワーＭＯＳＦ
ＥＴ素子４がオフ状態に維持されるので、ゼロクロスポ
イントにある周期ｔの期間においてパワーＭＯＳＦＥＴ
素子４がオン状態に駆動されることによる電力損失を無
くすことができる。またこのゼロクロスポイントにある
周期ｔの期間においてパワーＭＯＳＦＥＴ素子４がオン
・オフ状態に駆動されることによるスイッチング動作に
起因した電気的ノイズの発生をなくすことができる。
【００５１】そして特にこのデジタル信号Ｓ１が、ゼロ
クロスポイントが高頻度に発生する音声信号である場合
に、この電源からＤ級電力増幅器に供給される電力の無
駄な消費を無くし、Ｄ級電力増幅器における電気的ノイ
ズの発生を低減できる点で顕著な効果が得られる利点が
ある。
クロスポイントが高頻度に発生する音声信号である場合
に、この電源からＤ級電力増幅器に供給される電力の無
駄な消費を無くし、Ｄ級電力増幅器における電気的ノイ
ズの発生を低減できる点で顕著な効果が得られる利点が
ある。
【００５２】図１に示した本発明によるＤ級電力増幅器
の第１例においては、パルス幅変調増幅器１８に２の補
数反転回路部１８Ｂを設けて、ＰＷＭ信号Ｓ２をこの２
の補数反転回路部１８Ｂを介してこのＰＷＭ信号Ｓ２の
２の補数反転信号を生成してＰＷＭ信号Ｓ９としている
が、図３に本発明によるＤ級電力増幅器の第２例を示し
た如く、この補数反転回路部に位相反転回路部を適用す
る如くし、ＰＷＭ信号Ｓ２を位相反転した信号としてＰ
ＷＭ信号Ｓ９を生成するようにする。その他は図１と同
様に構成する。
の第１例においては、パルス幅変調増幅器１８に２の補
数反転回路部１８Ｂを設けて、ＰＷＭ信号Ｓ２をこの２
の補数反転回路部１８Ｂを介してこのＰＷＭ信号Ｓ２の
２の補数反転信号を生成してＰＷＭ信号Ｓ９としている
が、図３に本発明によるＤ級電力増幅器の第２例を示し
た如く、この補数反転回路部に位相反転回路部を適用す
る如くし、ＰＷＭ信号Ｓ２を位相反転した信号としてＰ
ＷＭ信号Ｓ９を生成するようにする。その他は図１と同
様に構成する。
【００５３】この図３例においても図１例と同様の作用
効果が得られることは容易に理解できよう。
効果が得られることは容易に理解できよう。
【００５４】また図１に示した第１例、図３に示した第
２例の夫々においては電力スイッチング回路部の負荷と
してスピーカを適用した例として説明した。しかしなが
ら本発明はこれら例に限定されることなく、誘導電動機
などの誘導回転機器をこの負荷として適用してもよいこ
とは勿論である。
２例の夫々においては電力スイッチング回路部の負荷と
してスピーカを適用した例として説明した。しかしなが
ら本発明はこれら例に限定されることなく、誘導電動機
などの誘導回転機器をこの負荷として適用してもよいこ
とは勿論である。
【００５５】また図１に示した第１例及び図３に示した
第２例の夫々においては、デジタルアンプに入力される
デジタル信号の信号レベルがゼロクロスポイントにある
状態の時には、電力スイッチング回路部を構成するＭＯ
ＳＦＥＴ素子のうち電源Ｖｃｃ側に接続されたＦＥＴ素
子をオフとし、接地側に接続されたＦＥＴ素子をオン状
態になるように制御するようにした例として説明した。
しかしながら本発明においてはこれらの例に限定される
ことなく、電力スイッチング回路部を構成するＭＯＳＦ
ＥＴ素子のうち電源Ｖｃｃ側に接続されたＦＥＴ素子を
オンとし、設置側に接続されたＦＥＴ素子をオフ状態に
なるように制御するようにしてもよいことは勿論であ
る。
第２例の夫々においては、デジタルアンプに入力される
デジタル信号の信号レベルがゼロクロスポイントにある
状態の時には、電力スイッチング回路部を構成するＭＯ
ＳＦＥＴ素子のうち電源Ｖｃｃ側に接続されたＦＥＴ素
子をオフとし、接地側に接続されたＦＥＴ素子をオン状
態になるように制御するようにした例として説明した。
しかしながら本発明においてはこれらの例に限定される
ことなく、電力スイッチング回路部を構成するＭＯＳＦ
ＥＴ素子のうち電源Ｖｃｃ側に接続されたＦＥＴ素子を
オンとし、設置側に接続されたＦＥＴ素子をオフ状態に
なるように制御するようにしてもよいことは勿論であ
る。
【００５６】また本発明においては、これら電力スイッ
チング回路部を負荷で終端させることなく出力端子を設
けて信号出力として取り出せるようにして、デジタル・
アナログ変換器を構成するようにしてもよいことは勿論
である。さらにこのようにデジタル・アナログ変換器を
構成する場合には、これら電力スイッチング回路部を、
信号スイッチング回路部で構成してもよいことは勿論で
ある。また本発明においては、信号Ｓ２及びＳ３の信号
波形を、その固定エッジＫ側が立ち上がり波形とし、可
動エッジＦ１及びＦ２側を立下り側として説明したが、
本発明においては、その固定エッジＫ側を立下り側と
し、可動エッジＦ１及びＦ２側を立ち上がり側になるよ
うに設定し、この設定に応じてデューティ比判別器１２
における判別基準を変更するようにしてもよいことは勿
論である。
チング回路部を負荷で終端させることなく出力端子を設
けて信号出力として取り出せるようにして、デジタル・
アナログ変換器を構成するようにしてもよいことは勿論
である。さらにこのようにデジタル・アナログ変換器を
構成する場合には、これら電力スイッチング回路部を、
信号スイッチング回路部で構成してもよいことは勿論で
ある。また本発明においては、信号Ｓ２及びＳ３の信号
波形を、その固定エッジＫ側が立ち上がり波形とし、可
動エッジＦ１及びＦ２側を立下り側として説明したが、
本発明においては、その固定エッジＫ側を立下り側と
し、可動エッジＦ１及びＦ２側を立ち上がり側になるよ
うに設定し、この設定に応じてデューティ比判別器１２
における判別基準を変更するようにしてもよいことは勿
論である。
【００５７】また本発明においては、このデジタルアン
プに入力されるデジタル信号の信号レベルがゼロクロス
ポイントにあるときに生成されるデューティ５０％にな
るＰＷＭ信号の検出手段として繰り返し周期ｔのクロッ
ク信号のｔ／４の判別パルス信号を用いるようにした例
を示した。しかしながら本発明においては、この例に限
定されることなく、一例としてこの周期ｔよりも格段に
短くかつこの周期ｔの整数分の一の周期を有するカウン
タでこのクロック信号毎にカウントを開始してこの周期
ｔの二分の一の点を求めて、このデューティ５０％にな
るＰＷＭ信号を検出するようにしてもよいことは勿論で
ある。
プに入力されるデジタル信号の信号レベルがゼロクロス
ポイントにあるときに生成されるデューティ５０％にな
るＰＷＭ信号の検出手段として繰り返し周期ｔのクロッ
ク信号のｔ／４の判別パルス信号を用いるようにした例
を示した。しかしながら本発明においては、この例に限
定されることなく、一例としてこの周期ｔよりも格段に
短くかつこの周期ｔの整数分の一の周期を有するカウン
タでこのクロック信号毎にカウントを開始してこの周期
ｔの二分の一の点を求めて、このデューティ５０％にな
るＰＷＭ信号を検出するようにしてもよいことは勿論で
ある。
【００５８】また本発明は上述例に限ることなく本発明
の要旨を逸脱することなくその他種々の構成が採り得る
ことは勿論である。
の要旨を逸脱することなくその他種々の構成が採り得る
ことは勿論である。
【００５９】
【発明の効果】本発明によれば、入力信号の信号レベル
がゼロレベルであったとき或いはこのゼロレベルを通過
する際に、出力段のスイッチング動作を停止させること
により、Ｄ級増幅器における電力消費を削減することが
できる。
がゼロレベルであったとき或いはこのゼロレベルを通過
する際に、出力段のスイッチング動作を停止させること
により、Ｄ級増幅器における電力消費を削減することが
できる。
【図１】本発明デジタルアンプの実施の形態をＤ級電力
増幅器に適用した第１例を示すブロック図である。
増幅器に適用した第１例を示すブロック図である。
【図２】この第１例の説明の供する信号波形図である。
【図３】本発明デジタルアンプの実施の形態をＤ級電力
増幅器に適用した第２例を示すブロック図である。
増幅器に適用した第２例を示すブロック図である。
【図４】この第１例及び第２例の説明の供する他の信号
波形図である。
波形図である。
【図５】従来のＤ級電力増幅器の説明に供する回路ブロ
ック図である。
ック図である。
１・・・・・・Ｄ級電力増幅器、２・・・・・・パルス幅変調増幅
器、３・・・・・・電力スイッチング回路部、４・・・・・・パワー
ＭＯＳＦＥＴ素子、５・・・・・・パワーＭＯＳＦＥＴ素子、
６・・・・・・ローパス型周波数フィルタ部、９・・・・・・スピー
カ、１０・・・・・・クロック信号発生器、１１・・・・・・カウン
タ、１２・・・・・・デューティ比判別器、１３・・・・・・切り替
え器、Ｓ１・・・・・・デジタル信号、Ｓ２・・・・・・ＰＷＭ信号
器、３・・・・・・電力スイッチング回路部、４・・・・・・パワー
ＭＯＳＦＥＴ素子、５・・・・・・パワーＭＯＳＦＥＴ素子、
６・・・・・・ローパス型周波数フィルタ部、９・・・・・・スピー
カ、１０・・・・・・クロック信号発生器、１１・・・・・・カウン
タ、１２・・・・・・デューティ比判別器、１３・・・・・・切り替
え器、Ｓ１・・・・・・デジタル信号、Ｓ２・・・・・・ＰＷＭ信号
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Ｆターム(参考） 5J022 AB01 BA02 CA07 CE05 CF02
CF07 CG01
5J091 AA02 AA19 AA41 AA51 AA66
CA36 FA18 HA10 HA29 HA32
HA33 HA38 KA04 KA32 KA35
KA42 KA53 KA62 MA21 SA05
TA06 UW01 UW10
5J092 AA02 AA19 AA41 AA51 AA66
CA36 FA18 HA10 HA29 HA32
HA33 HA38 KA04 KA32 KA35
KA42 KA53 KA62 MA21 SA05
TA06 VL08
Claims (4)
- 【請求項１】 入力信号を当該入力信号の信号レベルに
応じてＰＷＭ信号に変換するＰＷＭ手段によって生成さ
れたＰＷＭ信号によりスイッチング制御される出力段を
有したデジタルパワーアンプであって、 検出手段によって前記ＰＷＭ信号のＰＷＭ比率が５０％
であることが検出されたとき、当該検出に基づき停止手
段を制御して前記出力段のスイッチング状態を停止させ
るようにしたことを特徴とするデジタルパワーアンプ。 - 【請求項２】 入力信号の信号レベルに応じたＰＷＭ信
号によりスイッチング制御される出力段を有したデジタ
ルパワーアンプであって、 当該入力信号を２の補数の関係にある２つの片側ＰＷＭ
信号に変換するＰＷＭ手段と、 前記２つの片側ＰＷＭ信号の一方のＰＷＭ信号によりス
イッチング制御される第１の電力スイッチング手段と、 前記２つの片側ＰＷＭ信号の他方のＰＷＭ信号によりス
イッチング制御される第２の電力スイッチング手段と、 前記ＰＷＭ手段によって生成された前記ＰＷＭ信号のＰ
ＷＭ比率を検出するＰＷＭ比率の検出手段と、 前記第１及び第２の電力スイッチング手段のスイッチン
グ状態を停止させる停止手段とを備え、 前記検出手段によって前記ＰＷＭ信号のＰＷＭ比率が５
０％であることが検出されたとき、当該検出に基づき前
記停止手段を制御して前記第１及び第２の電力スイッチ
ング手段のスイッチング状態を停止させるようにしたこ
とを特徴とするデジタルパワーアンプ。 - 【請求項３】 入力信号の信号レベルに応じたＰＷＭ信
号によりスイッチング制御される出力段を有したデジタ
ルパワーアンプであって、 入力信号を相互に負の関係にある２つの片側ＰＷＭ信号
に変換するＰＷＭ手段と、 前記２つの片側ＰＷＭ信号の一方のＰＷＭ信号によりス
イッチング制御される第１の電力スイッチング手段と、 前記２つの片側ＰＷＭ信号の他方のＰＷＭ信号によりス
イッチング制御される第２の電力スイッチング手段と、 前記ＰＷＭ手段によって生成された前記ＰＷＭ信号のＰ
ＷＭ比率を検出するＰＷＭ比率の検出手段と、 前記第１及び第２の電力スイッチング手段のスイッチン
グ状態を停止させる停止手段とを備え、 前記検出手段によって前記ＰＷＭ信号のＰＷＭ比率が５
０％であることが検出されたとき、当該検出に基づき前
記停止手段を制御して前記第１及び第２の電力スイッチ
ング手段のスイッチング状態を停止させるようにしたこ
とを特徴とするデジタルパワーアンプ。 - 【請求項４】 デジタル入力信号を当該入力信号の信号
レベルに応じてＰＷＭ信号に変換するＰＷＭ手段により
生成されたＰＷＭ信号によりスイッチング制御される出
力段を有したデジタルアナログ変換器であって、 前記ＰＷＭ手段によって生成された前記ＰＷＭ信号のＰ
ＷＭ比率を検出するＰＷＭ比率の検出手段と、 前記出力段のスイッチング状態を停止させる停止手段と
を備え、 前記検出手段によって前記ＰＷＭ信号のＰＷＭ比率が５
０％であることが検出されたとき、当該検出に基づき前
記停止手段を制御して前記出力段のスイッチング状態を
停止させるようにしたことを特徴とするデジタルアナロ
グ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001240911A JP2003051724A (ja) | 2001-08-08 | 2001-08-08 | デジタルパワーアンプ及びデジタルアナログ変換器 |
| US10/210,769 US6812785B2 (en) | 2001-08-08 | 2002-08-01 | Digital power amplifier and digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001240911A JP2003051724A (ja) | 2001-08-08 | 2001-08-08 | デジタルパワーアンプ及びデジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051724A true JP2003051724A (ja) | 2003-02-21 |
| JP2003051724A5 JP2003051724A5 (ja) | 2008-08-21 |
Family
ID=19071453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001240911A Pending JP2003051724A (ja) | 2001-08-08 | 2001-08-08 | デジタルパワーアンプ及びデジタルアナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6812785B2 (ja) |
| JP (1) | JP2003051724A (ja) |
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