JP3863133B2

JP3863133B2 - 信号増幅回路

Info

Publication number: JP3863133B2
Application number: JP2003333677A
Authority: JP
Inventors: 誠永末
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-09-25
Filing date: 2003-09-25
Publication date: 2006-12-27
Anticipated expiration: 2023-09-25
Also published as: US20050068100A1; JP2005101948A; US6949973B2

Description

本発明は、信号増幅回路、特に、Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるインバータが複数段接続されて構成されるインバータ回路を備える信号増幅回路に関する。

スピーカを駆動する電力駆動回路としては、低消費電力のＤ級信号増幅回路（Ｄ級アンプ）が主に使用される。このようなＤ級信号増幅回路は、Ｎｃｈ及びＰｃｈのＭＯＳトランジスタで構成されたＣＭＯＳインバータを複数段に接続して構成され、ＰＷＭ制御により駆動される。このようにＣＭＯＳインバータを複数段に接続してＰＷＭ波形を出力する場合、ＰＷＭ出力信号には、パルス幅によって決まる振幅成分以外に、パワー中心によって決まる位相成分が含まれており、ＰＷＭ波形の立ち上がりと立ち下がりの波形が異なるとパワー中心のずれに繋がり、スピーカへの出力信号に歪を生じる虞がある。

また、スピーカの＋側入力ラインと−側入力ラインとに、位相が１８０度ずれた波形を出力するＢＴＬ方式では、ＰＷＭ出力信号の立ち上がり、立ち下がりにおけるオーバシュートまたはアンダーシュート等のノイズを＋側入力ラインと−側入力ラインとの間のストレーキャパシタによって相殺するとともに、＋側と−側入力ラインでの電流変動による電磁波も互いに相殺している。これらのノイズ及び電磁波の相殺は、ＰＷＭ出力信号の立ち上がりと立ち下がりの波形が近い程効果があり、立ち上がりと立ち下がりの波形の差が大きい程効果が減少する。

ＰＷＭ出力信号の立ち上がり及び立ち下がりの波形はそれぞれＰｃｈ及びＮｃｈトランジスタの駆動能力に依存し、Ｐｃｈ及びＮｃｈトランジスタの駆動能力が異なるとＰＷＭ出力信号の立ち上がり及び立ち下がりにも差が生じる。ところが、Ｐｃｈ及びＮｃｈトランジスタの駆動能力は製造上必ずバラツキを持つため、従来のＤ級信号増幅回路では、製造ロットによっては、立ち上がりと立ち下がり波形に大きな差が生じ、波形歪が大きくＥＭＩ(Electro Magnetic Interference)の影響も大きくなる問題がある。

特許文献１には、スピーカへの出力を調節する機能を有するＤ級信号増幅回路が記載されている。このＤ級信号増幅回路では、ＣＭＯＳインバータの選択数を増減することにより、スピーカへの出力波形を調節している。
特開２００１−２２３５３７号公報（第２−４頁、第１−３図）

特許文献１に記載のＤ級信号増幅回路では、Ｐｃｈ及びＮｃｈトランジスタからなるトランジスタ対の単位で選択数を変更し、Ｐｃｈ及びＮｃｈトランジスタを同時に増減するものであり、Ｐｃｈの駆動能力とＮｃｈの駆動能力との間に差がある場合にこれらを均衡させることは困難であり、出力波形の立ち上がりと立ち下がりに大きな差が生じ、波形歪が大きくＥＭＩの影響も大きくなる虞がある。

本発明は、信号増幅回路において、出力信号の波形歪及びＥＭＩの影響を抑制することにある。

本発明に係る信号増幅回路は、インバータ回路と、選択回路と、選択制御回路とを備えている。インバータ回路は、Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成されている。参照回路は、インバータ回路に対応する回路構成でＰｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成されている。選択回路は、インバータ回路と参照回路とにおいてＰｃｈ及びＮｃｈトランジスタを同じ組み合わせで、かつ、Ｐｃｈ及びＮｃｈトランジスタを互いに独立に選択する。選択制御回路は、参照回路において選択されているＰｃｈトランジスタの駆動能力である第１駆動能力と、参照回路において選択されているＮｃｈトランジスタの駆動能力である第２駆動能力とを比較し、その比較結果に基づいて、第１駆動能力と第２駆動能力とが均衡するように選択回路に制御信号を出力して、選択回路を制御する。また、選択回路は、インバータ回路の入力信号と選択制御回路から出力された制御信号とに応じて、インバータ回路のＰｃｈ及びＮｃｈトランジスタの動作を制御する。

本発明に係る信号増幅回路では、インバータ回路を構成するＰｃｈ及びＮｃｈトランジスタの各駆動能力を、インバータ回路とは別に設けた参照回路から検出して比較し、Ｐｃｈの駆動能力とＮｃｈの駆動能力とに差がある場合には、ＰｃｈまたはＮｃｈトランジスタの選択数をそれぞれ独立に増減する。従って、ＰｃｈとＮｃｈの駆動能力が製造上ばらついている場合でも両者を自動的に均衡させることができ、ＰｃｈとＮｃｈの駆動能力にそれぞれ依存する立ち上がりと立ち下がりの波形を近づけることができる。この結果、信号増幅回路において出力信号の波形歪及びＥＭＩの影響を低減できる。

（１）第１実施形態
〔構成〕
図１は、本発明の第１実施形態に係る信号増幅回路１の電気回路図である。ここでは、信号増幅回路１は、ＰＷＭ波形の入力信号をＰＷＭ波形の出力信号に増幅するＤ級信号増幅回路として説明する。この信号増幅回路１は、インバータ回路１０、選択回路２０、選択制御回路３０から構成されており、選択回路２０及び選択制御回路３０によってインバータ１０のＰｃｈ及びＮｃｈトランジスタの駆動能力が均衡するように調整する。

インバータ回路１０は、Ｐｃｈ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳインバータ（サブインバータ）１０ａ、１０ｂ、・・・を多段接続して構成されている。選択回路２０は、ＰｃｈトランジスタＰ１、Ｐ２、・・・のゲート端子に接続された論理和回路２１と、ＮｃｈトランジスタＮ１、Ｎ２、・・・のゲート端子に接続された論理積回路２２とから構成されている。

選択制御回路３０は、選択されているＰｃｈトランジスタの駆動能力とＮｃｈトランジスタの駆動能力とを比較し、その比較結果に基づいて、ＰｃｈまたはＮｃｈトランジスタのいずれの選択数を減少させるかを判定し、その判定結果に基づいてＰｃｈまたはＮｃｈトランジスタのいずれかの選択数を減少させるように制御信号を選択回路２０に出力する。以下、選択制御回路３０の構成について具体的に説明する。

参照回路３５及び３６は、それぞれ、インバータ回路１０に対応する回路構成でＰｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成されたインバータ回路、即ち、インバータ回路１０と同一又は寸法を縮小した構成であり、インバータ回路１０とは別途設けられている。これらの参照回路３５及び３６は、テストクロック信号ＴＥＳＴＣＬＫによって駆動され、ＴＥＳＴＣＬＫに応じてパルス波形を出力する。また、参照回路３５及び３６は、インバータ回路１０におけるＰｃｈまたはＮｃｈトランジスタのそれぞれの選択に連動して（インバータ回路１０と同じ組み合わせの選択になるように）選択状態が変更されて駆動能力が変わり、出力のパルス波形も変化する。コンデンサＣ１及びＣ２は、それぞれ参照回路３５及び３６の出力パルス波形の立ち上がり及び立ち下がりをなまらせ、バッファ３７及び３８は、なまった出力波形を所定の閾値で理想的なパルス波形に整形する。論理積回路３９は、バッファ３７及び３８の出力パルス波形と、ＴＥＳＴＣＬＫとに基づいて、バッファ３７の出力パルスの立ち上がりがバッファ３８の出力パルスの立ち下がりよりも早い場合、即ちＰｃｈの駆動能力がＮｃｈの駆動能力よりも高い場合に、短いパルス波形を出力する。論理和否定回路４０は、バッファ３８の出力パルスの立ち下がりがバッファ３７の出力パルスの立ち上がりよりも早い場合、即ちＮｃｈの駆動能力がＰｃｈの駆動能力よりも高い場合に、短いパルス波形を出力する。フリップフロップＳＲ−ＦＦ２は、論理積回路３９から短いパルス波形が出力される場合にＬレベルを出力し、論理和否定回路４０から短いパルス波形が出力される場合にＨレベルを出力する。論理積回路４１は、ＳＲ−ＦＦ２の出力の反転信号とＴＥＳＴＣＬＫの反転信号とを入力され、ＳＲ−ＦＦ２の出力がＬレベルの場合に、即ちＰｃｈの駆動能力の方が高い場合にカウント信号ＰＣＮＴＣＫ‘Ｈレベル’を出力する。論理積回路４２は、ＳＲ−ＦＦ２の出力とＴＥＳＴＣＬＫの反転信号とを入力され、ＳＲ−ＦＦ２の出力がＨレベルの場合に、即ちＮｃｈの駆動能力の方が高い場合にカウント信号ＮＣＮＴＣＫ‘Ｈレベル’を出力する。カウント回路３３はＰＣＮＴＣＫがＨレベルとなるごとに＋１カウントアップし、カウント回路３４はＮＣＮＴＣＫがＨレベルとなるごとに＋１カウントアップする。カウント回路３３及び３４は、駆動能力調整開始時には０に初期化される。選択デコード回路３１及び３２は、カウント回路３３及び３４が初期化されると、全てのＰｃｈ及びＮｃｈトランジスタを選択する（最大能力）。選択デコード回路３１はカウンタ回路３３が＋１カウントアップされるごとにＰｃｈトランジスタの選択数を１つ減少させるように選択信号（制御信号）を出力する。選択デコード回路３２はカウンタ回路３４が＋１カウントアップされるごとにＮｃｈトランジスタの選択数を１つ減少させるように選択信号（制御信号）を出力する。

ＤフリップフロップＤＦＦ１は、ＳＲ−ＦＦ２の出力であるＧ点の状態を入力され、ＴＥＳＴＣＬＫが立ち下がるごとにＧ点の信号の状態を排他的論理和回路４３に出力する。即ち、ＤＦＦ１は、ＴＥＳＴＣＬＫが立ち下がるまで、前回のＴＥＳＴＣＬＫにおけるＧ点の出力状態を保持する。ＤＦＦ１は、駆動能力調整開始時にリセット／スタート信号ＲＳＴ／ＳＴＡＲＴによってリセットされる。排他的論理和回路４３は、ＤＦＦ１で保持している前回のＴＥＳＴＣＬＫでのＧ点の状態と、今回のＴＥＳＴＣＬＫでのＧ点の状態とを比較し、前回と今回とで状態が変化していない場合（ＰｃｈとＮｃｈの駆動能力の関係が同じ場合）にはＨ点にＬレベルを出力し、一方、前回と今回とで状態が変化している（ＰｃｈとＮｃｈの駆動能力が逆転した場合）にＨ点にＨレベルを出力する。ＤフリップフロップＤＦＦ３は、Ｉ点の状態が立ち下がるごとにＨ点の状態を出力する。ＤＦＦ３は、駆動能力調整開始時にリセット／スタート信号ＲＳＴ／ＳＴＡＲＴによってリセットされる。ＤＦＦ２は、駆動能力調整開始時にリセット／スタート信号ＲＳＴ／ＳＴＡＲＴによってリセットされ、最初のＴＥＳＴＣＬＫの立ち下がりによって常時Ｈレベルに保持されている入力状態を論理積回路４４に出力する。即ち、最初のＴＥＳＴＣＬＫが立ち下がるまではリセット時のＬレベルを論理積回路４４に出力しているので、最初のＴＥＳＴＣＬＫが立ち上がっても論理積回路４４の出力（Ｉ点）はＬレベルの状態が維持される。従って、最初のＴＥＳＴＣＬＫ時にＮｃｈの駆動能力の方が高くＧ点の状態がＨレベルとなり、リセット時の状態のＤＦＦ１の出力‘Ｌレベル’とでＨ点がＨレベルとなっている場合に、Ｉ点の状態がＨレベルからＬレベルに立ち下がって、ＳＴＯＰがＨレベルになり、駆動能力調整が終了してしまうのを防止できる。フリップフロップＳＲ−ＦＦ１は、ＲＳＴ／ＳＴＡＲＴ及びＳＴＯＰを入力される。駆動能力調整開始時にＲＳＴ／ＳＴＡＲＴがＨレベルとなると、ＤＦＦ３はリセットされＳＴＯＰがＬレベルとなるため、ＳＲ−ＦＦ１の出力はＨレベルとなり、その後、ＳＴＯＰがＨレベルとなるまでＳＲ−ＦＦ１の出力はＨレベルを維持する。論理和回路４５は、ＳＲ−ＦＦ１の出力に基づいて、駆動能力調整用のクロック信号ＣＬＫをＴＥＳＴＣＬＫとして出力する。論理和回路４５は、調整開始時にＲＳＴ／ＳＴＡＲＴがＨレベルになると、ＴＥＳＴＣＬＫの出力を可能とし、ＳＴＯＰがＨレベルになるまでＴＥＳＴＣＬＫを出力する。論理和回路４５は、ＳＴＯＰがＨレベルになると、ＴＥＳＴＣＬＫの出力を停止し、ＲＳＴ／ＳＴＡＲＴがＨレベルとなるまで停止状態を継続する。

〔動作〕
図２は、Ｐｃｈトランジスタの駆動能力が高い場合の各部信号波形のタイムチャートである。

ＲＳＴ／ＳＴＡＲＴがＨレベルになると、カウンタ回路３３及び３４のカウント値を０に初期化し、選択デコード回路３１及び３２が全トランジスタを選択するように初期設定する。ＲＳＴ／ＳＴＡＲＴ‘Ｈレベル’により、ＤＦＦ１〜ＤＦＦ３がリセットされ、ＳＲ−ＦＦ１の出力がＨレベルとなり、ＴＥＳＴＣＬＫを出力可能とする。その後、ＲＳＴ／ＳＴＡＲＴがＬレベルに下がったところで調整動作を開始する。

ＴＥＳＴＣＬＫが出力されると、参照回路３５及び３６からＡ点及びＢ点に、コンデンサＣ１及びＣ２の影響でなまったパルス波形が出力される。これらの波形を一旦バッファ３７及び３８で理想的なパルス波形に整えてＣ点及びＤ点に出力する。ここでは、Ｐｃｈの駆動能力の方が大きいため、Ｃ点のパルス波形の立ち上がりがＤ点のパルス波形立ち下がりよりも早い。この場合、論理積回路３９によりＥ点に短いパルス波形が出力される。Ｅ点のパルス波形は、Ｃ点のパルス波形の立ち上がりから、Ｄ点のパルス波形の立ち下がりまでＨレベルとなる。なお、Ｎｃｈの駆動能力の方が大きい場合には、図３に示すように、Ｄ点のパルス波形の立ち下がりがＣ点のパルス波形の立ち上がりよりも早く、論理和否定回路４０によりＦ点に短いパルスが出力される。Ｆ点のパルス波形は、Ｄ点のパルス波形の立ち下がりからＣ点のパルス波形の立ち上がりまでＨレベルとなる。即ち、Ｐｃｈの駆動能力の方が高い場合にはＥ点に短いパルス波形が出力され、Ｎｃｈの駆動能力の方が高い場合にはＦ点に短いパルス波形が出力される。

Ｅ点に短いパルス波形が出力されると、ＳＲ−ＦＦ２がリセットされ、Ｇ点がＬレベルとなる。Ｇ点がＬレベルであると、ＴＥＳＴＣＬＫが立ち下がるタイミングで論理積回路４１からＰＣＮＴＣＫ‘Ｈレベル’が出力され、カウンタ回路３３が＋１カウントアップされ、このカウンタ値が選択デコード回路３１に入力される。選択デコード回路３１は、Ｐｃｈトランジスタの選択数を１つ減少させるように選択信号を出力する。また、カウンタ回路３３のカウンタ値は、参照回路３５にも入力され、選択デコード回路３１での選択と連動して、即ち、インバータ回路１０におけるＰｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３５でのＰｃｈトランジスタの選択が更新される。

図２に示すように２回目のＴＥＳＴＣＬＫでも上記同様の処理を繰り返し、Ｐｃｈトランジスタを引き続き１つ減少させる。３回目のＴＥＳＴＣＬＫでは、駆動能力の関係が逆転し、Ｎｃｈの駆動能力が大きくなるため、Ｆ点に短いパルス波形が出力され、ＳＲ−ＦＦ２がセットされて、Ｇ点にＨレベルが出力され、３回目のＴＥＳＴＣＬＫが立ち下がるタイミングで、ＮＣＮＴＣＫ‘Ｈレベル’が出力される。ＮＣＮＴＣＫ‘Ｈレベル’によりカウンタ回路３４が＋１カウントアップし、このカウンタ値が選択デコード回路３２に入力される。選択デコード回路３２は、Ｎｃｈトランジスタの選択数を１つ減少させるように選択信号を出力する。また、カウンタ回路３４のカウンタ値は、参照回路３６にも入力され、選択デコード回路３２での選択と連動して、即ち、インバータ回路１０におけるＮｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３６でのＮｃｈトランジスタの選択が更新される。

このとき、２回目のＴＥＳＴＣＬＫによりＤＦＦ１の出力として保持されているＧ点の状態‘Ｌレベル’と、３回目のＴＥＳＴＣＬＫによるＧ点の状態‘Ｈレベル’とにより、排他的論理和回路４３からＨ点にＨレベルが出力され、３回目のＴＥＳＴＣＬＫの立ち下がりに連動して立ち下がるＩ点の立ち下がりタイミングにおいて、ＳＴＯＰがＨレベルとなり、ＳＲ−ＦＦ１の出力がＬレベルとなり、ＴＥＳＴＣＬＫの出力が停止され、調整を終了する。

以上のように、Ｐｃｈの駆動能力の方が高い場合、カウンタ回路３３を＋１カウントアップするごとにＰｃｈトランジスタの選択数を１つ減少させ、ＰｃｈとＮｃｈの駆動能力が逆転した時点で駆動能力の調整を終了する。駆動能力が逆転した３回目のＴＥＳＴＣＬＫでは、駆動能力を減少させてきたＰｃｈトランジスタとは逆のＮｃｈトランジスタを１つ減少させて調整を終了するが、Ｐｃｈ及びＮｃｈの駆動能力を近づけるという点では問題がない。

図３は、Ｎｃｈトランジスタの駆動能力が高い場合の各部信号波形のタイムチャートである。

この場合は上記とは逆に、Ｎｃｈトランジスタの駆動能力の方が高いので、１回目のＴＥＳＴＣＬＫではＦ点に短いパルス波形が出力され、ＳＲ−ＦＦ２がセットされてＧ点にＨレベルが出力され、１回目のＴＥＳＴＣＬＫが立ち下がるタイミングで、ＮＣＮＴＣＫ‘Ｈレベル’が出力される。ＮＣＮＴＣＫ‘Ｈレベル’によりカウンタ回路３４が＋１カウントアップし、このカウンタ値が選択デコード回路３２に入力される。選択デコード回路３２は、Ｎｃｈトランジスタの選択数を１つ減少させるように選択信号を出力する。また、カウンタ回路３４のカウンタ値は参照回路３６にも入力され、選択デコード回路３２での選択と連動して、即ち、インバータ回路１０におけるＮｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３６でのＮｃｈトランジスタの選択が行われる。なお、１回目のＴＥＳＴＣＬＫでＧ点がＨレベルとなると、Ｇ点のＨレベルの出力と、ＤＦＦ１のリセット時のＬレベルの出力とによりＨ点がＨレベルとなっているが、ＤＦＦ２及び論理積回路４４によりＩ点がＬレベルに維持されているためＤＦＦ３によりＳＴＯＰをＨレベルにならない。これにより、駆動能力が均衡する前に、Ｇ点のＨレベルとＤＦＦ１のリセット時のＬレベルとによってＳＴＯＰがＨレベルとなって調整処理が終了してしまうことを防止している。

２回目のＴＥＳＴＣＬＫでも同様にＮｃｈトランジスタの選択数を１つ減少させ、３回目のＴＥＳＴＣＬＫで駆動能力が逆転し、Ｐｃｈの駆動能力が高くなると、Ｅ点に短いパルス波形が出力される。これによりＳＲ−ＦＦ２がリセットされ、Ｇ点がＬレベルとなり、ＴＥＳＴＣＬＫが立ち下がるタイミングで論理積回路４１からＰＣＮＴＣＫ‘Ｈレベル’が出力され、カウンタ回路３３が＋１カウントアップされ、このカウンタ値が選択デコード回路３１に入力される。選択デコード回路３１は、Ｐｃｈトランジスタの選択数を１つ減少させるように選択信号を出力する。また、カウンタ回路３３のカウンタ値は、参照回路３５にも入力され、選択デコード回路３１での選択と連動して、即ち、インバータ回路１０におけるＰｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３５でのＰｃｈトランジスタの選択が更新される。

このとき、２回目のＴＥＳＴＣＬＫによりＤＦＦ１の出力として保持されているＧ点の状態‘Ｈレベル’と、３回目のＴＥＳＴＣＬＫによるＧ点の状態‘Ｌレベル’とにより、排他的論理和回路４３からＨ点にＨレベルが出力され、３回目のＴＥＳＴＣＬＫの立ち下がりに連動して立ち下がるＩ点の立ち下がりタイミングにおいて、ＳＴＯＰがＨレベルとなり、ＳＲ−ＦＦ１の出力がＬレベルとなり、ＴＥＳＴＣＬＫの出力が停止され、調整を終了する。

以上のように、Ｎｃｈの駆動能力の方が高い場合、カウンタ回路３４を＋１カウントアップするごとにＮｃｈトランジスタの選択数を１つ減少させ、ＰｃｈとＮｃｈの駆動能力が逆転した時点で駆動能力の調整を終了する。駆動能力が逆転した３回目のＴＥＳＴＣＬＫでは、駆動能力を減少させてきたＮｃｈトランジスタとは逆のＰｃｈトランジスタを１つ減少させて調整を終了するが、Ｐｃｈ及びＮｃｈの駆動能力を近づけるという点では問題がない。

なお、上記では、カウンタ回路３３及び３４のカウンタ値を０に初期化した場合に、選択デコード回路３１及び３２が全トランジスタを選択して最大能力としたが、必ずしも全トランジスタを選択する必要はなく、複数のＰｃｈ及びＮｃｈトランジスタを選択すればよい。

また、上記では、インバータ回路１０とは別に参照回路を設け、参照回路３５及び３６にＴＥＳＴＣＬＫを入力することにより、Ｐｃｈ及びＮｃｈの駆動能力を検出するように構成したが、インバータ回路１０のＰｃｈ及びＮｃｈの出力電圧波形を検出し、Ａ点に入力するような構成としても良い。この場合には、参照回路３５及び３６を別途設ける必要がなく、回路構成を簡略化し得る。

また、上記では、Ｄ級信号増幅回路を例に挙げて説明したが、本実施形態に係る構成をＡ級、Ｂ級、Ｃ級等の信号増幅回路にも適用することができる。

〔作用効果〕
本実施形態に係る信号増幅回路１によれば、インバータ回路１０を構成するＰｃｈとＮｃｈのトランジスタの駆動能力の間に製造上のばらつきがある場合であっても、ＰｃｈとＮｃｈの駆動能力を比較し、駆動能力の大きい側のトランジスタの選択数を減少させることにより、ＰｃｈとＮｃｈの駆動能力が近づくように（均衡するように）させることができる。これにより、信号増幅回路からのＰＷＭ出力の立ち上がり及び立ち下がりの波形差による波形歪を抑制することができる。また、ＰＷＭ出力をＢＬＴ方式でスピーカ等に出力する場合には、＋側及び−側入力ラインを並送させることにより信号の立ち上がり及び立ち下がりにおけるオーバシュート／アンダーシュート等のノイズを相殺しやすくなり、また、＋側及び−側入力ラインを流れる電流変化による電磁波も相殺されやすくなるため、ＥＭＩ特性を改善することもできる。

また本実施形態に係る信号増幅回路では、ＲＳＴ／ＳＴＡＲＴによって信号増幅回路の駆動能力調整を開始し、ＳＴＯＰがＨレベルになることにより自動的に調整を終了するので、手動による調整作業が不要になりコストダウンを図ることができる。

（２）第２実施形態
図４は、第２実施形態に係る信号増幅回路１の電気回路図である。第１実施形態と異なる点は、論理積回路４１の出力がＮＣＮＴＣＫとなり、論理積回路４２の出力がＰＣＮＴＣＫとなっている点である。また、ＲＳＴ／ＳＴＡＲＴ‘Ｈレベル’により、カウンタ回路３３及び３４のカウント値を０に初期化した場合に、選択デコード回路３１及び３２は、信号増幅回路１の出力が最小能力となるように、それぞれＰｃｈ及びＮｃｈトランジスタを１つずつ選択する。

Ｐｃｈの駆動能力の方が高い場合には、論理積回路４１からＮＣＮＴＣＫ‘Ｈレベル’をカウンタ回路３４に出力してカウント値を＋１カウントアップし、選択デコード回路３２によってＮｃｈトランジスタの選択数を１つ増加させる。このとき、カウンタ回路３４のカウンタ値は、参照回路３６にも入力され、選択デコード回路３２での選択と連動して、即ち、インバータ回路１０におけるＮｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３６でのＮｃｈトランジスタの選択が更新される。

一方、Ｎｃｈトランジスタの駆動能力の方が高い場合には、論理積回路４２からＰＣＮＴＣＫ‘Ｈ’レベルをカウンタ回路３３出力してカウント値を＋１カウントアップし、選択デコード回路３１によってＰｃｈトランジスタの選択数を１つ増加させる。このとき、カウンタ回路３３のカウンタ値は、参照回路３５にも入力され、選択デコード回路３１での選択と連動して、即ち、インバータ回路１０におけるＰｃｈトランジスタの選択の組み合わせと同じ組み合わせになるように、参照回路３５でのＰｃｈトランジスタの選択が更新される。

即ち、本実施形態では、ＰｃｈとＮｃｈの駆動能力で低い方のカウンタ回路３３又は３４を＋１カウントアップし、駆動能力の低い側のトランジスタの選択数を増加させる。

〔作用効果〕
上記実施形態では、信号増幅回路１の最大能力から駆動能力の高い側のＰｃｈ又はＮｃｈトランジスタの選択数を減少させて、ＰｃｈとＮｃｈの駆動能力を近づけ、信号増幅回路１の出力を最大能力近傍に調整したが、本実施形態では、信号増幅回路１の最小能力において駆動能力の低い側のＰｃｈ又はＮｃｈトランジスタの選択数を増加させて、ＰｃｈとＮｃｈの駆動能力を近づけ、信号増幅回路１の出力を最小能力近傍に調整することができる。なお、ここでは、カウンタ回路３３及び３４のカウンタ値を０に初期化した場合に、選択デコード回路３１及び３２がそれぞれＰｃｈ及びＮｃｈトランジスタを１つずつ選択するとしたが、必ずしも１つずつ選択する必要はなく、Ｐｃｈ及びＮｃｈトランジスタを複数ずつ選択するようにしても良い。

第１実施形態に係る信号増幅回路の電気回路図。Ｐｃｈの駆動能力の方が高い場合のタイムチャート。Ｎｃｈの駆動能力の方が高い場合のタイムチャート。第２実施形態に係る信号増幅回路の電気回路図。

符号の説明

１信号増幅回路
１０インバータ回路
２０選択回路
３０選択制御回路
３７、３８バッファ

Claims

Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成されたインバータ回路と、
前記インバータ回路に対応する回路構成でＰｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成された参照回路と、
前記インバータ回路と前記参照回路とにおいてＰｃｈ及びＮｃｈトランジスタを同じ組み合わせで、かつ、Ｐｃｈ及びＮｃｈトランジスタを互いに独立に選択する選択回路と、
前記参照回路において選択されているＰｃｈトランジスタの駆動能力である第１駆動能力と、前記参照回路において選択されているＮｃｈトランジスタの駆動能力である第２駆動能力とを比較し、その比較結果に基づいて、前記第１駆動能力と前記第２駆動能力とが均衡するように前記選択回路に制御信号を出力して、前記選択回路を制御する選択制御回路とを備え、
前記選択回路は、前記インバータ回路の入力信号と前記選択制御回路から出力された制御信号とに応じて、前記インバータ回路のＰｃｈ及びＮｃｈトランジスタの動作を制御する信号増幅回路であって、
前記選択制御回路は、
前記参照回路において選択されているＰｃｈトランジスタの駆動能力である第１駆動能力と、前記参照回路において選択されているＮｃｈトランジスタの駆動能力である第２駆動能力とを比較する比較回路と、
前記比較結果に基づいて、Ｐｃｈトランジスタの選択数またはＮｃｈトランジスタの選択数のいずれを変更するか判定する判定回路と、
前記判定回路の判定結果に基づいて、Ｐｃｈトランジスタの選択数またはＮｃｈトランジスタの選択数のいずれかを変更するように、前記選択回路を制御する選択増減回路と、を有し、
前記判定回路は、前記比較結果に応じていずれか一方のカウント値が増加する第１及び第２カウンタ回路を有し、
前記選択増減回路は、前記第１カウンタ回路のカウント値に応じてＰｃｈトランジスタの選択数を変更する第１選択デコード回路と、前記第２カウンタ回路のカウント値に応じてＮｃｈトランジスタの選択数を変更する第２選択デコード回路とを有し、
前記比較結果において前記第１駆動能力の方が高い場合、前記第１カウンタ回路はカウント値を増加させ、前記第１選択デコード回路は、前記第１カウンタ回路のカウント値に応じて、Ｐｃｈトランジスタの選択数が減少するように前記選択回路を制御し、
前記比較結果において前記第２駆動能力の方が高い場合、前記第２カウンタ回路はカウント値を増加させ、前記第２選択デコード回路は、前記第２カウンタ回路のカウント値に応じて、Ｎｃｈトランジスタの選択数が減少するように前記選択回路を制御することを特徴とする、信号増幅回路。
Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成されたインバータ回路と、
前記インバータ回路に対応する回路構成でＰｃｈトランジスタ及びＮｃｈトランジスタからなるサブインバータが複数段接続されて構成された参照回路と、
前記インバータ回路と前記参照回路とにおいてＰｃｈ及びＮｃｈトランジスタを同じ組み合わせで、かつ、Ｐｃｈ及びＮｃｈトランジスタを互いに独立に選択する選択回路と、
前記参照回路において選択されているＰｃｈトランジスタの駆動能力である第１駆動能力と、前記参照回路において選択されているＮｃｈトランジスタの駆動能力である第２駆動能力とを比較し、その比較結果に基づいて、前記第１駆動能力と前記第２駆動能力とが均衡するように前記選択回路に制御信号を出力して、前記選択回路を制御する選択制御回路とを備え、
前記選択回路は、前記インバータ回路の入力信号と前記選択制御回路から出力された制御信号とに応じて、前記インバータ回路のＰｃｈ及びＮｃｈトランジスタの動作を制御する信号増幅回路であって、
前記選択制御回路は、
前記参照回路において選択されているＰｃｈトランジスタの駆動能力である第１駆動能力と、前記参照回路において選択されているＮｃｈトランジスタの駆動能力である第２駆動能力とを比較する比較回路と、
前記比較結果に基づいて、Ｐｃｈトランジスタの選択数またはＮｃｈトランジスタの選択数のいずれを変更するか判定する判定回路と、
前記判定回路の判定結果に基づいて、Ｐｃｈトランジスタの選択数またはＮｃｈトランジスタの選択数のいずれかを変更するように、前記選択回路を制御する選択増減回路と、を有し、
前記判定回路は、前記比較結果に応じていずれか一方のカウント値が増加する第１及び第２カウンタ回路を有し、
前記選択増減回路は、前記第１カウンタ回路のカウント値に応じてＰｃｈトランジスタの選択数を変更する第１選択デコード回路と、前記第２カウンタ回路のカウント値に応じてＮｃｈトランジスタの選択数を変更する第２選択デコード回路とを有し、
前記比較結果において前記第１駆動能力の方が高い場合、前記第２カウンタ回路はカウント値を増加させ、前記第２選択デコード回路は、前記第２カウンタ回路のカウント値に応じて、Ｎｃｈトランジスタの選択数が増加するように前記選択回路を制御し、
前記比較結果において前記第２駆動能力の方が高い場合、前記第１カウンタ回路はカウント値を増加させ、前記第１選択デコード回路は、前記第１カウンタ回路のカウント値に応じて、Ｐｃｈトランジスタの選択数が増加するように前記選択回路を制御することを特徴とする、信号増幅回路。
前記信号増幅回路はＤ級信号増幅回路であることを特徴とする、請求項１または２に記載の信号増幅回路。
前記インバータ回路はＣＭＯＳインバータが複数段接続されて構成されていることを特徴とする、請求項１または２に記載の信号増幅回路。