JPS6139729A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
- Publication number
- JPS6139729A JPS6139729A JP16142984A JP16142984A JPS6139729A JP S6139729 A JPS6139729 A JP S6139729A JP 16142984 A JP16142984 A JP 16142984A JP 16142984 A JP16142984 A JP 16142984A JP S6139729 A JPS6139729 A JP S6139729A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- bit
- circuit
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、２進数の重み付けによって符号化されたデジ
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス幅
変調（Ｐ Ｗ Ｍ ： Ｐｕ１ｓｅ媚ｄｔｈＭｏｄｕｌ
ａｔｉｏｎ ）波に変換してアナログ化する方式のもの
に関する。
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス幅
変調（Ｐ Ｗ Ｍ ： Ｐｕ１ｓｅ媚ｄｔｈＭｏｄｕｌ
ａｔｉｏｎ ）波に変換してアナログ化する方式のもの
に関する。
本発明に係るデジタル・アナログ変換装置は、例えば、
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄ’ｅ Ｍｏｄｕｌ
ａｔｉｏｎ）オーディオ装置等に適用される。
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄ’ｅ Ｍｏｄｕｌ
ａｔｉｏｎ）オーディオ装置等に適用される。
従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するデジタル・アナログ（Ｄ／に’）変換装置は
、上記各ビットの重みにて与えられるデジタル情報に対
応するパルス振幅変調（Ｐ Ａ ｐＪ ： Ｐｕ１ｓｅ
Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）
波やＰＷＭ波に上記デジ“タル信号を変換して、上記Ｐ
ＡＭ波あるいはＰＷＭ波を低域通過フィルタ等にて補間
することによりアナログ信号を得るようにした変換方式
のも・のが広く知られている。
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するデジタル・アナログ（Ｄ／に’）変換装置は
、上記各ビットの重みにて与えられるデジタル情報に対
応するパルス振幅変調（Ｐ Ａ ｐＪ ： Ｐｕ１ｓｅ
Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）
波やＰＷＭ波に上記デジ“タル信号を変換して、上記Ｐ
ＡＭ波あるいはＰＷＭ波を低域通過フィルタ等にて補間
することによりアナログ信号を得るようにした変換方式
のも・のが広く知られている。
デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方式という。）のＤ／Ａ変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、入力デジタル
信号の各ビットの重みに正確に対応する高精度の抵抗加
算回路や電流加算回路を必要とし、分解能を高めようと
すると回路規模が大きくなり且つ回路全体を高精度に形
成しなければならない。さらに、ＰＡＭ方式にてＮビッ
トの分解能のＤ／Ａ変換を行なうには、例えば電流加算
回路を利用すると、各ビットに対応して高精度に重みづ
けされたＮ個の定電流源を必要とする。
方式という。）のＤ／Ａ変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、入力デジタル
信号の各ビットの重みに正確に対応する高精度の抵抗加
算回路や電流加算回路を必要とし、分解能を高めようと
すると回路規模が大きくなり且つ回路全体を高精度に形
成しなければならない。さらに、ＰＡＭ方式にてＮビッ
トの分解能のＤ／Ａ変換を行なうには、例えば電流加算
回路を利用すると、各ビットに対応して高精度に重みづ
けされたＮ個の定電流源を必要とする。
また、デジタル信号をＰＷＭ波に変換する方式（以下、
ＰＷＭ方式という。）のＤ／Ａ変換装置では、入力デジ
タルデータに応じてカウンタにより出力のパルス幅を制
御すれば良いので、回路構成が簡単であるが、その変換
特性が原理的に非直線で変換誤差を含み、また、分解能
に応じてカウンタの動作周波数を高くする必要がある。
ＰＷＭ方式という。）のＤ／Ａ変換装置では、入力デジ
タルデータに応じてカウンタにより出力のパルス幅を制
御すれば良いので、回路構成が簡単であるが、その変換
特性が原理的に非直線で変換誤差を含み、また、分解能
に応じてカウンタの動作周波数を高くする必要がある。
すなわち、同一人力データをＰＡＭ方式とＰＷＭ方式に
てＤ／Ａ変換した場合に、同一人力データに対するＰＡ
Ｍ波およびＰＷＭ波は第５図Ａおよび第５図Ｂに示すよ
うに時間積分値は等しいのであるが、パルス幅の変化す
るＰＷＭ波はパルス高の変化するＰＡＭ波と一致する零
あるいはフルスケール（ＦＳ ）以外の入力テークでは
上記ＰＡＭ波よりも信号エネルギーがサンプル点ｔＳ
に集中しているので低域通過フィルタ等にて補間してア
ナログ信号にしたときの瞬時値レベルが高くなり、ＰＷ
Ｍ方式では第６図に示すように非直線の変換特性になっ
てしまう。
てＤ／Ａ変換した場合に、同一人力データに対するＰＡ
Ｍ波およびＰＷＭ波は第５図Ａおよび第５図Ｂに示すよ
うに時間積分値は等しいのであるが、パルス幅の変化す
るＰＷＭ波はパルス高の変化するＰＡＭ波と一致する零
あるいはフルスケール（ＦＳ ）以外の入力テークでは
上記ＰＡＭ波よりも信号エネルギーがサンプル点ｔＳ
に集中しているので低域通過フィルタ等にて補間してア
ナログ信号にしたときの瞬時値レベルが高くなり、ＰＷ
Ｍ方式では第６図に示すように非直線の変換特性になっ
てしまう。
上記ＰＷＭ方式における変換特性の非直線性はアナログ
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直線性による歪が大きくなり、また、−変換周期Ｔ
内でのＰＷＭ波の最大パルス幅が大きい程、上記歪が大
きくなってしまう。
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直線性による歪が大きくなり、また、−変換周期Ｔ
内でのＰＷＭ波の最大パルス幅が大きい程、上記歪が大
きくなってしまう。
上記ＰＷＭ方式における変換歪を低減するには、ＰＷＭ
波のパルス幅を制御するカウンタの動作周波数を高くし
て、データのＩ Ｌ Ｓ Ｂを示すＰＷＭ波のパルス幅
を小さくすると、このＰＷＭ波を低域通過フィルタにて
補間して得られるアナログ信号の信号レベルが低くなっ
てしまい、最大出力レベルと無信号レベルとの比すなわ
ちダイナミックレンジが低下するという欠点がある。
波のパルス幅を制御するカウンタの動作周波数を高くし
て、データのＩ Ｌ Ｓ Ｂを示すＰＷＭ波のパルス幅
を小さくすると、このＰＷＭ波を低域通過フィルタにて
補間して得られるアナログ信号の信号レベルが低くなっ
てしまい、最大出力レベルと無信号レベルとの比すなわ
ちダイナミックレンジが低下するという欠点がある。
そこで、本件出願人は上述の如き問題点に鑑みＰＷＭ方
式によるＤ／Ａ変換特性のダイナミックレンジの拡大お
よび直線性の向上を図り、高分解能のＤ／Ａ変換を可能
にするために、入力デジタルデータを複数種類のＰＷＭ
波に変換して、−変換周期内で左右対称に各ＰＷＭ波を
加算合成するようにしたＤ／Ａ変換装置（特願昭５８−
１９９５７６号）や−変換周期を等間隔に分割した各区
間の各中心のタイミングをそれぞ゛れ中心とする左右対
称の複数のＰＷＭ波に入力デジタルデータを変換するよ
うにしたＤ／Ａ変換装置（特願昭５８−１９９５７７号
）などを先に提案している。
式によるＤ／Ａ変換特性のダイナミックレンジの拡大お
よび直線性の向上を図り、高分解能のＤ／Ａ変換を可能
にするために、入力デジタルデータを複数種類のＰＷＭ
波に変換して、−変換周期内で左右対称に各ＰＷＭ波を
加算合成するようにしたＤ／Ａ変換装置（特願昭５８−
１９９５７６号）や−変換周期を等間隔に分割した各区
間の各中心のタイミングをそれぞ゛れ中心とする左右対
称の複数のＰＷＭ波に入力デジタルデータを変換するよ
うにしたＤ／Ａ変換装置（特願昭５８−１９９５７７号
）などを先に提案している。
本発明は、先に提案している特願昭５８−１９ ・９
５７６号や特願昭５８−１９９５７７号の技術思想を有
効に利用して、ＰＷＭ方式によるＤ／Ａ変換特性の直線
性の向上を図り、高精度で高分解能のＤ／Ａ変換動作を
簡単な回路構成にて行ない得るようにした新規な構成の
デジタル・アナログ変換装置を提供するものである。
５７６号や特願昭５８−１９９５７７号の技術思想を有
効に利用して、ＰＷＭ方式によるＤ／Ａ変換特性の直線
性の向上を図り、高精度で高分解能のＤ／Ａ変換動作を
簡単な回路構成にて行ない得るようにした新規な構成の
デジタル・アナログ変換装置を提供するものである。
本発明に係るデジタル・アナログ変換装置は、上述の目
的を達成するために、入力デジタルデータのビット数Ｎ
に対応するＮビットカウンタと、上記入力デジタルデー
タにてゲート制御されるＮビットのゲート回路と、この
ゲート回路のゲート出力パルスを加算合成する加算合成
回路とを備えている。
的を達成するために、入力デジタルデータのビット数Ｎ
に対応するＮビットカウンタと、上記入力デジタルデー
タにてゲート制御されるＮビットのゲート回路と、この
ゲート回路のゲート出力パルスを加算合成する加算合成
回路とを備えている。
上記Ｎビットカウンタは、２ 進の計数動作を行ない、
Ｎビットの計数出力を上記ゲート回路に供給する。上記
ゲート回路は、入力デジタルデータの各ビットの重みに
対応する数の単位パルスを一変換周期の中心のタイミン
グを中心として左右対称に均等に分配したＮ種類のゲー
ト出力パルスを形成する。上記加算合成回路は、入力デ
ジタルデータに対応するパルス幅変調波出力を合成する
。
Ｎビットの計数出力を上記ゲート回路に供給する。上記
ゲート回路は、入力デジタルデータの各ビットの重みに
対応する数の単位パルスを一変換周期の中心のタイミン
グを中心として左右対称に均等に分配したＮ種類のゲー
ト出力パルスを形成する。上記加算合成回路は、入力デ
ジタルデータに対応するパルス幅変調波出力を合成する
。
以下、本発明に係るデジタル・アナログ変換装置の一実
施例について、図面に従い詳細に説明する。
施例について、図面に従い詳細に説明する。
第１図ないし第４図は本発明を４ピツ） Ｄ／Ａ変換装
置に適用した一実施例を示しており５この実施例には、
Ｎビットの入力デジタルデータＤｔＮとしてアナログ信
号をサンブリ′ルグ周期ＴＳ毎に量子化した４ビツトの
シリアルデータが第１図のブロック図に示すようにデー
タ入力端子１を介してシリアル・パラレル（８１Ｐ）変
換器２に供給されている。
置に適用した一実施例を示しており５この実施例には、
Ｎビットの入力デジタルデータＤｔＮとしてアナログ信
号をサンブリ′ルグ周期ＴＳ毎に量子化した４ビツトの
シリアルデータが第１図のブロック図に示すようにデー
タ入力端子１を介してシリアル・パラレル（８１Ｐ）変
換器２に供給されている。
上記Ｓ／Ｐ変換器２は、上記入力デジタルデータＤＩＮ
をパラレルデータＤｐ （Ｄｚ 、Ｄｚ 、ＤＢ 、Ｄ
４ ’］に変換する。このＳ／Ｐ変換器２にて得られる
パラレルデータＤｐ ［Ｄｔ、Ｉ）＋、Ｄａ、Ｄ４］は
、ゲート回路３を構成している第１ないし第４のＡＮＤ
ゲート３１．３２，３３．３４に供給されている。
をパラレルデータＤｐ （Ｄｚ 、Ｄｚ 、ＤＢ 、Ｄ
４ ’］に変換する。このＳ／Ｐ変換器２にて得られる
パラレルデータＤｐ ［Ｄｔ、Ｉ）＋、Ｄａ、Ｄ４］は
、ゲート回路３を構成している第１ないし第４のＡＮＤ
ゲート３１．３２，３３．３４に供給されている。
ここで、上記パラレルデータＤＰ［Ｄｔ 、Ｄｚ 、Ｄ
Ｂ。
Ｂ。
Ｄ４］は、上記入力デジタルデータＤｔＮの最上位ピッ
）ＭＳＢを示すデータ〔Ｄ１〕が上記第１のＡＮＤゲー
ト３１に供給され、以下、各ビットに対応するデータ（
Ｄ２］ 、 （Ｄ８］ 、 ’［：Ｄ４］が上記第２゜
第３．第４のＡＮＤゲート３２，３３．３４に供給され
ている。
）ＭＳＢを示すデータ〔Ｄ１〕が上記第１のＡＮＤゲー
ト３１に供給され、以下、各ビットに対応するデータ（
Ｄ２］ 、 （Ｄ８］ 、 ’［：Ｄ４］が上記第２゜
第３．第４のＡＮＤゲート３２，３３．３４に供給され
ている。
また、この実施例の装置は、上記入力デジタルデータＤ
ＩＮのピッ１数Ｎに対応する４ビツトカウンタ４を備え
ており、クロック入力端子５から供４ビットの計数出力
データＤＱ’ ［Ｑｌ 、Ｑｌ 、Ｑａ 、Ｑ４：］が
上記ゲート回路３の第１ないし第４のＡＮＤゲート３１
．３２．３３．３４に供給されるようになっている。こ
こで、上記計数出力データＤＱ［Ｑｌ、Ｑｌ、Ｑａ、Ｑ
４］は、１分周データすなわち第１−ビットデータ〔Ｑ
ｌ〕が上記第１のＡＮＤゲート３１に直接供給されてい
るとともに上記第２ないし第４のＡＮＤゲート３２，３
３．３４にそれぞれインバータ３２Ａ、３３Ａ、３４Ａ
を介して供給され、１分周データすなわち第２ビツトデ
ータ〔Ｑ２］が上記第２のＡＮＤゲート３２に直接供給
されているとともに上記第３および第４のＡＮＤゲ−）
３３．３４にそれぞれインバータ３３Ｂ、３４Ｂを介し
て供給され、ｉ分周データすなわち第３ビツトデータ〔
ＱＢ〕が上記第３のＡＮＤゲート３３に直接供給されて
いるとともに上記第４のＡＮＤゲート３４にインバータ
３４Ｃを介して供給され、さらに、−分周データすなわ
ち第４ピットデータ〔Ｑ４〕が上記第４のＡＮＤゲート
３４に直接供給されている。
ＩＮのピッ１数Ｎに対応する４ビツトカウンタ４を備え
ており、クロック入力端子５から供４ビットの計数出力
データＤＱ’ ［Ｑｌ 、Ｑｌ 、Ｑａ 、Ｑ４：］が
上記ゲート回路３の第１ないし第４のＡＮＤゲート３１
．３２．３３．３４に供給されるようになっている。こ
こで、上記計数出力データＤＱ［Ｑｌ、Ｑｌ、Ｑａ、Ｑ
４］は、１分周データすなわち第１−ビットデータ〔Ｑ
ｌ〕が上記第１のＡＮＤゲート３１に直接供給されてい
るとともに上記第２ないし第４のＡＮＤゲート３２，３
３．３４にそれぞれインバータ３２Ａ、３３Ａ、３４Ａ
を介して供給され、１分周データすなわち第２ビツトデ
ータ〔Ｑ２］が上記第２のＡＮＤゲート３２に直接供給
されているとともに上記第３および第４のＡＮＤゲ−）
３３．３４にそれぞれインバータ３３Ｂ、３４Ｂを介し
て供給され、ｉ分周データすなわち第３ビツトデータ〔
ＱＢ〕が上記第３のＡＮＤゲート３３に直接供給されて
いるとともに上記第４のＡＮＤゲート３４にインバータ
３４Ｃを介して供給され、さらに、−分周データすなわ
ち第４ピットデータ〔Ｑ４〕が上記第４のＡＮＤゲート
３４に直接供給されている。
上記ゲート回路３は、上記第１ないし第４のＡＮＤゲー
ト３１．３２，３３．３４による各ゲート出力［Ａｌ１
、 （Ａ２ ］ 、 ［Ａａ ］ 、 ［Ａ４ ］を
加算合成回路６に供給している。ここで、上記第１のＡ
ＮＤゲート３１によるゲート出力〔Ａ１〕は、Ａｌ−Ｑ
ｌ＠Ｄ１ にて示され、上記入力デジタルデータＤＩＮのＭＳＢを
示すデータ〔Ｄ１〕が論理「１」であるときに、上記Ｍ
ＳＢの重みに対応する２（＝８）個の単位パルスを一変
換周期Ｔｓの中心のタイミングｔＯを中心きして左右対
称に分配した第２図に示す如きパルス列となる。また、
上記第２ないし第４のＡＮＤゲート３２．３３．３４に
よる谷ゲート出力［Ａ２〕、［Ａａ：］ 、（Ａ４］は
、Ａ２ ＝Ｑｌ−Ｑｌ・Ｄｚ Ａ８−Ｑｌ−Ｑｌ・Ｑａ−ＤＢ Ａ４＝Ｑｌ＋Ｑ２・Ｑ８＋Ｑ４＋Ｄ４ にて示され、上記入力デジタルデータＤ■Ｎの各ビット
を示すデータ［Ｄｚ］ 、 ［Ｄａ］、 ＣＤ４］がそ
れぞれ論理「ｌ」であるときに、各ビットの重みに対応
する４個、２個、′１個の単位パルス列を出力する。
ト３１．３２，３３．３４による各ゲート出力［Ａｌ１
、 （Ａ２ ］ 、 ［Ａａ ］ 、 ［Ａ４ ］を
加算合成回路６に供給している。ここで、上記第１のＡ
ＮＤゲート３１によるゲート出力〔Ａ１〕は、Ａｌ−Ｑ
ｌ＠Ｄ１ にて示され、上記入力デジタルデータＤＩＮのＭＳＢを
示すデータ〔Ｄ１〕が論理「１」であるときに、上記Ｍ
ＳＢの重みに対応する２（＝８）個の単位パルスを一変
換周期Ｔｓの中心のタイミングｔＯを中心きして左右対
称に分配した第２図に示す如きパルス列となる。また、
上記第２ないし第４のＡＮＤゲート３２．３３．３４に
よる谷ゲート出力［Ａ２〕、［Ａａ：］ 、（Ａ４］は
、Ａ２ ＝Ｑｌ−Ｑｌ・Ｄｚ Ａ８−Ｑｌ−Ｑｌ・Ｑａ−ＤＢ Ａ４＝Ｑｌ＋Ｑ２・Ｑ８＋Ｑ４＋Ｄ４ にて示され、上記入力デジタルデータＤ■Ｎの各ビット
を示すデータ［Ｄｚ］ 、 ［Ｄａ］、 ＣＤ４］がそ
れぞれ論理「ｌ」であるときに、各ビットの重みに対応
する４個、２個、′１個の単位パルス列を出力する。
さらに、上記加算合成回路６は、ＯＲゲート６０にて構
成されており、上記ゲート回路３から供給される各ゲー
ト出力［Ａ１］ 、 ［Ａ２］ 、 （Ａ８］ 。
成されており、上記ゲート回路３から供給される各ゲー
ト出力［Ａ１］ 、 ［Ａ２］ 、 （Ａ８］ 。
〔Ａ４〕の論理和出力Ｓ ＰＷＭ
ＳＰＷＭ ＝ ＩＬｌ十八Ｚへ＋Ａｓ ＋ＡＬ４をＰＷ
Ｍ波出力回路７に供給する。
Ｍ波出力回路７に供給する。
上記ＰＷＭ波出力回路７は、上記加算合成回路６から供
給される論理和出力ＳｐｗＭによりスイッチング制御さ
れるスイッチ７１を備え、このスイッチγ１を介して定
電流源７２が演算増幅器７３の反転入力端子に接続され
ているさともに、上記演算増幅器７３の出力端子７５と
反転入力端子との間が帰還抵抗７４を介して接続され、
さらに、上記演算増幅器７３の非反転入力端子が接地さ
れた構成となっている。
給される論理和出力ＳｐｗＭによりスイッチング制御さ
れるスイッチ７１を備え、このスイッチγ１を介して定
電流源７２が演算増幅器７３の反転入力端子に接続され
ているさともに、上記演算増幅器７３の出力端子７５と
反転入力端子との間が帰還抵抗７４を介して接続され、
さらに、上記演算増幅器７３の非反転入力端子が接地さ
れた構成となっている。
上記ＰＷＭ出力回路７は、そのスイッチ７１が上述のゲ
ート回路３の各ゲート出力［Ａｌｌ 、 ［Ａｚ］ 、
ＣＡ８） 、 ［Ａ４ ］の論理和出力ＳＰＷＭによ
ってスイッチング制御されることによって、第３図に示
すように、パラレルデータＤｐ ［：Ｄｘ、Ｄ２．Ｄａ
。
ート回路３の各ゲート出力［Ａｌｌ 、 ［Ａｚ］ 、
ＣＡ８） 、 ［Ａ４ ］の論理和出力ＳＰＷＭによ
ってスイッチング制御されることによって、第３図に示
すように、パラレルデータＤｐ ［：Ｄｘ、Ｄ２．Ｄａ
。
Ｄ４］すなわち入力デジタルデータＤＩＮに対応したパ
ルス幅変調波出力Ｐ Ｗ Ｍ ｏｕ Ｔを出力端子７５
から出力する。
ルス幅変調波出力Ｐ Ｗ Ｍ ｏｕ Ｔを出力端子７５
から出力する。
上記出力端子７５に得られるパルス幅変調波出力Ｐ Ｗ
Ｍ ＯＵＴは、上述の如く一変換周期Ｔｓの中心のタ
イミングｔｏを中心として左右対称に単位パルスを均等
に分配したパルス列の各ゲート出力〔Ａｌｌ 、 ［Ａ
２］ 、 ［Ａ＋＋］ 、 ＣＡ４ ］を入力デジタル
データＤＩＨに応じて選択的に加算合成したものである
から、このＰ Ｗ Ｍ ＯＩＪＴもタイミングｔｏを中
心として左右対称の波形を有し信号エネルギーが分散し
ているので、直線性の良好なり／Ａ変換特性を呈するこ
とになる。第４図に、この実施例の装置のＤ／Ａ変換特
性を実線にて示しである。なお、第４図において一点鎖
線はＰＡＭ方式のＤ／Ａ変換特性を示し、破線は一般的
なＰＷＭ方式のＤ／Ａ変換特性を示しである。
Ｍ ＯＵＴは、上述の如く一変換周期Ｔｓの中心のタ
イミングｔｏを中心として左右対称に単位パルスを均等
に分配したパルス列の各ゲート出力〔Ａｌｌ 、 ［Ａ
２］ 、 ［Ａ＋＋］ 、 ＣＡ４ ］を入力デジタル
データＤＩＨに応じて選択的に加算合成したものである
から、このＰ Ｗ Ｍ ＯＩＪＴもタイミングｔｏを中
心として左右対称の波形を有し信号エネルギーが分散し
ているので、直線性の良好なり／Ａ変換特性を呈するこ
とになる。第４図に、この実施例の装置のＤ／Ａ変換特
性を実線にて示しである。なお、第４図において一点鎖
線はＰＡＭ方式のＤ／Ａ変換特性を示し、破線は一般的
なＰＷＭ方式のＤ／Ａ変換特性を示しである。
上述の実施例の説明から明らかなように、本発明に係る
デジタル・アナログ変換装置では、入力デジタルデータ
を一変換周期の中心のタイミングを中心として左右対称
の波形で且つ信号エネルギーを分散させたパルス幅変調
波に変換しているので、直線性の良好なり／Ａ変換特性
を呈し、しかも、Ｎビットカウンタの計数出力からゲー
ト回路にて形成したＮ種類のゲート出力パルスを加算合
成するだけの極めて簡単な回路構成によって高精度、高
分解能のＤ／Ａ変換動作をＰＷＭ方式にて行なうことが
でき、所期の目的を十分に達成することができる。
デジタル・アナログ変換装置では、入力デジタルデータ
を一変換周期の中心のタイミングを中心として左右対称
の波形で且つ信号エネルギーを分散させたパルス幅変調
波に変換しているので、直線性の良好なり／Ａ変換特性
を呈し、しかも、Ｎビットカウンタの計数出力からゲー
ト回路にて形成したＮ種類のゲート出力パルスを加算合
成するだけの極めて簡単な回路構成によって高精度、高
分解能のＤ／Ａ変換動作をＰＷＭ方式にて行なうことが
でき、所期の目的を十分に達成することができる。
第１図は本発明に係るデジタル・アナログ変換装置の一
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図であり、第４図は
上記実施例におけるＤ／Ａ変換特性を示す特性線図であ
る。 第５図Ａおよび第５図Ｂは一般にＤ／Ａ変換に用いられ
るＰＡＭ波およびＰＷＭ波を示す各波形図であり、第６
図は上記ＰＡＭ波およびＰＷＭ波を用いたＤ／Ａ変換の
各変換特性を示す特性線図である。 １・・・・・・・・・データ入力端子 ３・・・・・・・・・ゲート回路 ４・・・・・・・・・カウンタ
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図であり、第４図は
上記実施例におけるＤ／Ａ変換特性を示す特性線図であ
る。 第５図Ａおよび第５図Ｂは一般にＤ／Ａ変換に用いられ
るＰＡＭ波およびＰＷＭ波を示す各波形図であり、第６
図は上記ＰＡＭ波およびＰＷＭ波を用いたＤ／Ａ変換の
各変換特性を示す特性線図である。 １・・・・・・・・・データ入力端子 ３・・・・・・・・・ゲート回路 ４・・・・・・・・・カウンタ
Claims (1)
- 二進の重みづけをされた入力デジタルデータのビット数
Ｎに対応するＮビットカウンタと、上記入力デジタルデ
ータの各ビットの重みに対応する数の単位パルスを一変
換周期の中心のタイミングを中心として左右対称に均等
に分配したＮ種類のゲート出力パルスを上記Ｎビットカ
ウンタの計数出力から形成するゲート回路と、このゲー
ト回路にて形成されるＮ種類のゲート出力パルスを加算
合成する加算合成回路とを備え、上記入力デジタルデー
タにより上記ゲート回路のゲート制御を行ない、上記加
算合成回路から上記入力デジタルデータに対応するパル
ス幅変調波出力を得るように構成したことを特徴とする
デジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142984A JPS6139729A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142984A JPS6139729A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139729A true JPS6139729A (ja) | 1986-02-25 |
Family
ID=15734937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16142984A Pending JPS6139729A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276314A (ja) * | 1989-01-27 | 1990-11-13 | Matsushita Electric Ind Co Ltd | パルス波形変換回路 |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS5883393A (ja) * | 1981-11-09 | 1983-05-19 | Yokogawa Hokushin Electric Corp | シフトレジスタ |
-
1984
- 1984-07-31 JP JP16142984A patent/JPS6139729A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS5883393A (ja) * | 1981-11-09 | 1983-05-19 | Yokogawa Hokushin Electric Corp | シフトレジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276314A (ja) * | 1989-01-27 | 1990-11-13 | Matsushita Electric Ind Co Ltd | パルス波形変換回路 |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890106A (en) | Apparatus and methods for digital-to-analog conversion using modified LSB switching | |
| US4447803A (en) | Offset digital dither generator | |
| US3603977A (en) | Digital-to-analog converter utilizing pulse duration modulation | |
| EP0141386B1 (en) | Digital-to-analog converting apparatus | |
| EP0383689A2 (en) | Digital-to-analog converter | |
| SU1132805A3 (ru) | Цифроаналоговый преобразователь | |
| US4594576A (en) | Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion | |
| JPS6139729A (ja) | デジタル・アナログ変換装置 | |
| US5017918A (en) | Method and circuit for eliminating major bit transition error at the bipolar zero point in a digital-to-analog converter | |
| JPS6139728A (ja) | デジタル・アナログ変換装置 | |
| US3883727A (en) | Multilevel digital filter | |
| JPS63176020A (ja) | Ｄ／ａ変換方式 | |
| JPS6198024A (ja) | デジタル・アナログ変換装置 | |
| JPS6139730A (ja) | デジタル・アナログ変換装置 | |
| JPS60100830A (ja) | デジタル・アナログ変換装置 | |
| JPS62147817A (ja) | 振幅及び周波数が変動するアナログ入力信号の準アナログ再構成の方法及びその装置 | |
| JPS6091726A (ja) | デジタル・アナログ変換装置 | |
| JP2579555B2 (ja) | ディジタル／アナログ変換装置 | |
| USRE34660E (en) | Apparatus and methods for digital-to-analog conversion using modified LSB switching | |
| JPS60100831A (ja) | デジタル・アナログ変換装置 | |
| SU720715A1 (ru) | Устройство дл кодировани звуковых сигналов | |
| JPH0697831A (ja) | デジタル／アナログ変換器 | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| RU2089044C9 (ru) | Преобразователь кода в сигнал с временной модуляцией | |
| CN115580301A (zh) | 六位半模数转换器 |