JPH02276314A - パルス波形変換回路 - Google Patents
パルス波形変換回路Info
- Publication number
- JPH02276314A JPH02276314A JP10494189A JP10494189A JPH02276314A JP H02276314 A JPH02276314 A JP H02276314A JP 10494189 A JP10494189 A JP 10494189A JP 10494189 A JP10494189 A JP 10494189A JP H02276314 A JPH02276314 A JP H02276314A
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- JP
- Japan
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- pulse waveform
- pulses
- digital signal
- input digital
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- Pending
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- 238000010586 diagram Methods 0.000 description 8
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000008755 Lupinus mutabilis Nutrition 0.000 description 1
- 240000007660 Sechium edule Species 0.000 description 1
- 235000019095 Sechium edule Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はディジタル機器におけるパルス波形を用いた
Ｄ／Ａ変換器に関するものである。
Ｄ／Ａ変換器に関するものである。
Ｄ／Ａ変換を行なうといった手法はディスクリドの回路
を必要とせず、ディジタル回路だけで実現する事が出来
るため、数多く用いられている。
を必要とせず、ディジタル回路だけで実現する事が出来
るため、数多く用いられている。
第６図は従来のＰＷＭ回路の基本構成を示す。
第５図において入力ディジタル信号１のｂｉｔ数は３ｂ
ｔｔとする。第６図において２は３ｂｉｔの入力ディジ
タル信号１を、その鎖に応じた１６ｂｉｔのＰＷＭ波形
データとして出力するＲＯＭである。
ｔｔとする。第６図において２は３ｂｉｔの入力ディジ
タル信号１を、その鎖に応じた１６ｂｉｔのＰＷＭ波形
データとして出力するＲＯＭである。
そして３はＲＯＭ２より出力された１８ｂｉｔのＰＷＭ
波形データを、クロック信号５と同期信号６とによりパ
ラレル−シリアル変換し、ＰＷＭ出力４を得るパラレル
−シリアル変換回路である。
波形データを、クロック信号５と同期信号６とによりパ
ラレル−シリアル変換し、ＰＷＭ出力４を得るパラレル
−シリアル変換回路である。
以上のように構成されたＰＷＭ回路について以下その動
作を説明する。第６図は入力ディジタル信号１、クロッ
ク信号６、同期信号６と、ＲＯＭ２の出力およびＰＷＭ
出力４とのタイミングを示す図である。まず入力ディジ
タル信号１は直接ＲＯＭ２のアドレス入力となっている
ため、入力ディジタル信号の変化と共にＲ９Ｍ２の出力
ブタも変化する。そしてＲＯＭ２より出力されたパラレ
ルデータを、パラレル−シリアル変換回路３において同
期信号６のタイミングでラッチし、クロック信号５のタ
イミングでパラレル−シリアル変換を行なう。そしてそ
の結果ＰＷＭ出力４を出力する。
作を説明する。第６図は入力ディジタル信号１、クロッ
ク信号６、同期信号６と、ＲＯＭ２の出力およびＰＷＭ
出力４とのタイミングを示す図である。まず入力ディジ
タル信号１は直接ＲＯＭ２のアドレス入力となっている
ため、入力ディジタル信号の変化と共にＲ９Ｍ２の出力
ブタも変化する。そしてＲＯＭ２より出力されたパラレ
ルデータを、パラレル−シリアル変換回路３において同
期信号６のタイミングでラッチし、クロック信号５のタ
イミングでパラレル−シリアル変換を行なう。そしてそ
の結果ＰＷＭ出力４を出力する。
この時の入力ディジタル信号１に対するＰＷＭ出力４の
関係を第７図に示す。従来のＰＷＭ回路においてはＰＷ
Ｍ変換に伴う波形歪をなくすため、個々のＰＷＭ波形を
その中心に対して左右対称にしている。そして入力ディ
ジタル信号１の値に応じてその幅を変化させている。
関係を第７図に示す。従来のＰＷＭ回路においてはＰＷ
Ｍ変換に伴う波形歪をなくすため、個々のＰＷＭ波形を
その中心に対して左右対称にしている。そして入力ディ
ジタル信号１の値に応じてその幅を変化させている。
発明が解決しようとする課題
しかしながらこのようなＰＷＭ回路においては入力ディ
ジタル信号の１サンプル期間に必要なりロック数が入力
ディジタル信号のとる道の２倍以上となるので、非常に
高い周波数のクロック信号が必要となる。さらにＲＯＭ
の出力ｂｉｔ数やパラレル−シリアル変換回路の処理ｂ
ｉｔ数に関しても入力ディジタル信号のとる値の２倍必
要であるので、その回路規模が大きくなる。
ジタル信号の１サンプル期間に必要なりロック数が入力
ディジタル信号のとる道の２倍以上となるので、非常に
高い周波数のクロック信号が必要となる。さらにＲＯＭ
の出力ｂｉｔ数やパラレル−シリアル変換回路の処理ｂ
ｉｔ数に関しても入力ディジタル信号のとる値の２倍必
要であるので、その回路規模が大きくなる。
本発明は上記問題点に鑑み、従来のＰＷＭ回路の半分の
クロック信号で同等の性能を得るパルス波形変換回路を
提供するものである。
クロック信号で同等の性能を得るパルス波形変換回路を
提供するものである。
課題を解決するための手段
本発明によるパルス波形変換回路は、入力ディジタル信
号に応じたパルス波形を出力するにあたり、少なくとも
１つのパルス波形が複数のパ／Ｌ’スによって構成され
、少なくとも２つのパルス波形においてそのパルス数が
等しく、そのパルスの幅の総和が入力ディジタル信号の
値に対応しており、かつ個々のパルス波形がその中心に
対して左右対称となっている事を特徴とする。
号に応じたパルス波形を出力するにあたり、少なくとも
１つのパルス波形が複数のパ／Ｌ’スによって構成され
、少なくとも２つのパルス波形においてそのパルス数が
等しく、そのパルスの幅の総和が入力ディジタル信号の
値に対応しており、かつ個々のパルス波形がその中心に
対して左右対称となっている事を特徴とする。
作 用
この構成によると、従来のＰＷＭ回路に比べて２分の１
のクロックで動作させる事が可能となり、またＲＯＭの
容量やパラレル−シリアル変換回路の処理ｂｉｔ数も従
来の半分となる。そしてなおかつ従来のＰＷＭ回路と同
等の性能となる。
のクロックで動作させる事が可能となり、またＲＯＭの
容量やパラレル−シリアル変換回路の処理ｂｉｔ数も従
来の半分となる。そしてなおかつ従来のＰＷＭ回路と同
等の性能となる。
実施例
以下本発明の一実施例を第１図〜第４図に基づいて説明
する。第１図は本発明の第１の実施例によるパルス波形
変換回路を示す。第１図において、ＲＯＭ７ 、パラレ
ル−シリアル変換回路Ｂｉｔ、第５図におけるＲＯＭ２
．パラレル−シリアル変換回路３の処理ｂｉｔ数が半分
となっただけであり、その動作は同じである。またクロ
ック信号９．同期信号１０に関しても、その働きは第６
図のクロック信号６．同期信号６と同じである。次に第
２図に本発明の一実施例における入力ディジタル信号１
、クロック信号９、同期信号１０とＲＯＭ７の出力およ
びパルス波形出力１１とのタイミングを示す。第２図に
おいても、クロック信号９の周波数が半分になっている
事の池は基本動作に関しては第６図と同一様である。
する。第１図は本発明の第１の実施例によるパルス波形
変換回路を示す。第１図において、ＲＯＭ７ 、パラレ
ル−シリアル変換回路Ｂｉｔ、第５図におけるＲＯＭ２
．パラレル−シリアル変換回路３の処理ｂｉｔ数が半分
となっただけであり、その動作は同じである。またクロ
ック信号９．同期信号１０に関しても、その働きは第６
図のクロック信号６．同期信号６と同じである。次に第
２図に本発明の一実施例における入力ディジタル信号１
、クロック信号９、同期信号１０とＲＯＭ７の出力およ
びパルス波形出力１１とのタイミングを示す。第２図に
おいても、クロック信号９の周波数が半分になっている
事の池は基本動作に関しては第６図と同一様である。
そして第３図に本発明の一実施例におけ・るパルス波形
変換回路を用いた時の、入力ディジタル信号１に対する
パルス波形出力１１の第１の例を示す。第３図より明ら
かなように、本発明によるパルス波形変換回路は入力デ
ィジタル信号１の値に応じてパルスの数が異なる。さら
に個々のパルスの幅は一定ではなく、入力ディジタル信
号１の値に応じで変化する。従って同じ数のパルスを有
するパルス波形が必ず１組以上存在する事となる。
変換回路を用いた時の、入力ディジタル信号１に対する
パルス波形出力１１の第１の例を示す。第３図より明ら
かなように、本発明によるパルス波形変換回路は入力デ
ィジタル信号１の値に応じてパルスの数が異なる。さら
に個々のパルスの幅は一定ではなく、入力ディジタル信
号１の値に応じで変化する。従って同じ数のパルスを有
するパルス波形が必ず１組以上存在する事となる。
次に第４図に本発明の一実施例におけるパルス波形変換
回路を用いた時の入力ディジタル信号１に対するパルス
波形出力１１の第２の例を示す。
回路を用いた時の入力ディジタル信号１に対するパルス
波形出力１１の第２の例を示す。
第４図においてパルス波形出力１１は、入力ディジタル
信号１の鎮が偶数の時と奇数の時とでパルスの数が異な
る。さらにパルスの数が２個の時の個々のパルス同士の
間隔がクロック信号９の周期と一致している。
信号１の鎮が偶数の時と奇数の時とでパルスの数が異な
る。さらにパルスの数が２個の時の個々のパルス同士の
間隔がクロック信号９の周期と一致している。
以上のようなパルス波形変換回路およびパルス波形出力
１１を用いると、個々のパルス波形をその中心に対して
左右対称にしているにもかかわらず、従来のＰＷＭ回路
の半分のクロック信号で動作させる事が可能となる。そ
して入力ディジタル信号１の垣に応じて個々のパルスの
幅の総和を変化させる事により、従来のＰＷＭ回路と同
等の性能を得る。
１１を用いると、個々のパルス波形をその中心に対して
左右対称にしているにもかかわらず、従来のＰＷＭ回路
の半分のクロック信号で動作させる事が可能となる。そ
して入力ディジタル信号１の垣に応じて個々のパルスの
幅の総和を変化させる事により、従来のＰＷＭ回路と同
等の性能を得る。
なお上記の実施例におけるパルス波形出力１１の第２の
例では、入力ディジタル信号１の値が奇数の時パルスの
数が１個、入力ディジタル信号１の値が偶数の時パルス
の数が２個となる場合について説明したが、例えば入力
ディジタル信号１の１直が偶数の時パルスの数が１個、
入力ディジタル信号１の鎖が奇数の時パルスの数が２個
となる場合や、パルスの数が２個と３個とに切り替わる
様な構成も同様に可能である。
例では、入力ディジタル信号１の値が奇数の時パルスの
数が１個、入力ディジタル信号１の値が偶数の時パルス
の数が２個となる場合について説明したが、例えば入力
ディジタル信号１の１直が偶数の時パルスの数が１個、
入力ディジタル信号１の鎖が奇数の時パルスの数が２個
となる場合や、パルスの数が２個と３個とに切り替わる
様な構成も同様に可能である。
また上記の実施例におけるパルス波形出力１１の第２の
例ではパルスの数が２個となる時の個々のパルス同士の
間隔がタロツク信号９０周期と一致する場合について説
明したが、この間隔がクロック信号９の周期の２倍以上
離れているような１゛１４成も可能である。
例ではパルスの数が２個となる時の個々のパルス同士の
間隔がタロツク信号９０周期と一致する場合について説
明したが、この間隔がクロック信号９の周期の２倍以上
離れているような１゛１４成も可能である。
発明の効果
以上のように本発明によるパルス波形変換回路は入力デ
ィジタル信号の値に応じてパルスの数や幅を変化させる
事により、個々のパルス波形をその中心に対して左若対
称にしているにもかかわらず、従来のＰＷＭ回路の半分
のクロックで動作させる事が可能となり、さらにＲＯＭ
の容量やパラレル−シリアル変換回路の処理ｂｉｔ数も
従来の半分とする事ができる。
ィジタル信号の値に応じてパルスの数や幅を変化させる
事により、個々のパルス波形をその中心に対して左若対
称にしているにもかかわらず、従来のＰＷＭ回路の半分
のクロックで動作させる事が可能となり、さらにＲＯＭ
の容量やパラレル−シリアル変換回路の処理ｂｉｔ数も
従来の半分とする事ができる。
第１図は本発明の一実施例によるパルス波形変換回路の
構成図、第２図は上記パルス波形変換回路のタイミング
を示す波形図、第３図は上記パルス波形変換回路の各パ
ルス波形出力の第１の例を示す波形図、第４図は上記パ
ルス波形変換回路の各パルス波形出力の第２の例を示す
波形図、第６図は従来のＰＷＭ回路の構成図、第６図は
上記ＰＷＭ回路のタイミングを示す波形図、第７図は上
記ＰＷＭ回路の各ＰＷＭ波形を示す波形図である。 ２、了・・・・・・ＲＯＭ、３．８・・・・・・パラレ
ル−シリアル変換回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 入カテ１リタノＬ沼考ゴ バ几ズジ）ｌ力出力１１ イ 一一一丁丁−−− 第 図 入力殆シタ７１百古ゴ ハリＬス彼り出力ｆ１ 第 図 ノ、ガフシじタノＬ）吉牙イ ＰＷＭ出７７４−
構成図、第２図は上記パルス波形変換回路のタイミング
を示す波形図、第３図は上記パルス波形変換回路の各パ
ルス波形出力の第１の例を示す波形図、第４図は上記パ
ルス波形変換回路の各パルス波形出力の第２の例を示す
波形図、第６図は従来のＰＷＭ回路の構成図、第６図は
上記ＰＷＭ回路のタイミングを示す波形図、第７図は上
記ＰＷＭ回路の各ＰＷＭ波形を示す波形図である。 ２、了・・・・・・ＲＯＭ、３．８・・・・・・パラレ
ル−シリアル変換回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 入カテ１リタノＬ沼考ゴ バ几ズジ）ｌ力出力１１ イ 一一一丁丁−−− 第 図 入力殆シタ７１百古ゴ ハリＬス彼り出力ｆ１ 第 図 ノ、ガフシじタノＬ）吉牙イ ＰＷＭ出７７４−
Claims (4)
- （１）入力ディジタル信号に応じたパルス波形を出力す
るにあたり、少なくとも１つのパルス波形が複数のパル
スによって構成され、少なくとも２つのパルス波形にお
いてそのパルス数が等しく、個々のパルス波形における
パルスの幅の総和が入力ディジタル信号の値に対応して
おり、かつ個々のパルス波形がその中心に対して左右対
称となっている事を特徴としたパルス波形変換回路。 - （２）個々のパルス波形におけるパルスの数が入力ディ
ジタル信号の値が偶数の場合と奇数の場合とで異なる事
を特徴とする特許請求の範囲第１項記載のパルス波形変
換回路。 - （３）個々のパルス波形におけるパルスの数が入力ディ
ジタル信号の値が偶数の場合と奇数の場合とで異なる場
合、そのパルスの数が１個もしくは２個となる事を特徴
とする特許請求の範囲第２項記載のパルス波形変換回路
。 - （４）個々のパルス波形におけるパルスの数が入力ディ
ジタル信号の値が偶数の場合と奇数の場合とで異なり、
かつそのパルスの数が１個もしくは２個となる場合、パ
ルスの数が２個の時の個々のパルス同士の間隔がパルス
波形変換回路におけるクロック信号の最小単位と一致す
る事を特徴とする特許請求の範囲第３項記載のパルス波
形変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1799389 | 1989-01-27 | ||
| JP1-17993 | 1989-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276314A true JPH02276314A (ja) | 1990-11-13 |
Family
ID=11959248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10494189A Pending JPH02276314A (ja) | 1989-01-27 | 1989-04-25 | パルス波形変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980134B2 (en) | 1996-06-28 | 2005-12-27 | Synaptics (Uk) Limited | Signal processing apparatus and method |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139729A (ja) * | 1984-07-31 | 1986-02-25 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6184117A (ja) * | 1984-10-02 | 1986-04-28 | Canon Inc | デイジタル・アナログ変換装置 |
-
1989
- 1989-04-25 JP JP10494189A patent/JPH02276314A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139729A (ja) * | 1984-07-31 | 1986-02-25 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6184117A (ja) * | 1984-10-02 | 1986-04-28 | Canon Inc | デイジタル・アナログ変換装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980134B2 (en) | 1996-06-28 | 2005-12-27 | Synaptics (Uk) Limited | Signal processing apparatus and method |
| JP2015082833A (ja) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | パルス信号生成装置 |
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