JP2003108365A - 乱数発生回路 - Google Patents
乱数発生回路Info
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- JP2003108365A JP2003108365A JP2001299766A JP2001299766A JP2003108365A JP 2003108365 A JP2003108365 A JP 2003108365A JP 2001299766 A JP2001299766 A JP 2001299766A JP 2001299766 A JP2001299766 A JP 2001299766A JP 2003108365 A JP2003108365 A JP 2003108365A
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Abstract
(57)【要約】
【課題】 この発明は、ランデム性が高い乱数が得られ
る乱数発生回路を提供することを目的とする。 【解決手段】 発振器と、上記発振器からのクロック信
号が入力される第１の積分回路・バッファ素子列と、上
記発振器からのクロック信号が入力される第２の積分回
路・バッファ素子列と、上記第１の積分回路・バッファ
素子列の出力と、上記第２の積分回路・バッファ素子列
の出力との排他的論理和を演算する排他的論理和回路と
を備えている。各積分回路・バッファ素子列の出力は、
積分回路の固体差による積分回路の出力電位の時間軸に
対する変動、バッファ素子の固体差によるバッファ素子
の閾値電位の時間軸に対する変動等によって、ランダム
性の高い波形となる。この結果、排他的論理和回路から
は、ランダム性の高い波形が得られる。
る乱数発生回路を提供することを目的とする。 【解決手段】 発振器と、上記発振器からのクロック信
号が入力される第１の積分回路・バッファ素子列と、上
記発振器からのクロック信号が入力される第２の積分回
路・バッファ素子列と、上記第１の積分回路・バッファ
素子列の出力と、上記第２の積分回路・バッファ素子列
の出力との排他的論理和を演算する排他的論理和回路と
を備えている。各積分回路・バッファ素子列の出力は、
積分回路の固体差による積分回路の出力電位の時間軸に
対する変動、バッファ素子の固体差によるバッファ素子
の閾値電位の時間軸に対する変動等によって、ランダム
性の高い波形となる。この結果、排他的論理和回路から
は、ランダム性の高い波形が得られる。
Description
【０００１】
【発明の属する技術分野】この発明は、暗号回路、半導
体試験装置等に使用にされる乱数発生回路に関する。
体試験装置等に使用にされる乱数発生回路に関する。
【０００２】
【従来の技術】図４は、従来の乱数発生回路の構成例を
示している。
示している。
【０００３】この乱数発生回路は、直列に接続された７
個のＤフリップフロップ（ＤＦＦ）１０１〜１０７と、
１つの排他的論理和回路１０８とから構成されている。
２段目のＤＦＦ１０２の出力と、７段目のＤＦＦ１０７
の出力とが排他的論理和回路１０８に入力している。排
他的論理和回路１０８の出力は１段目のＤＦＦ１０１に
入力している。
個のＤフリップフロップ（ＤＦＦ）１０１〜１０７と、
１つの排他的論理和回路１０８とから構成されている。
２段目のＤＦＦ１０２の出力と、７段目のＤＦＦ１０７
の出力とが排他的論理和回路１０８に入力している。排
他的論理和回路１０８の出力は１段目のＤＦＦ１０１に
入力している。
【０００４】つまり、２段目のＤＦＦ１０２の出力と７
段目のＤＦＦ１０７の出力との排他的論理和を取り、得
られた排他的論理和を１段目のＤＦＦ１０１にフィード
バックする、リニアフィードバックレジスタ（ＬＦＳ
Ｒ）によって長周期の乱数列が生成される。このような
乱数発生回路では、ランダム性は、所定の周期内では確
保されるが、所定周期毎に同じ乱数列が現れるという欠
点がある。
段目のＤＦＦ１０７の出力との排他的論理和を取り、得
られた排他的論理和を１段目のＤＦＦ１０１にフィード
バックする、リニアフィードバックレジスタ（ＬＦＳ
Ｒ）によって長周期の乱数列が生成される。このような
乱数発生回路では、ランダム性は、所定の周期内では確
保されるが、所定周期毎に同じ乱数列が現れるという欠
点がある。
【０００５】
【発明が解決しようとする課題】この発明は、ランデム
性が高い乱数が得られる乱数発生回路を提供することを
目的とする。
性が高い乱数が得られる乱数発生回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】この発明による乱数発生
回路は、発振器と、上記発振器からのクロック信号が入
力される第１の積分回路・バッファ素子列と、上記発振
器からのクロック信号が入力される第２の積分回路・バ
ッファ素子列と、上記第１の積分回路・バッファ素子列
の出力と、上記第２の積分回路・バッファ素子列の出力
との排他的論理和を演算する排他的論理和回路とを備え
ており、各積分回路・バッファ素子列は、複数の積分回
路および複数のバッファ素子から構成されており、積分
回路とバッファ素子とが交互に配置されるように、これ
らの構成素子が直列に接続されているものである。
回路は、発振器と、上記発振器からのクロック信号が入
力される第１の積分回路・バッファ素子列と、上記発振
器からのクロック信号が入力される第２の積分回路・バ
ッファ素子列と、上記第１の積分回路・バッファ素子列
の出力と、上記第２の積分回路・バッファ素子列の出力
との排他的論理和を演算する排他的論理和回路とを備え
ており、各積分回路・バッファ素子列は、複数の積分回
路および複数のバッファ素子から構成されており、積分
回路とバッファ素子とが交互に配置されるように、これ
らの構成素子が直列に接続されているものである。
【０００７】積分回路としては、ＣＲ積分回路が用いら
れることが好ましい。バッファ素子としては、シュミッ
トトリガ技術を用いたバッファ素子が用いられることが
好ましい。
れることが好ましい。バッファ素子としては、シュミッ
トトリガ技術を用いたバッファ素子が用いられることが
好ましい。
【０００８】
【発明の実施の形態】以下、図１〜図３を参照して、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【０００９】図１は、乱数発生回路の構成を示してい
る。
る。
【００１０】乱数発生回路は、発振器１と、第１の積分
回路・バッファ素子列２と、第２の積分回路・バッファ
素子列３と、排他的論理和回路４とラッチ回路５とを備
えている。
回路・バッファ素子列２と、第２の積分回路・バッファ
素子列３と、排他的論理和回路４とラッチ回路５とを備
えている。
【００１１】各積分回路・バッファ列２、３は、複数の
積分回路１１および複数のバッファ素子１２から構成さ
れており、積分回路とバッファ素子とが交互に配置され
るように、これらの構成素子が直列に接続されているも
のである。積分回路１１としては、ＣＲ積分回路が用い
られている。
積分回路１１および複数のバッファ素子１２から構成さ
れており、積分回路とバッファ素子とが交互に配置され
るように、これらの構成素子が直列に接続されているも
のである。積分回路１１としては、ＣＲ積分回路が用い
られている。
【００１２】各積分回路・バッファ列２、３の１段目の
積分回路１１それぞれに、発振器１から出力されるクロ
ック信号が入力される。そして、各積分回路・バッファ
列２、３の最終段のバッファ素子１２の出力が、排他的
論理和回路４に入力する。排他的論理和回路４は、各積
分回路・バッファ列２、３から入力された信号の排他的
論理和を算出して出力する。ラッチ回路５は、排他的論
理和回路４の出力信号を所定周期でラッチする。
積分回路１１それぞれに、発振器１から出力されるクロ
ック信号が入力される。そして、各積分回路・バッファ
列２、３の最終段のバッファ素子１２の出力が、排他的
論理和回路４に入力する。排他的論理和回路４は、各積
分回路・バッファ列２、３から入力された信号の排他的
論理和を算出して出力する。ラッチ回路５は、排他的論
理和回路４の出力信号を所定周期でラッチする。
【００１３】図２は、第１の積分回路・バッファ素子列
２の各部の信号を示している。
２の各部の信号を示している。
【００１４】図２に基づいて、第１の積分回路・バッフ
ァ素子列２の動作について、説明する。
ァ素子列２の動作について、説明する。
【００１５】１段目の積分回路１１には、発振器１から
出力された矩形波ａが入力される。１段目の積分回路１
１は矩形波ａを積分して、三角波（ノコギリ波）ｂを出
力する。１段目の積分回路１１から出力される三角波ｂ
は、１段目のバッファ素子１２に入力される。ここで
は、バッファ素子１２としては、１つの閾値によって入
力信号をバッファリングするものが用いられているもの
とする。
出力された矩形波ａが入力される。１段目の積分回路１
１は矩形波ａを積分して、三角波（ノコギリ波）ｂを出
力する。１段目の積分回路１１から出力される三角波ｂ
は、１段目のバッファ素子１２に入力される。ここで
は、バッファ素子１２としては、１つの閾値によって入
力信号をバッファリングするものが用いられているもの
とする。
【００１６】１段目のバッファ素子１２は、その出力信
号をｃで示すように、入力された三角波ｂが所定の閾値
以上になるとＨレベルの信号を出力し、入力された三角
波ｂが上記閾値以下になったときにＬレベルの信号を出
力する。１段目のバッファ素子１２から出力される矩形
波ｃは、２段目の積分回路１１に入力する。２段目の積
分回路１１は、入力された矩形波ｃを積分して、三角波
ｄを出力する。２段目の積分回路１１から出力される三
角波ｄは、２段目のバッファ素子１２に入力される。
号をｃで示すように、入力された三角波ｂが所定の閾値
以上になるとＨレベルの信号を出力し、入力された三角
波ｂが上記閾値以下になったときにＬレベルの信号を出
力する。１段目のバッファ素子１２から出力される矩形
波ｃは、２段目の積分回路１１に入力する。２段目の積
分回路１１は、入力された矩形波ｃを積分して、三角波
ｄを出力する。２段目の積分回路１１から出力される三
角波ｄは、２段目のバッファ素子１２に入力される。
【００１７】２段目のバッファ素子１２は、その出力信
号をｄで示すように、入力された三角波ｄが所定の閾値
以上になるとＨレベルの信号を出力し、入力された三角
波ｄが上記閾値以下になったときにＬレベルの信号を出
力する。以下、３段目以降の積分回路１１およびバッフ
ァ素子１２によって、同様な動作が行なわれる。
号をｄで示すように、入力された三角波ｄが所定の閾値
以上になるとＨレベルの信号を出力し、入力された三角
波ｄが上記閾値以下になったときにＬレベルの信号を出
力する。以下、３段目以降の積分回路１１およびバッフ
ァ素子１２によって、同様な動作が行なわれる。
【００１８】ところで、１段目の積分回路１１から出力
される三角波は、１段目の積分回路１１の固体差によっ
て、傾き、波形が異なる。さらにこの波形に混入される
ノイズも時間的にランダム性の高いものとなる。さら
に、１段目の積分回路１１から出力される三角波は、１
段目の積分回路１１に対する電源、グランド電位の微小
変動にも大きく影響を受ける。したがって、図２のＡ部
の拡大図である図３にΔＶで示す、１段目の積分回路１
１の出力電位の時間軸に対する変動は、ランダム性が高
くなる。
される三角波は、１段目の積分回路１１の固体差によっ
て、傾き、波形が異なる。さらにこの波形に混入される
ノイズも時間的にランダム性の高いものとなる。さら
に、１段目の積分回路１１から出力される三角波は、１
段目の積分回路１１に対する電源、グランド電位の微小
変動にも大きく影響を受ける。したがって、図２のＡ部
の拡大図である図３にΔＶで示す、１段目の積分回路１
１の出力電位の時間軸に対する変動は、ランダム性が高
くなる。
【００１９】また、１段目のバッファ素子１２の閾値も
固体差があり、１段目のバッファ素子１２に対する電
源、グランド電位の微小変動にも大きく影響を受ける。
したがって、図３にΔＷで示す、１段目のバッファ素子
１２の閾値電位の時間軸に対する変動も、ランダム性が
高くなる。
固体差があり、１段目のバッファ素子１２に対する電
源、グランド電位の微小変動にも大きく影響を受ける。
したがって、図３にΔＷで示す、１段目のバッファ素子
１２の閾値電位の時間軸に対する変動も、ランダム性が
高くなる。
【００２０】この結果、１段目のバッファ素子１２の出
力波形は、発振器１の出力波形とは、周期、Ｈレベルの
期間およびＬレベルの期間が異なり、時間軸に対してラ
ンダムな変動が現れる。
力波形は、発振器１の出力波形とは、周期、Ｈレベルの
期間およびＬレベルの期間が異なり、時間軸に対してラ
ンダムな変動が現れる。
【００２１】以上のような１段目の積分回路１１および
バッファ素子１２についてのランダム性は、２段目以降
の積分回路１１およびバッファ素子１２についても同様
であるので、それぞれの段を経るにつれて、バッファ素
子１２の出力波形は、その周期、Ｈレベルの期間および
Ｌレベルの期間において、時間軸に対してランダム性が
かなり高い波形となる。
バッファ素子１２についてのランダム性は、２段目以降
の積分回路１１およびバッファ素子１２についても同様
であるので、それぞれの段を経るにつれて、バッファ素
子１２の出力波形は、その周期、Ｈレベルの期間および
Ｌレベルの期間において、時間軸に対してランダム性が
かなり高い波形となる。
【００２２】この結果、第１の積分回路・バッファ素子
列２の出力波形と、第２の積分回路・バッファ素子列３
の出力波形との間に大きな差が生じ、この差のランダム
性はかなり高くなる。そして、２つの積分回路・バッフ
ァ素子列２、３の波形の差が、排他的論理和回路４によ
って抽出されるので、ランダム性の高い波形が得られ
る。これを、ラッチ回路５によって所定の周期でラッチ
すると、ランダム性の高いビット列（乱数）が得られ
る。
列２の出力波形と、第２の積分回路・バッファ素子列３
の出力波形との間に大きな差が生じ、この差のランダム
性はかなり高くなる。そして、２つの積分回路・バッフ
ァ素子列２、３の波形の差が、排他的論理和回路４によ
って抽出されるので、ランダム性の高い波形が得られ
る。これを、ラッチ回路５によって所定の周期でラッチ
すると、ランダム性の高いビット列（乱数）が得られ
る。
【００２３】上記実施の形態では、バッファ素子１２と
して、１つの閾値によって入力信号をバッファリングす
るものが用いられているが、２つの閾値によって入力信
号をバッファリングするシュミットトリガ技術を用いた
ものを用いてもよい。バッファ素子１２として、シュミ
ットトリガ技術を用いたものを用いた場合には、入力電
圧が第１の閾値を越えたときにバッファ素子１２の出力
がＨレベルとなり、入力電圧が第１の閾値より小さい第
２の閾値以下になったときに、バッファ素子１２の出力
がＬレベルとなる。このため、閾値近傍で印加電圧が微
小変動したとしても、その影響を受けにくいので、閾値
近傍での印加電圧の微小変動によって、バッファ素子の
出力波形の周波数が高くなるのを回避できる。
して、１つの閾値によって入力信号をバッファリングす
るものが用いられているが、２つの閾値によって入力信
号をバッファリングするシュミットトリガ技術を用いた
ものを用いてもよい。バッファ素子１２として、シュミ
ットトリガ技術を用いたものを用いた場合には、入力電
圧が第１の閾値を越えたときにバッファ素子１２の出力
がＨレベルとなり、入力電圧が第１の閾値より小さい第
２の閾値以下になったときに、バッファ素子１２の出力
がＬレベルとなる。このため、閾値近傍で印加電圧が微
小変動したとしても、その影響を受けにくいので、閾値
近傍での印加電圧の微小変動によって、バッファ素子の
出力波形の周波数が高くなるのを回避できる。
【００２４】
【発明の効果】この発明によれば、ランデム性が高い乱
数が得られるようになる。
数が得られるようになる。
【図１】この発明の実施の形態である乱数発生回路の構
成例を示す電気回路図である。
成例を示す電気回路図である。
【図２】第１の積分回路・バッファ素子列２の各部の信
号を示すタイムチャートである。
号を示すタイムチャートである。
【図３】図２のＡ部拡大図である。
【図４】従来の乱数発生回路の構成例を示す電気回路図
である。
である。
１ 発振器
２ 第１の積分回路・バッファ素子列
３ 第２の積分回路・バッファ素子列
４ 排他的論理和回路
５ ラッチ回路
Claims (3)
- 【請求項１】 発振器と、上記発振器からのクロック信
号が入力される第１の積分回路・バッファ素子列と、上
記発振器からのクロック信号が入力される第２の積分回
路・バッファ素子列と、上記第１の積分回路・バッファ
素子列の出力と、上記第２の積分回路・バッファ素子列
の出力との排他的論理和を演算する排他的論理和回路と
を備えており、各積分回路・バッファ素子列は、複数の
積分回路および複数のバッファ素子から構成されてお
り、積分回路とバッファ素子とが交互に配置されるよう
に、これらの構成素子が直列に接続されているものであ
る乱数発生回路。 - 【請求項２】 積分回路がＣＲ積分回路である請求項１
に記載の乱数発生回路。 - 【請求項３】 バッファ素子がシュミットトリガ技術を
用いたバッファ素子である請求項１および２のいずれか
に記載の乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001299766A JP2003108365A (ja) | 2001-09-28 | 2001-09-28 | 乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001299766A JP2003108365A (ja) | 2001-09-28 | 2001-09-28 | 乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108365A true JP2003108365A (ja) | 2003-04-11 |
Family
ID=19120458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001299766A Pending JP2003108365A (ja) | 2001-09-28 | 2001-09-28 | 乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108365A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6871206B2 (en) * | 2001-11-20 | 2005-03-22 | Ip-First, Llc | Continuous multi-buffering random number generator |
| US7136991B2 (en) | 2001-11-20 | 2006-11-14 | Henry G Glenn | Microprocessor including random number generator supporting operating system-independent multitasking operation |
| US7139785B2 (en) | 2003-02-11 | 2006-11-21 | Ip-First, Llc | Apparatus and method for reducing sequential bit correlation in a random number generator |
| US7149764B2 (en) | 2002-11-21 | 2006-12-12 | Ip-First, Llc | Random number generator bit string filter |
| US7165084B2 (en) | 2002-11-20 | 2007-01-16 | Ip-First, Llc. | Microprocessor with selectivity available random number generator based on self-test result |
| EP2079163A2 (en) | 2008-01-08 | 2009-07-15 | Kabushiki Kaisha Toshiba | Random number generation device |
-
2001
- 2001-09-28 JP JP2001299766A patent/JP2003108365A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7712105B2 (en) | 2001-11-20 | 2010-05-04 | Ip-First, Llc. | Microprocessor including random number generator supporting operating system-independent multitasking operation |
| US7818358B2 (en) | 2001-11-20 | 2010-10-19 | Ip-First, Llc | Microprocessor with random number generator and instruction for storing random data |
| US8296345B2 (en) | 2001-11-20 | 2012-10-23 | Ip-First, Llc | Microprocessor with selectively available random number generator based on self-test result |
| US7849120B2 (en) | 2001-11-20 | 2010-12-07 | Ip-First, Llc | Microprocessor with random number generator and instruction for storing random data |
| US7334009B2 (en) | 2001-11-20 | 2008-02-19 | Ip-First, Llc | Microprocessor with random number generator and instruction for storing random data |
| US6871206B2 (en) * | 2001-11-20 | 2005-03-22 | Ip-First, Llc | Continuous multi-buffering random number generator |
| US7136991B2 (en) | 2001-11-20 | 2006-11-14 | Henry G Glenn | Microprocessor including random number generator supporting operating system-independent multitasking operation |
| US7219112B2 (en) | 2001-11-20 | 2007-05-15 | Ip-First, Llc | Microprocessor with instruction translator for translating an instruction for storing random data bytes |
| US7165084B2 (en) | 2002-11-20 | 2007-01-16 | Ip-First, Llc. | Microprocessor with selectivity available random number generator based on self-test result |
| US7174355B2 (en) | 2002-11-20 | 2007-02-06 | Ip-First, Llc. | Random number generator with selectable dual random bit string engines |
| US7149764B2 (en) | 2002-11-21 | 2006-12-12 | Ip-First, Llc | Random number generator bit string filter |
| US7139785B2 (en) | 2003-02-11 | 2006-11-21 | Ip-First, Llc | Apparatus and method for reducing sequential bit correlation in a random number generator |
| EP2079163A2 (en) | 2008-01-08 | 2009-07-15 | Kabushiki Kaisha Toshiba | Random number generation device |
| US8805907B2 (en) | 2008-01-08 | 2014-08-12 | Kabushiki Kaisha Toshiba | Random number generation device having a ring oscillator |
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