JP3425163B2 - 乱数生成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス密度型のニュー
ラルネットワークなどに利用される乱数生成装置に関す
るものである。

【０００２】

【従来の技術】従来、乱数生成装置としては電磁ノイズ
などを利用して乱数を生成することが行なわれていた
が、これは再現性が無い等の課題を有するため、現在で
はリニアフィードバックシフトレジスタであるＬＦＳＲ
(Linear Feedback Shift Register)が出力する長周期の
ビット列を疑似的な乱数として利用することが一般的と
なっている。ここで、このような乱数生成装置を形成す
るＬＦＳＲは、リニアに順次接続された複数個のレジス
タの所定の複数の出力部が排他的論理和回路を介して先
頭の入力部にフィードバック接続された構造となってお
り、レジスタに設定された二値信号であるビットを二個
所からフィードバックする際に排他的論理和回路で合成
することで、極めて長周期のビット列で疑似的な乱数を
生成するようになっている。そして、このようなＬＦＳ
Ｒからなる乱数生成装置は、そのレジスタの個数やフィ
ードバック接続の位置及び設定された初期値が同一なら
ば出力するビット列も同一となるので、再現性を有する
乱数を生成することができる。

【０００３】例えば、図１５に例示するように、七段の
ＬＦＳＲで乱数生成装置１₁ 〜１₄を形成する場合、こ
れはリニアに順次接続された七個のレジスタ２₁ 〜２₇
の所定の中間の出力部３と末端の出力部４とを排他的論
理和回路５を介して先頭の入力部６にフィードバック接
続し、各レジスタ２に同一の基準クロック７を並列に接
続した構造として実施される。

【０００４】このような構成において、この乱数生成装
置１では、時刻ｔにおけるレジスタ２₁ 内に格納された
ビットをＡ_t と表現するならば、時刻（ｔ＋ｊ）におけ
るレジスタ２_(1+i) 内には、ｉ時間以前にレジスタ２₁
内に格納されていたビットＡ_(t-i+j) が移動しているこ
とになり、時刻（ｔ−１）におけるレジスタ２_(1+i)内
に格納されたビットはＡ_(t-i-1) となる。例えば、同図
（ｃ）に例示したように、中間の出力部３を四段目のレ
ジスタ２₄ に設けた乱数生成装置１₃ では、一段目のレ
ジスタ２₁ 内のビットＡ_t は、時刻（ｔ−１）における
四段目と七段目とのレジスタ２₄ ，２₇ 内のビットＡ
_(t-4) ,Ａ_(t-7)を排他的論理和回路５で合成した値とな
っている。ここで、排他的論理和回路５によるビットの
合成は“modulo２”での加算に等しいので、一段目のレ
ジスタ２₁ 内のビットＡ_t は、 Ａ_t ＝Ａ_(t-4) ＋Ａ_(t-7) (mod２） …（１） となる。

【０００５】ここで、上述のような七段のＬＦＳＲから
なる乱数生成装置１の各レジスタ２に所定のビットが入
力された状態である設定値は、各レジスタ２内のビット
が“０”か“１”の一方となるので２⁷ ＝128 通りとな
るが、七つの設定値が全て“０”の場合は、ビットの回
送を繰返しても設定値の全てが“０”のままであり、七
つの設定値に一つでも“１”が内包される場合は、ビッ
トの回送を繰返すと設定値は上記組合わせの一つに所定
周期で変化する。ここで、乱数生成装置１の所定のレジ
スタ２内のビットＡ_t が上記数式（１）で規定される場
合、Ａ_t のビット列は周期（２⁷ −１）の疑似的なラン
ダム系列となることが判明している。つまり、図示した
ＬＦＳＲからなる乱数生成装置１は、一周期中に（２⁷
−１）のビット列を生成することができるので、このビ
ット列を七桁の二進数として読取ることで乱数生成装置
１は“１〜１２７”の整数値を出力することになる。な
お、このようなＬＦＳＲからなる乱数生成装置１の設定
値を二進数の数値として読取る場合、先頭を最下位とす
る方法と末端を最下位とする方法との両方が実施されて
いるが、ここでは先頭を最下位として説明を行なうもの
とする。ただし、本発明は乱数生成装置の先頭と末端と
の何れを最下位とする方法でも成り立つようになってい
る。

【０００６】ここで、ｃ_i （＝１，２，…ｐ）を“０”
か“１”の整数（ただしｃ_p ＝１）とすると、このｃ_i
によってＡ_t を示す漸化式は、 Ａ_t ＝ｃ₁ Ａ_(t-1) ＋ｃ₂ Ａ_(t-2) …＋ｃ_p Ａ_(t-p) (mod２) …（２） となり、この漸化式の特性多項式は、

【０００７】

【数１】

【０００８】となる。ここで、上述のような漸化式
（２）によって生成される乱数列は、長さ“２のｐ乗−
１”以下の周期を有するが、この範囲内で最大周期を生
じる特性多項式を特に原始多項式と呼称している。そし
て、このような原始多項式によって生成される“２のｐ
乗−１”の周期のＡ_t のビット列を、ｐ次の線形最大周
期列(Maximum-Length Linearly Recurring Sequence)と
してＭ系列と呼称している。例えば、数式（１）から生
成されるＡ_t のビット列は、原始多項式 ｆ（ｘ）＝１＋ｘ⁴ ＋ｘ⁷ に対応する七次のＭ系列である。なお、七段のＬＦＳＲ
からなる乱数生成装置１の場合、七次のＭ系列のビット
列を生成するものは図１５に例示した四種類に限定され
ているので、これらの乱数生成装置１の原始多項式や漸
化式等を以下に例示する。

【０００９】 ．図１５（ａ）に例示した乱数生成装置１₁ 原始多項式 ｆ（ｘ）＝１＋ｘ＋ｘ⁷ 漸化式 Ａ_t ＝Ａ_(t-1) ＋Ａ_(t-7) (mod２） Ｍ系列のビット列 図１６（ａ）に例示 生成される乱数列 図１７（ａ）に例示 ．図１５（ｂ）に例示した乱数生成装置１₂ 原始多項式 ｆ（ｘ）＝１＋ｘ³ ＋ｘ⁷ 漸化式 Ａ_t ＝Ａ_(t-3) ＋Ａ_(t-7) (mod２） Ｍ系列のビット列 図１６（ｂ）に例示 生成される乱数列 図１７（ｂ）に例示 ．図１５（ｃ）に例示した乱数生成装置１₃ 原始多項式 ｆ（ｘ）＝１＋ｘ⁴ ＋ｘ⁷ 漸化式 Ａ_t ＝Ａ_(t-4) ＋Ａ_(t-7) (mod２） Ｍ系列のビット列 図１６（ｃ）に例示 生成される乱数列 図１７（ｃ）に例示 ．図１５（ｄ）に例示した乱数生成装置１₄ 原始多項式 ｆ（ｘ）＝１＋ｘ⁶ ＋ｘ⁷ 漸化式 Ａ_t ＝Ａ_(t-6) ＋Ａ_(t-7) (mod２） Ｍ系列のビット列 図１６（ｄ）に例示 生成される乱数列 図１７（ｄ）に例示 つまり、このようなＬＦＳＲからなる乱数生成装置１
は、Ｍ系列のビット列で生成する乱数の周期が最大であ
るので、発生する乱数の不規則性が極めて良好である。
ここで、このようなＭ系列の乱数生成装置１では、出力
するビット列の周期が最大であることが予め判明してい
るので、これをパルス密度やパルス数で変調することで
パルス位置が不規則な信号を生成することも可能であ
る。

【００１０】

【発明が解決しようとする課題】上述のような乱数生成
装置１では、Ｍ系列のビット列を生成するので疑似的な
乱数の発生周期を最大にすることができる。

【００１１】ここで、上述のような乱数生成装置１で
は、前述したように初期値が“０”の場合は出力される
乱数は恒常的に“０”となってしまうので、乱数を生成
するためには初期値を“０”以外の数値に設定する必要
がある。このため、従来の乱数生成装置１では、リセッ
トによって全てのレジスタ２に“０”が設定されるとパ
ーソナルコンピュータ等で“１”などの初期値を設定し
てから乱数を生成させるなどしているが、これでは作業
が煩雑で能率が低下すると共に、初期値を設定する専用
の装置を要するなどして好ましくない。

【００１２】また、上述のような乱数生成装置１が生成
する乱数は各種機器に利用されるが、このような乱数に
“０”が内包されることが要望される場合がある。この
ような場合、例えば、乱数生成装置１が生成する乱数か
ら“１”を減算することで実現可能であるが、これでは
作業が煩雑で能率が低下すると共に、減算を実行する専
用の装置を要するなどして好ましくない。

【００１３】さらに、上述のような乱数生成装置１は、
生成する乱数は周期を有する疑似的なもので再現性を有
している。つまり、上述のような乱数生成装置１を連続
的に駆動すると、出力される乱数が一周期に到達すると
同一の乱数が再度出力されるので、結果的に乱数の不規
則性が低下することになって好ましくない。

【００１４】

【課題を解決するための手段】請求項１記載の発明は、
リニアに順次接続されたｎ個のレジスタの二つの出力部
が排他的論理和回路を介して先頭の入力部にフィードバ
ック接続されたｎ段のリニアフィードバックシフトレジ
スタからなる乱数生成装置において、ｎ個の前記レジス
タを入出力が共に正論理のレジスタと負論理のレジスタ
とで混成した。

【００１５】請求項２記載の発明は、リニアに順次接続
されたｎ個のレジスタの二つの出力部が排他的論理和回
路を介して先頭の入力部にフィードバック接続されたｎ
段のリニアフィードバックシフトレジスタからなる乱数
生成装置において、ｎ個の前記レジスタを入出力が共に
正論理のレジスタと負論理のレジスタとで混成し、二つ
の前記出力部から一つの前記入力部に至るフィードバッ
ク接続中に一個の否定回路を設けた。

【００１６】請求項３記載の発明は、請求項１又は２記
載の発明において、ｎ個のレジスタの複数の出力部から
二つを選定して排他的論理和回路に接続するレジスタ切
替手段を設けた。

【００１７】請求項４記載の発明は、リニアに順次接続
されたｎ個のレジスタの二つの出力部が排他的論理和回
路を介して先頭の入力部にフィードバック接続されたｎ
段のリニアフィードバックシフトレジスタからなる乱数
生成装置において、入力される制御信号に従って否定動
作の有無が選択的に切替わる切替否定手段を少なくとも
一個の前記レジスタの入力部と出力部との少なくとも一
方に設け、前記切替否定手段に個々に制御信号を出力し
て否定動作の有無を切替える切替制御手段を設けた。

【００１８】請求項５記載の発明は、請求項４記載の発
明において、レジスタの入力部と出力部とに設けられた
一対の切替否定手段に同一の制御信号を出力する切替制
御手段を設けた。

【００１９】請求項６記載の発明は、請求項４又は５記
載の発明において、制御信号を更新自在に記憶する切替
制御手段を設けた。

【００２０】請求項７記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのシ
フトタイミングに同期して制御信号を更新する切替制御
手段を設けた。

【００２１】請求項８記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのリ
セットタイミングに同期して制御信号を更新する切替制
御手段を設けた。

【００２２】請求項９記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのシ
フトタイミングとリセットタイミングとの両方に同期し
て制御信号を更新する切替制御手段を設けた。

【００２３】請求項１０記載の発明は、請求項４，５，
６，７，８又は９記載の発明において、先頭のレジスタ
の入力部と出力部とに設けられた一対の切替否定手段に
は相反する制御信号を出力する切替制御手段を設けた。

【００２４】

【作用】請求項４記載の発明は、リセット等によって全
てのレジスタに“０”が設定された状態で駆動を開始し
ても、レジスタ間をシフトされる“０”を所定の切替否
定手段が“１”に変換するので乱数を生成することがで
き、リセットの後にパーソナルコンピュータ等の装置で
“０”以外の初期値を設定する必要がないので、乱数を
生成する作業が極めて容易で能率向上に寄与することが
でき、さらに、生成した乱数から“１”を減算するよう
なことを要することなく“０”を内包する乱数を生成す
ることができる。

【００２５】請求項１記載の発明は、リセット等によっ
て全てのレジスタに“０”が設定された状態で駆動を開
始しても、入出力が負論理のレジスタから正論理のレジ
スタにシフトされる“０”は“１”に変換されるので乱
数を生成することができ、リセットの後にパーソナルコ
ンピュータ等の装置で“０”以外の初期値を設定する必
要がないので、乱数を生成する作業が極めて容易で能率
向上に寄与することができる。

【００２６】請求項２記載の発明は、リセット等によっ
て全てのレジスタに“０”が設定された状態で駆動を開
始しても、排他的論理和回路が出力する“０”を否定回
路が“１”に変換して一番目のレジスタに設定すると共
に、入出力が負論理のレジスタから正論理のレジスタに
シフトされる“０”は“１”に変換されるので乱数を生
成することができ、リセットの後にパーソナルコンピュ
ータ等の装置で“０”以外の初期値を設定する必要がな
いので、乱数を生成する作業が極めて容易で能率向上に
寄与することができる。

【００２７】請求項３記載の発明は、生成する乱数が一
周期に到達するとレジスタ切替手段で排他的論理和回路
に接続する出力部を変更するなどすることで、順番が異
なる乱数を継続的に生成することができ、簡易な構造で
乱数の周期性を解消して不規則性を向上させることがで
きる。

【００２８】請求項５記載の発明は、切替制御手段が二
個の切替否定手段を制御することができるので、極めて
簡易な構造で乱数を生成することができ、さらに、この
ような制御信号の内容を乱数の生成中に変更すること
で、生成される乱数は途中で所定数の数列が省略される
ので、制御信号を変更しない場合とは途中から周期が異
なる乱数を生成することができる。

【００２９】請求項６記載の発明は、切替制御手段が制
御信号を保持することができるので、所望により設定し
た初期値で乱数の生成を繰返すようなことができる。

【００３０】請求項７記載の発明は、乱数の生成を所望
により設定した初期値で繰返すようなことができる。

【００３１】請求項８記載の発明は、常に最長周期の乱
数を生成することができ、このような乱数を再現可能な
状態で毎回異なる初期値で生成することができる。

【００３２】請求項９記載の発明は、乱数を再現可能な
状態で毎回異なる初期値で生成することができる。

【００３３】請求項１０記載の発明は、生成した乱数か
ら“１”を減算するようなことを要することなく“０”
を内包した乱数を生成することができる。

【００３４】

【実施例】本発明の参考例を図１に基づいて説明する。
なお、従来例として例示した乱数生成装置１と同一の部
分は同一の名称及び符号を用いて説明も省略する。ま
ず、このＬＦＳＲからなる乱数生成装置８は、順次接続
された七個のレジスタ２₁ 〜２₇ の三番目の出力部３と
末端の出力部４とを排他的論理和回路５を介して先頭の
入力部６にフィードバック接続し、この入力部６と排他
的論理和回路５との間に否定回路であるインバータ９を
設けた構造となっている。

【００３５】このような構成において、この乱数生成装
置８の乱数生成方法では、時刻ｔにおけるレジスタ２₁
内に格納されたビットをＡ_t と表現するならば、時刻
（ｔ＋ｊ）におけるレジスタ２_(1+i) 内には、ｉ時間以
前にレジスタ２₁ 内に格納されていたビットＡ_(t-i+j)
が移動していることになり、時刻（ｔ−１）におけるレ
ジスタ２_(1+i) 内に格納されたビットはＡ_(t-i-1) とな
る。そして、この乱数生成装置８の乱数生成方法では、
時刻（ｔ−１）における三段目と七段目とのレジスタ２
₄ ，２₇ 内のビットを排他的論理和回路５で合成し、こ
の合成された二値信号であるビットをインバータ９で否
定してから一段目のレジスタ２₁ 内のビットＡ_t として
設定するようになっている。

【００３６】このようにすることで、この乱数生成装置
８では、例えば、リセット等によって全てのレジスタ２
に“０”が設定された場合でも、このまま駆動を開始す
ると“０〜１２６”の乱数を生成するようになってい
る。つまり、この乱数生成装置８では、上述のように全
てのレジスタ２に“０”が設定されると二つの“０”が
入力される排他的論理和回路５は“０”を出力するが、
この“０”が入力されるインバータ９は“１”を出力し
て一番目のレジスタ２₁ に設定することになる。従っ
て、この乱数生成装置８では、全てのレジスタ２に
“０”が設定された状態から駆動を開始すると“０，
１，３，７，１４，２８，…”となる乱数を生成するこ
とができ、リセットの後にパーソナルコンピュータ等で
“０”以外の初期値を設定する必要がないので、乱数を
生成する作業が極めて容易で能率向上に寄与することが
できると共に初期値を設定する専用の装置を要しない。
しかも、この乱数生成装置８では、上述のように生成す
る乱数は“０〜１２６”となって“０”を内包するの
で、乱数内に“０”を要する場合に特に好適であり、従
来の乱数生成装置１のように専用の装置で乱数から
“１”を減算して“０”を内包する乱数を生成するよう
なことは要しない。

【００３７】なお、本参考例の乱数生成装置８では、レ
ジスタ２や排他的論理和回路５及び否定回路９をハード
ウェアで形成することを想定したが、このような装置を
ソフトウェアで形成することや、ハードウェアとソフト
ウェアとを混成させた装置で形成することや、ファーム
ウェアで形成することも実施可能である。また、本実施
例の乱数生成装置８では、出力部３，４から入力部６に
至るフィードバック接続中に設けるインバータ９を排他
的論理和回路５と入力部６との間に配置することを例示
したが、このようなインバータ９を出力部３，４と排他
的論理和回路５との間に配置することも実施可能であ
る。さらに、本参考例の乱数生成装置８では、七個のレ
ジスタ２からなるＬＦＳＲの三番目と末端部との出力部
３，４を入力部６にフィードバック接続する構造を例示
したが、このようなレジスタ２の個数や出力部３，４の
位置は各種に変更可能である。

【００３８】つぎに、請求項１記載の発明の実施例を図
２に基づいて説明する。まず、本実施例のＬＦＳＲから
なる乱数生成装置１０では、順次接続された七個のレジ
スタ２₁ 〜２₇ の三番目の出力部３と末端の出力部４と
を排他的論理和回路５を介して先頭の入力部６にフィー
ドバック接続し、一番目、三番目、四番目、五番目、六
番目のレジスタ２の入出力部にインバータ１１を設けた
構造となっている。

【００３９】このような構成において、この乱数生成装
置１０は従来の乱数生成装置１と略同様にして乱数を生
成するが、入出力部にインバータ１１が設けられたレジ
スタ２は入出力が負論理となっているので、入出力する
二値信号を反転させるようになっている。このため、こ
の乱数生成装置１０では、リセット等によって全てのレ
ジスタ２に“０”が設定された場合でも、各レジスタ２
内の“０”が次のレジスタ２にシフトされる際に一個の
インバータ１１を通過すると“１”に変換されるので、
“０”が設定された状態から駆動を開始して“１〜１２
７”の乱数を生成することができる。より具体的には、
この乱数生成装置１０では、七個のレジスタ２に設定さ
れた“０”を一つシフトすると二番目と七番目とのレジ
スタに“１”が設定されて乱数は“６１”となるので、
“６１，１２３，１１９，１１０，９２，５６，１１
２，…”となる乱数を順次生成することができる。つま
り、この乱数生成装置１０は、リセットの後に専用の装
置で“０”以外の初期値を設定する必要がないので、乱
数を生成する作業が極めて容易で能率向上に寄与するこ
とができる。

【００４０】なお、本実施例の乱数生成装置１０では、
入出力部にインバータ１１を設けることで所定のレジス
タ２の正論理の入出力を負論理にすることを例示した
が、本発明は上記形式に限定されるものではなく、所定
のレジスタの入出力を負論理に形成することや、全ての
レジスタの入出力を負論理に形成して所定のレジスタの
入出力部に否定回路を設けること（共に図示せず）など
も実施可能である。

【００４１】ここで、本発明の参考例として例示した乱
数生成装置８では、排他的論理和回路５と入力部６との
間に否定回路としてインバータ９を設けた構造となって
おり、請求項１記載の発明の実施例として例示した乱数
生成装置１０では、所定のレジスタ２の入出力部にイン
バータ１１を設けて負論理とした構造となっているが、
図３に例示する請求項２記載の発明の実施例のように、
排他的論理和回路５と入力部６との間に否定回路として
インバータ９を設けると共に、所定のレジスタ２の入出
力部にインバータ１１を設けて負論理とした乱数生成装
置１２なども実施可能である。この場合、このＬＦＳＲ
からなる乱数生成装置１２では、リセットによって全て
のレジスタ２に“０”が設定されても“６１，１２２，
１１６，１０５，８２，３６，７２，…”となる乱数を
生成することができ、これは“０〜１２６”の乱数とな
る。つまり、この乱数生成装置１２も、リセットの後に
専用の装置で“０”以外の初期値を設定する必要がない
ので、乱数を生成する作業が極めて容易で能率向上に寄
与することができる。

【００４２】つぎに、請求項３記載の発明の実施例を図
４に基づいて説明する。まず、本実施例のＬＦＳＲから
なる乱数生成装置１３では、請求項１記載の発明の実施
例として例示した乱数生成装置１０の一番目から六番目
のレジスタ２₁ 〜２₆ の出力部３₁ 〜３₆ を一個のレジ
スタ切替手段であるセレクタ回路１４の六つの入力部に
接続し、このセレクタ回路１４の一つの出力部を排他的
論理和回路５に接続した構造となっている。

【００４３】このような構成において、この乱数生成装
置１３では、通常はセレクタ回路１４が六つの出力部３
₁ 〜３₆ の一つを設定して排他的論理和回路５に接続し
ており、この状態で前述した乱数生成装置１０と同様に
乱数を生成するようになっている。そして、この乱数生
成装置１３では、例えば、上述のようにして生成する乱
数が一周期に到達するとセレクタ回路１４で排他的論理
和回路５に接続する出力部３を変更することで、順番が
異なる乱数を継続的に生成するようになっている。この
ようにすることで、この乱数生成装置１３では、生成す
る乱数が一周期に到達しても同一内容の乱数が出力され
ないので、乱数の周期性を解消して不規則性を向上させ
ることができる。

【００４４】なお、本実施例の乱数生成装置１３では、
請求項１記載の発明の実施例として例示した乱数生成装
置１０にレジスタ切替手段としてセレクタ回路１４を設
けることを例示したが、本発明は上記形式に限定される
ものではなく、本発明の参考例や請求項２記載の発明の
実施例として例示した乱数生成装置８，１２にレジスタ
切替手段を設けることも実施可能である。また、本実施
例の乱数生成装置１３では、末端の出力部４は排他的論
理和回路５に固定的に接続して他の出力部３を可変自在
に変更することを例示したが、本発明は上記構造に限定
されるものでもなく、例えば、排他的論理和回路５に接
続される二つの出力部の両方を可変自在に変更するよう
なことも実施可能である。

【００４５】つぎに、請求項４記載の発明の実施例を図
５及び図６に基づいて説明する。まず、このＬＦＳＲか
らなる乱数生成装置１５は、図５に例示するように、順
次接続された七個のレジスタ２₁ 〜２₇ の三番目の出力
部３と末端の出力部４とを排他的論理和回路５を介して
先頭の入力部６にフィードバック接続し、各レジスタ２
₁ 〜２₇ の入力部と出力部とに各々設けた切替否定手段
である排他的論理和回路１６₁ 〜１６₇ ，１７₁ 〜１７
₇ に切替制御手段である制御回路１８₁ 〜１８₇ ，１９
₁ 〜１９₇ に各々接続した構造となっている。より詳細
には、これらの制御回路１８，１９は、二値の制御信号
を所定タイミングで出力するようになっており、前記排
他的論理和回路１６，１７の二つの入力端子の一方に各
々接続されている。

【００４６】このような構成において、この乱数生成装
置１５の乱数生成方法では、制御信号を出力する制御回
路１８，１９が各々接続された排他的論理和回路１６，
１７が各レジスタ２の入出力端子に設けられているの
で、例えば、制御回路１８，１９の少なくとも一個が排
他的論理和回路１６，１７に制御信号として“１”を出
力することで、リセット等によって全てのレジスタ２に
“０”が設定された場合でも乱数を生成することができ
る。

【００４７】つまり、この乱数生成装置１５では、例え
ば、レジスタ２の入力部の排他的論理和回路１６₁ 〜１
６₇ に制御回路１８₁ ，１８₂ …１８₇ が“０，０，
１，０，０，０，０”となる制御信号を出力し、レジス
タ２の出力部の排他的論理和回路１７₁ 〜１７₇ に制御
回路１９₁ ，１９₂ …１９₇ が“０，０，１，１，０，
０，０”となる制御信号を出力しているならば、全ての
レジスタ２₁ 〜２₇ に“０”が設定されていても出力さ
れる二値信号は“０，０，１，１，０，０，０”とな
り、この二進数を十進数に換算すると“１２”である。
そこで、上述のような制御回路１８，１９の制御信号を
固定した状態で乱数生成装置１５のレジスタ２内のビッ
トを順次シフトすると、図６に例示するように、これは
“０〜１２７”の乱数を生成することになり、リセット
の後にパーソナルコンピュータ等で“０”以外の初期値
を設定する必要がないので、乱数を生成する作業が極め
て容易で能率向上に寄与することができると共に初期値
を設定する専用の装置を要しない。

【００４８】なお、この乱数生成装置１５では、上記条
件において乱数の更新が不能となる数値が、ここでは
“７”として存在しているので、実際には生成される乱
数は“７”を内包しない“０〜１２７”となっている。
より具体的には、十進数で“７”となる乱数生成装置１
５の出力値は“１，１，１，０，０，０，０”なので、
この際のレジスタ２₁ 〜２₇ 内の設定値は“１，０，
１，１，０，０，０”で十進数では“１１”である。そ
こで、この乱数生成装置１５では、上述のような生成不
能な数値が乱数内に必要な場合は、制御回路１８，１９
が出力する制御信号の内容を変更することで対応可能で
ある。

【００４９】また、本実施例の乱数生成装置１５では、
全てのレジスタ２₁ 〜２₇ の入力部と出力部との各々に
排他的論理和回路１６，１７を設けることを例示した
が、本発明は上記構造に限定されるものではなく、この
ような排他的論理和回路を一個だけ設けた乱数生成装置
（図示せず）なども実施可能である。さらに、本実施例
の乱数生成装置１５では、否定動作の有無が選択的に切
替わる切替否定手段を排他的論理和回路１６，１７で形
成することを例示したが、本発明は上記構造に限定され
るものでもなく、このような切替否定手段を他のハード
ウェアやソフトウェアやファームウェア等で形成するこ
とも実施可能である。

【００５０】つぎに、請求項５記載の発明の実施例を図
７及び図８に基づいて説明する。まず、この乱数生成装
置２０では、図７に例示するように、レジスタ２₁ 〜２
₇ の入力部と出力部とに設けられた一対の排他的論理和
回路１６₁ 〜１６₇ ，１７₁〜１７₇ の各々が制御回路
１８₁ 〜１８₇ に共通に接続されている。なお、この他
の構造は請求項４記載の発明の実施例として前述した乱
数生成装置１５と同様になっている。

【００５１】このような構成において、この乱数生成装
置２０の乱数生成方法では、制御信号を出力する制御回
路１８が共通に接続された排他的論理和回路１６，１７
が各レジスタ２の入出力端子に設けられているので、例
えば、制御回路１８の少なくとも一個が排他的論理和回
路１６，１７に制御信号として“１”を出力すること
で、リセット等によって全てのレジスタ２に“０”が設
定された場合でも乱数を生成することができる。

【００５２】つまり、この乱数生成装置２０では、例え
ば、一対の排他的論理和回路１６₁〜１６₇ ，１７₁ 〜
１７₇ に制御回路１８₁ 〜１８₇ が“０，１，１，０，
０，０，０”となる制御信号を出力しているならば、全
てのレジスタ２₁ 〜２₇ に“０”が設定されていても出
力される二値信号は“０，１，１，０，０，０，０”と
なり、この二進数を十進数に換算すると“６”である。
そこで、上述のような制御回路１８の制御信号を固定し
た状態で乱数生成装置２０のレジスタ２内のビットを順
次シフトすると、図８（ａ）に例示するように、やはり
“０〜１２７”の乱数を生成することになるが、この場
合も上記条件においてレジスタ２₁ 〜２₇ 内の設定値が
“０，１，１，０，０，０，０”となると乱数の更新が
不能となる。この時、この乱数生成装置２０が出力する
乱数は十進数では“０”となるので、これは実際には
“０”を内包しない“１〜１２７”の乱数を生成するこ
とになる。

【００５３】そこで、この乱数生成装置２０では、制御
回路１８が出力する制御信号の内容を乱数の生成中に変
更することも可能であり、例えば、最初は制御回路１８
₁ 〜１８₇ の制御信号を“０，１，１，０，０，０，
０”として乱数生成装置２０に１８個まで乱数を生成さ
せた際のレジスタ２₁ 〜２₇ 内の設定値は“０，１，
０，１，０，０，０”となっているので、この時点で制
御回路１８₁ 〜１８₇ の制御信号を“０，０，１，０，
１，０，０”に変更すると乱数生成装置２０の出力値は
“０，１，１，１，１，０，０”となる。そこで、この
ような状態で乱数生成装置２０が駆動されると、同図
（ｂ）に例示するように、生成される乱数は途中で所定
数の数列が省略されるので、制御回路１８の制御信号を
変更しない場合とは周期が途中から異なることになる。

【００５４】なお、この乱数生成装置２０では、制御回
路１８が各々二個の排他的論理和回路１６，１７を制御
するようになっているので、前述した乱数生成装置１５
等に比較して構造が簡略化されている。

【００５５】つぎに、請求項６記載の発明の実施例を図
９に基づいて説明する。まず、このＬＦＳＲからなる乱
数生成装置２１，２２は、同図（ａ），（ｂ）に各々例
示するように、制御信号を更新自在に記憶する切替制御
手段をレジスタ２３，２４で設けた他は、前述した乱数
生成装置１５，２０と各々同様になっている。

【００５６】このような構成において、これらの乱数生
成装置２１，２２は、レジスタ２３，２４が制御信号を
更新自在に記憶した状態で前述した乱数生成装置１５，
２０と同様に乱数を生成するようになっており、レジス
タ２３，２４が制御信号を保持することができるので、
所望により設定した初期値で乱数の生成を繰返すような
ことができる。

【００５７】つぎに、請求項７記載の発明の実施例を図
１０に基づいて説明する。まず、このＬＦＳＲからなる
乱数生成装置２５は、シフトタイミングの制御用の基準
クロック７を切替制御手段であるレジスタ２４に接続し
た他は、前述した乱数生成装置２２等と同様になってい
る。

【００５８】このような構成において、この乱数生成装
置２５は、基準クロック７のクロックタイミングに従っ
てレジスタ２，２４が格納したビットをシフトするの
で、レジスタ２が乱数となるビットをシフトする毎に排
他的論理和回路１６，１７の制御信号も更新されること
になる。この時、このような制御信号の更新タイミング
が不規則であると乱数の再現性が阻害されるので、この
乱数生成装置２５では、レジスタ２，２４のシフトタイ
ミングを同期させることで、乱数の生成を所望により設
定した初期値で再現できるようになっている。

【００５９】つぎに、請求項８記載の発明の実施例を図
１１に基づいて説明する。まず、このＬＦＳＲからなる
乱数生成装置２６は、各レジスタ２に並列に接続された
リセット回路２７を切替制御手段であるレジスタ２４に
接続した他は、前述した乱数生成装置２２等と同様にな
っている。

【００６０】このような構成において、この乱数生成装
置２６は、リセット回路２７がレジスタ２をリセットす
る毎にレジスタ２４が格納したビットをシフトして排他
的論理和回路１６，１７の制御信号が更新されるので、
生成される乱数は常に最長周期となり、このような乱数
が再現可能な状態で毎回異なる初期値で生成されること
になる。この時、上述のような制御信号の更新タイミン
グが不規則であると乱数の再現性が阻害されるので、こ
の乱数生成装置２６では、リセット回路２７のリセット
とレジスタ２４のシフトとのタイミングを同期させるこ
とで、乱数の生成を所望により設定した初期値で再現で
きるようになっている。

【００６１】つぎに、請求項９記載の発明の実施例を図
１２に基づいて説明する。まず、このＬＦＳＲからなる
乱数生成装置２８は、基準クロック７とリセット回路２
７との両方を切替制御手段であるレジスタ２４に接続し
た他は、前述した乱数生成装置２２等と同様になってい
る。

【００６２】このような構成において、この乱数生成装
置２８は、基準クロック７のクロックタイミングに従っ
てレジスタ２，２４が格納したビットをシフトするの
で、レジスタ２が乱数となるビットをシフトする毎に排
他的論理和回路１６，１７の制御信号が更新されること
になる。この時、このような制御信号の更新タイミング
が不規則であると乱数の再現性が阻害されるので、この
乱数生成装置２８では、レジスタ２，２４のシフトタイ
ミングを同期させることで、乱数の生成を所望により設
定した初期値で再現できるようになっている。しかも、
この乱数生成装置２８では、リセット回路２７がレジス
タ２をリセットする毎にレジスタ２４が格納したビット
をシフトして排他的論理和回路１６，１７の制御信号が
更新されるので、乱数が再現可能な状態で毎回異なる初
期値で生成されることになる。

【００６３】さらに、請求項１０記載の発明の実施例を
図１３及び図１４に基づいて説明する。まず、このＬＦ
ＳＲからなる乱数生成装置２９は、図１３に例示するよ
うに、基準クロック７とリセット回路２７との両方を切
替制御手段であるレジスタ２４に接続し、このレジスタ
２４と先頭の排他的論理和回路１６₁ との間に切替制御
手段の一部であるインバータ３０を設けた他は、前述し
た乱数生成装置２２等と同様になっている。

【００６４】このような構成において、この乱数生成装
置２９は、基準クロック７のクロックタイミングに従っ
てレジスタ２，２４が格納したビットをシフトするの
で、レジスタ２が乱数となるビットをシフトする毎に排
他的論理和回路１６，１７の制御信号が更新されること
になり、乱数の不規則性を向上させることが可能であ
り、しかも、リセット回路２７がレジスタ２をリセット
する毎にレジスタ２４が格納したビットをシフトして排
他的論理和回路１６，１７の制御信号が更新されるの
で、乱数が再現可能な状態で毎回異なる初期値で生成さ
れることになる。

【００６５】ここで、この乱数生成装置２９では、制御
回路１８₁ 〜１８₇ が一対の排他的論理和回路１６₁ 〜
１６₇ ，１７₁ 〜１７₇ に制御信号を出力するようにな
っているが、先頭の排他的論理和回路１６₁ に入力され
る制御信号はインバータ３０で反転する。そこで、例え
ば、制御回路１８₁ 〜１８₇ が“０，１，１，０，０，
０，０”となる制御信号を出力した場合は先頭の排他的
論理和回路１６₁ に“１”が出力され、全てのレジスタ
２₁ 〜２₇ に“０”が設定されていても出力される二値
信号は“０，１，１，０，０，０，０”となり、この二
進数を十進数に換算すると“６”である。そこで、この
乱数生成装置２９のレジスタ２，２４内のビットを順次
シフトすると、図１４に例示するように、“０〜１２
７”の乱数を生成することになるが、この場合はレジス
タ２₁ 〜２₇ 内の設定値が“１，０，０，１，１，１，
１”となると乱数の更新が不能となる。この時、この乱
数生成装置２９が出力する乱数は十進数では“１２７”
なので、これは実際には“１２７”を内包しない“０〜
１２６”の乱数を生成することになる。

【００６６】つまり、この乱数生成装置２９では、上述
のように生成する乱数は“０〜１２６”となって“０”
を内包するので、乱数内に“０”を要する場合に特に好
適であり、従来の乱数生成装置１のように専用の装置で
乱数から“１”を減算して“０”を内包する乱数を生成
するようなことは要しない。

【００６７】

【発明の効果】請求項１記載の発明は、リニアに順次接
続されたｎ個のレジスタの二つの出力部が排他的論理和
回路を介して先頭の入力部にフィードバック接続された
ｎ段のリニアフィードバックシフトレジスタからなる乱
数生成装置において、ｎ個の前記レジスタを入出力が共
に正論理のレジスタと負論理のレジスタとで混成したこ
とにより、リセット等によって全てのレジスタに“０”
が設定された状態で駆動を開始しても、入出力が負論理
のレジスタから正論理のレジスタにシフトされる“０”
は“１”に変換されるので乱数を生成することができ、
リセットの後にパーソナルコンピュータ等の装置で
“０”以外の初期値を設定する必要がないので、乱数を
生成する作業が極めて容易で能率向上に寄与することが
できる等の効果を有するものである。

【００６８】請求項２記載の発明は、リニアに順次接続
されたｎ個のレジスタの二つの出力部が排他的論理和回
路を介して先頭の入力部にフィードバック接続されたｎ
段のリニアフィードバックシフトレジスタからなる乱数
生成装置において、ｎ個の前記レジスタを入出力が共に
正論理のレジスタと負論理のレジスタとで混成し、二つ
の前記出力部から一つの前記入力部に至るフィードバッ
ク接続中に一個の否定回路を設けたことにより、リセッ
ト等によって全てのレジスタに“０”が設定された状態
で駆動を開始しても、排他的論理和回路が出力する
“０”を否定回路が“１”に変換して一番目のレジスタ
に設定すると共に、入出力が負論理のレジスタから正論
理のレジスタにシフトされる“０”は“１”に変換され
るので乱数を生成することができ、リセットの後にパー
ソナルコンピュータ等の装置で“０”以外の初期値を設
定する必要がないので、乱数を生成する作業が極めて容
易で能率向上に寄与することができる等の効果を有する
ものである。

【００６９】請求項３記載の発明は、請求項１又は２記
載の発明において、ｎ個のレジスタの複数の出力部から
二つを選定して排他的論理和回路に接続するレジスタ切
替手段を設けたことにより、例えば、生成する乱数が一
周期に到達するとレジスタ切替手段で排他的論理和回路
に接続する出力部を変更するなどすることで、順番が異
なる乱数を継続的に生成することができ、簡易な構造で
乱数の周期性を解消して不規則性を向上させることがで
きる等の効果を有するものである。

【００７０】請求項４記載の発明は、リニアに順次接続
されたｎ個のレジスタの二つの出力部が排他的論理和回
路を介して先頭の入力部にフィードバック接続されたｎ
段のリニアフィードバックシフトレジスタからなる乱数
生成装置において、入力される制御信号に従って否定動
作の有無が選択的に切替わる切替否定手段を少なくとも
一個の前記レジスタの入力部と出力部との少なくとも一
方に設け、前記切替否定手段に個々に制御信号を出力し
て否定動作の有無を切替える切替制御手段を設けたこと
により、リセット等によって全てのレジスタに“０”が
設定された状態で駆動を開始しても、レジスタ間をシフ
トされる“０”を所定の切替否定手段が“１”に変換す
るので乱数を生成することができ、リセットの後にパー
ソナルコンピュータ等の装置で“０”以外の初期値を設
定する必要がないので、乱数を生成する作業が極めて容
易で能率向上に寄与することができ、さらに、生成した
乱数から“１”を減算するようなことを要することなく
“０”を内包する乱数を生成することができる等の効果
を有するものである。

【００７１】請求項５記載の発明は、請求項４記載の発
明において、レジスタの入力部と出力部とに設けられた
一対の切替否定手段に同一の制御信号を出力する切替制
御手段を設けたことにより、この切替制御手段は二個の
切替否定手段を制御することができるので、極めて簡易
な構造で乱数を生成することができ、さらに、このよう
な制御信号の内容を乱数の生成中に変更することで、生
成される乱数は途中で所定数の数列が省略されるので、
制御信号を変更しない場合とは途中から周期が異なる乱
数を生成することができる等の効果を有するものであ
る。

【００７２】請求項６記載の発明は、請求項４又は５記
載の発明において、制御信号を更新自在に記憶する切替
制御手段を設けたことにより、この切替制御手段は制御
信号を保持することができるので、所望により設定した
初期値で乱数の生成を繰返すようなことができる等の効
果を有するものである。

【００７３】請求項７記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのシ
フトタイミングに同期して制御信号を更新する切替制御
手段を設けたことにより、乱数の生成を所望により設定
した初期値で繰返すようなことができる等の効果を有す
るものである。

【００７４】請求項８記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのリ
セットタイミングに同期して制御信号を更新する切替制
御手段を設けたことにより、常に最長周期の乱数を生成
することができ、このような乱数を再現可能な状態で毎
回異なる初期値で生成することができる等の効果を有す
るものである。

【００７５】請求項９記載の発明は、請求項６記載の発
明において、リニアフィードバックシフトレジスタのシ
フトタイミングとリセットタイミングとの両方に同期し
て制御信号を更新する切替制御手段を設けたことによ
り、乱数を再現可能な状態で毎回異なる初期値で生成す
ることができる等の効果を有するものである。

【００７６】請求項１０記載の発明は、請求項４，５，
６，７，８又は９記載の発明において、先頭のレジスタ
の入力部と出力部とに設けられた一対の切替否定手段に
は相反する制御信号を出力する切替制御手段を設けたこ
とにより、生成した乱数から“１”を減算するようなこ
とを要することなく“０”を内包した乱数を生成するこ
とができる等の効果を有するものである。

【図面の簡単な説明】

【図１】本発明の参考例を示すブロック図である。

【図２】請求項１記載の発明の実施例を示すブロック図
である。

【図３】請求項２記載の発明の実施例を示すブロック図
である。

【図４】請求項３記載の発明の実施例を示すブロック図
である。

【図５】請求項４記載の発明の実施例を示すブロック図
である。

【図６】Ｍ系列の乱数を示す概念説明図である。

【図７】請求項５記載の発明の実施例を示すブロック図
である。

【図８】Ｍ系列の乱数を示す概念説明図である。

【図９】請求項６記載の発明の実施例を示すブロック図
である。

【図１０】請求項７記載の発明の実施例を示すブロック
図である。

【図１１】請求項８記載の発明の実施例を示すブロック
図である。

【図１２】請求項９記載の発明の実施例を示すブロック
図である。

【図１３】請求項１０記載の発明の実施例を示すブロッ
ク図である。

【図１４】Ｍ系列の乱数を示す概念説明図である。

【図１５】従来例を示すブロック図である。

【図１６】Ｍ系列の乱数を示す概念説明図である。

【図１７】乱数生成装置の初期値の設定状態を示す概念
説明図である。

【符号の説明】 ２
レジスタ ３，４
出力部 ５
排他的論理和回路 ６
入力部 ８，１０，１２，１３，１５，２０〜２２，２５，２
６，２８，２９ 乱数生成装置 ９
否定回路 １４
レジスタ切替手段 １６，１７
切替否定手段 １８，１９，２３，２４
切替制御手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−258130（ＪＰ，Ａ) 特開 平２−170070（ＪＰ，Ａ) 特開 平４−158646（ＪＰ，Ａ) 特開 平３−121613（ＪＰ，Ａ) 特開 昭63−204919（ＪＰ，Ａ) 実開 昭59−166546（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/58 H03K 3/84

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 リニアに順次接続されたｎ個のレジスタ
   の二つの出力部が排他的論理和回路を介して先頭の入力
   部にフィードバック接続されたｎ段のリニアフィードバ
   ックシフトレジスタからなる乱数生成装置において、ｎ
   個の前記レジスタを入出力が共に正論理のレジスタと負
   論理のレジスタとで混成したことを特徴とする乱数生成
   装置。
2. 【請求項２】 リニアに順次接続されたｎ個のレジスタ
   の二つの出力部が排他的論理和回路を介して先頭の入力
   部にフィードバック接続されたｎ段のリニアフィードバ
   ックシフトレジスタからなる乱数生成装置において、ｎ
   個の前記レジスタを入出力が共に正論理のレジスタと負
   論理のレジスタとで混成し、二つの前記出力部から一つ
   の前記入力部に至るフィードバック接続中に一個の否定
   回路を設けたことを特徴とする乱数生成装置。
3. 【請求項３】 ｎ個のレジスタの複数の出力部から二つ
   を選定して排他的論理和回路に接続するレジスタ切替手
   段を設けたことを特徴とする請求項１又は２記載の乱数
   生成装置。
4. 【請求項４】 リニアに順次接続されたｎ個のレジスタ
   の二つの出力部が排他的論理和回路を介して先頭の入力
   部にフィードバック接続されたｎ段のリニアフィードバ
   ックシフトレジスタからなる乱数生成装置において、入
   力される制御信号に従って否定動作の有無が選択的に切
   替わる切替否定手段を少なくとも一個の前記レジスタの
   入力部と出力部との少なくとも一方に設け、前記切替否
   定手段に個々に制御信号を出力して否定動作の有無を切
   替える切替制御手段を設けたことを特徴とする乱数生成
   装置。
5. 【請求項５】 レジスタの入力部と出力部とに設けられ
   た一対の切替否定手段に同一の制御信号を出力する切替
   制御手段を設けたことを特徴とする請求項４記載の乱数
   生成装置。
6. 【請求項６】 制御信号を更新自在に記憶する切替制御
   手段を設けたことを特徴とする請求項４又は５記載の乱
   数生成装置。
7. 【請求項７】 リニアフィードバックシフトレジスタの
   シフトタイミングに同期して制御信号を更新する切替制
   御手段を設けたことを特徴とする請求項６記載の乱数生
   成装置。
8. 【請求項８】 リニアフィードバックシフトレジスタの
   リセットタイミングに同期して制御信号を更新する切替
   制御手段を設けたことを特徴とする請求項６記載の乱数
   生成装置。
9. 【請求項９】 リニアフィードバックシフトレジスタの
   シフトタイミングとリセットタイミングとの両方に同期
   して制御信号を更新する切替制御手段を設けたことを特
   徴とする請求項６記載の乱数生成装置。
10. 【請求項１０】 先頭のレジスタの入力部と出力部とに
    設けられた一対の切替否定手段には相反する制御信号を
    出力する切替制御手段を設けたことを特徴とする請求項
    ４，５，６，７，８又は９記載の乱数生成装置。