JPS63253714A - トリガ信号発生器 - Google Patents
トリガ信号発生器Info
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- JPS63253714A JPS63253714A JP63052026A JP5202688A JPS63253714A JP S63253714 A JPS63253714 A JP S63253714A JP 63052026 A JP63052026 A JP 63052026A JP 5202688 A JP5202688 A JP 5202688A JP S63253714 A JPS63253714 A JP S63253714A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 101150071746 Pbsn gene Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は連続的に反復するパターンを有し、複数の並列
なストリームを直列化することによって形成される直列
なビットストリームに対するトリガ信号の発生に関する
ものである。本発明は、これに限られるというわけでは
ないがその一応用分野としては、複数の並列なストリー
ムを直列化することによって生成することのできる最大
長疑イ以ランダムバイナリシーケンス（信ａｘｉｍａｌ
ｌｅｎｇｔｈＰｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａ
ｒｙ ５ｅｑｕｅｎｃｅ、 Ｐ ＲＢ Ｓ ）として知
られる直列ストリームのクラスに対するクロック信号の
発生が挙げられる。
なストリームを直列化することによって形成される直列
なビットストリームに対するトリガ信号の発生に関する
ものである。本発明は、これに限られるというわけでは
ないがその一応用分野としては、複数の並列なストリー
ムを直列化することによって生成することのできる最大
長疑イ以ランダムバイナリシーケンス（信ａｘｉｍａｌ
ｌｅｎｇｔｈＰｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｎａ
ｒｙ ５ｅｑｕｅｎｃｅ、 Ｐ ＲＢ Ｓ ）として知
られる直列ストリームのクラスに対するクロック信号の
発生が挙げられる。
上述のようにして生成される直列ストリームのビットレ
ートはその生成の元となった並列ストリームに比べて通
常１桁高くなる。このような直列ストリームは例えば高
速ディジタル信号リンクをテストするのに用いられる。
ートはその生成の元となった並列ストリームに比べて通
常１桁高くなる。このような直列ストリームは例えば高
速ディジタル信号リンクをテストするのに用いられる。
高速直列ストリームに同期しまた各反復パターン毎に同
じ位置に発生するトリガ信号を発生する手段を設ける必
要性がある。
じ位置に発生するトリガ信号を発生する手段を設ける必
要性がある。
このようなトリガ信号を発生する一つの方法は、直列ス
トリーム中に特定のビットシーケンスを検知することで
あろう。これには早い（直列ストリームの）レートで動
作する論理回路が必要になるし、また複雑になる。
トリーム中に特定のビットシーケンスを検知することで
あろう。これには早い（直列ストリームの）レートで動
作する論理回路が必要になるし、また複雑になる。
そのかわりとしては、並列ストリーム中でビットシーケ
ンスを検知しようとすることもある。これは必ずしも直
列出力、パターンの各繰り返し毎に一つのトリガ信号を
与えはしない。
ンスを検知しようとすることもある。これは必ずしも直
列出力、パターンの各繰り返し毎に一つのトリガ信号を
与えはしない。
本発明は直列ストリームの各パターンサイクルについて
トリガ信号を発生し、またその回路は主に低い（並列ス
トリームの）レートで動作するトリガ信号発生器を提供
する事を目的とする。
トリガ信号を発生し、またその回路は主に低い（並列ス
トリームの）レートで動作するトリガ信号発生器を提供
する事を目的とする。
本発明の一実施例によれば、複数の並列なストリームを
直列化することによって生成され、連続的に反復するパ
ターンを有する直列ビットストリームに対してトリガ信
号を発生するためのトリガ信号発生器であって、トリガ
信号を発生すべき並列ストリームサイクルを検知する手
段と、このサイクル中でトリガ信号が対応すべき並列ス
トリームのビットを検知する手段を設けたことを特徴と
するものが与えられる。
直列化することによって生成され、連続的に反復するパ
ターンを有する直列ビットストリームに対してトリガ信
号を発生するためのトリガ信号発生器であって、トリガ
信号を発生すべき並列ストリームサイクルを検知する手
段と、このサイクル中でトリガ信号が対応すべき並列ス
トリームのビットを検知する手段を設けたことを特徴と
するものが与えられる。
上述のような構成は一般に、並列ワード発生器であって
、その出力は直列化されてもっと高速のビットストリー
ムを生成するものに対して適用できる。
、その出力は直列化されてもっと高速のビットストリー
ムを生成するものに対して適用できる。
（発明の実施例〕
本発明について２段階に分けて説明を行う。最初に、Ｗ
本の互いに並列なストリームを直列化することによって
生成される長さＰのパターンの一般的な場合に対するト
リガ信号の発生について、簡単に考察する。次に、複数
の並列ストリームを直列化することによって生成される
高速ＰＲＢＳに対するトリガ信号の発生という、より特
定的な場合について、詳細に考察する。
本の互いに並列なストリームを直列化することによって
生成される長さＰのパターンの一般的な場合に対するト
リガ信号の発生について、簡単に考察する。次に、複数
の並列ストリームを直列化することによって生成される
高速ＰＲＢＳに対するトリガ信号の発生という、より特
定的な場合について、詳細に考察する。
Ｗ本の並列ストリームを直列化することによって生成さ
れる長さＰのパターンという一般的な場合（ｐ＞ｗ）に
ついてトリガ信号を発生する際には、トリガ信号を並列
ストリームのどのサイクルで発生すべきはサイクルのカ
ウントを取ることによって検出することができ、一方、
このサイクル内でのトリガ位置はアキュムレータ回路に
よって定めることができる。Ｐは Ｐ±ｎ Ｗ＋ Ｘ で表すことができる。ここで、ｎは整数、ｘ＜Ｗである
。任意の並列サイクルにおけるストリーム０を基準トリ
ガ信号とすると、次のトリガ信号はｎ回の並列サイクル
の後に起こり、またそこでのトリガ信号はストリームＸ
に対応する。言い換えれば、必要とされる直列信号で考
えると、ｎ Ｗ ＋Ｘ個の直列ビットの後に次のトリガ
信号を発生する。後続の各トリガ信号が対応すべきスト
リームの番号は、先行するトリガ信号のストリーム番号
にＸを加算することによって求められる。この加算結果
（Ｙ）がＷよりも小さい場合は、先行するトリガ信号か
らｎサイクルだけカウントしそこで番号がＹのストリー
ムに対応してトリガ信号を発生する。Ｙ＞Ｗの場合には
、ｎ＋ｌサイクルだけカウントし、ｍｏｄｗＹなるスト
リームに対応させてトリガ信号を発生する。
れる長さＰのパターンという一般的な場合（ｐ＞ｗ）に
ついてトリガ信号を発生する際には、トリガ信号を並列
ストリームのどのサイクルで発生すべきはサイクルのカ
ウントを取ることによって検出することができ、一方、
このサイクル内でのトリガ位置はアキュムレータ回路に
よって定めることができる。Ｐは Ｐ±ｎ Ｗ＋ Ｘ で表すことができる。ここで、ｎは整数、ｘ＜Ｗである
。任意の並列サイクルにおけるストリーム０を基準トリ
ガ信号とすると、次のトリガ信号はｎ回の並列サイクル
の後に起こり、またそこでのトリガ信号はストリームＸ
に対応する。言い換えれば、必要とされる直列信号で考
えると、ｎ Ｗ ＋Ｘ個の直列ビットの後に次のトリガ
信号を発生する。後続の各トリガ信号が対応すべきスト
リームの番号は、先行するトリガ信号のストリーム番号
にＸを加算することによって求められる。この加算結果
（Ｙ）がＷよりも小さい場合は、先行するトリガ信号か
らｎサイクルだけカウントしそこで番号がＹのストリー
ムに対応してトリガ信号を発生する。Ｙ＞Ｗの場合には
、ｎ＋ｌサイクルだけカウントし、ｍｏｄｗＹなるスト
リームに対応させてトリガ信号を発生する。
複数の互いに並列なＰＲＢＳを直列化することによって
生成される高速ＰＲＢＳパターンは特に重要である。Ｐ
ＲＢＳ信号は通常、ディジタル信号のリンクをテストす
るのに用いられる。一般に、ＰＲＢＳは、マルチステー
ジシフトレジスタを使用し、このシフトレジスタの出力
を２を法とする加算により組み合わせてその結果の信号
をシフトレジスタの最初のステージへフィードバックす
ることによって生成される。このフィードバックの組み
合わせが適切に行われていれば、シフトレジスタの任意
のステージの出力は、最大長ＰＲＢＳになる（ここで、
Ｎステージのシフトレジスタでは最大長は２Ｎである）
。比較的低いレートのディジタルリンクでは、適当な速
さのＰＲＢＳを単一のシフトレジスタ出力を用いて得る
ことができる。
生成される高速ＰＲＢＳパターンは特に重要である。Ｐ
ＲＢＳ信号は通常、ディジタル信号のリンクをテストす
るのに用いられる。一般に、ＰＲＢＳは、マルチステー
ジシフトレジスタを使用し、このシフトレジスタの出力
を２を法とする加算により組み合わせてその結果の信号
をシフトレジスタの最初のステージへフィードバックす
ることによって生成される。このフィードバックの組み
合わせが適切に行われていれば、シフトレジスタの任意
のステージの出力は、最大長ＰＲＢＳになる（ここで、
Ｎステージのシフトレジスタでは最大長は２Ｎである）
。比較的低いレートのディジタルリンクでは、適当な速
さのＰＲＢＳを単一のシフトレジスタ出力を用いて得る
ことができる。
高速の用途の場合、ＰＲＢＳは文献に見られる直列−並
列技術を用いて発生させることができる（例えば、１９
７５年４月のＲａｄｉｏ ａｎｄＥｌｅｃｔｒｏｎｉｃ
Ｅｎｇｉｎｅｅｒ ４５巻４号の１７１ページないし
１７６ページに掲載されているＪ、 Ｊ。
列技術を用いて発生させることができる（例えば、１９
７５年４月のＲａｄｉｏ ａｎｄＥｌｅｃｔｒｏｎｉｃ
Ｅｎｇｉｎｅｅｒ ４５巻４号の１７１ページないし
１７６ページに掲載されているＪ、 Ｊ。
０’Ｒｅ１ｌｌｙによる’５ｅｒｉｅｓ−ｐａｒａｌｌ
ｅｌ ｇｅｎｅｒａｔｉｏｎ ｏｆｍ−ｓｅｑｕｅｎｃ
ｅｓ”を参照）。この文献では、直列化するとＰＲＢＳ
を生成するような並列ストリームをどのようにして発生
するかについて記載されている。
ｅｌ ｇｅｎｅｒａｔｉｏｎ ｏｆｍ−ｓｅｑｕｅｎｃ
ｅｓ”を参照）。この文献では、直列化するとＰＲＢＳ
を生成するような並列ストリームをどのようにして発生
するかについて記載されている。
第２図を参照すると、高速ＰＲＢＳを発生するための構
成がブロック図の形で示されている。ブロック１０には
並列ライン１１に複数のストリームを送り出す手段が含
まれている。このような手段は上で言及した文献に記載
されている直列−並列技術から導かれるものであり、ま
た低速で動作する。並列ライン１１上の複数のストリー
ムはマルチプレクサ１２によって直列化され、ライン１
４に高速ＰＲＢＳを送り出す。並列ライン１１のライン
の本数は通常は２の巾乗になるように洗濯されており、
２進論理回路における並直列変換回路１２の実現を容易
にしている。
成がブロック図の形で示されている。ブロック１０には
並列ライン１１に複数のストリームを送り出す手段が含
まれている。このような手段は上で言及した文献に記載
されている直列−並列技術から導かれるものであり、ま
た低速で動作する。並列ライン１１上の複数のストリー
ムはマルチプレクサ１２によって直列化され、ライン１
４に高速ＰＲＢＳを送り出す。並列ライン１１のライン
の本数は通常は２の巾乗になるように洗濯されており、
２進論理回路における並直列変換回路１２の実現を容易
にしている。
このような高速ＰＲＢＳについては、トリガ信号を発生
するのは困難である。トリガ信号は直列出力ストリーム
の特定の１つのビットに対応し、また出力のＰＲＢＳの
各繰り返しについて（すなわち２Ｎ−１ビツトの間隔で
）、当該ビットの位置でトリガ信号が繰り返されなけれ
ばならない。
するのは困難である。トリガ信号は直列出力ストリーム
の特定の１つのビットに対応し、また出力のＰＲＢＳの
各繰り返しについて（すなわち２Ｎ−１ビツトの間隔で
）、当該ビットの位置でトリガ信号が繰り返されなけれ
ばならない。
２’ −Ｉ ＰＲＢＳの特徴の一つは、Ｎビット長の任
意のシーケンスはパターンの各繰り返し毎にただ１回だ
け現れる、ということである。従って、トリガ信号を発
生する一つのやり方として、Ｎビット長のあるシーケン
スを直列ストリーム中で検出し、そのようなシーケンス
の検出時にトリガ信号を発生する何らかの手段を設ける
ということがあろう。しかし、このような手段は高速で
動作しなければならないし、かつ構造が複雑になってし
まうであろう。
意のシーケンスはパターンの各繰り返し毎にただ１回だ
け現れる、ということである。従って、トリガ信号を発
生する一つのやり方として、Ｎビット長のあるシーケン
スを直列ストリーム中で検出し、そのようなシーケンス
の検出時にトリガ信号を発生する何らかの手段を設ける
ということがあろう。しかし、このような手段は高速で
動作しなければならないし、かつ構造が複雑になってし
まうであろう。
動作が概ね低いレートで行われる装置でこのトリガ信号
を生成することができれば、それは明らかに好ましい。
を生成することができれば、それは明らかに好ましい。
これは以下で説明する実施例で達成される。
この実施例においては、２つの情報を得る。すなわち、
（ｉ）トリガ信号をその間に発生すべき低速クロックサ
イクル、および （ｉｉ））リガ信号が対応すべきこのサイクル中の高レ
ートビット。
イクル、および （ｉｉ））リガ信号が対応すべきこのサイクル中の高レ
ートビット。
第１図には、第１の実施例が示されている。この実施例
は、発生するＰＲＢＳが２’−１となるＮステージ２進
カウンタを含んでいる。このＰＲＢＳを発生するのに２
Ｎ本の並列ストリームが用いられる場合、このカウンタ
は２つのセクションから構成されるものと考えることが
できる。第１セクシヨン１７には下位側のＮ−Ｍビット
が含まれており、第２セクシ式ン１８は上位側のＭビッ
トから成る。
は、発生するＰＲＢＳが２’−１となるＮステージ２進
カウンタを含んでいる。このＰＲＢＳを発生するのに２
Ｎ本の並列ストリームが用いられる場合、このカウンタ
は２つのセクションから構成されるものと考えることが
できる。第１セクシヨン１７には下位側のＮ−Ｍビット
が含まれており、第２セクシ式ン１８は上位側のＭビッ
トから成る。
このカウンタはライン２０のクロック信号によって低い
（並列ストリーム用の）レートでクロックされ、サイク
ル長２Ｎ−１で、すなわちカウントステートを一つ（例
えば全て”１′″というステートを）スキップして、カ
ウントダウンされるように構成される。ブロック２１は
カウンタの第１セクシヨン１７に入っている低位側のＮ
−Ｍビットが全て”０°゛という条件を検出して出力を
ライン２２へ送り出す。この条件は、Ｎビットが全て”
１”である状態をスキップする場合以外では、２ （Ｎ
−Ｍ） クロックサイクル毎に発生する。このスキップ
が行われる場合には間隔は２ （Ｎ−Ｍ） ｌクロ
ックサイクルとなる。
（並列ストリーム用の）レートでクロックされ、サイク
ル長２Ｎ−１で、すなわちカウントステートを一つ（例
えば全て”１′″というステートを）スキップして、カ
ウントダウンされるように構成される。ブロック２１は
カウンタの第１セクシヨン１７に入っている低位側のＮ
−Ｍビットが全て”０°゛という条件を検出して出力を
ライン２２へ送り出す。この条件は、Ｎビットが全て”
１”である状態をスキップする場合以外では、２ （Ｎ
−Ｍ） クロックサイクル毎に発生する。このスキップ
が行われる場合には間隔は２ （Ｎ−Ｍ） ｌクロ
ックサイクルとなる。
カウンタの上位Ｍビット、つまりカウンタの第２セクシ
ヨン１８、はそれ単独で考えれば２’ −１からＯへの
カウントダウンを繰り返す。ここで、第２セクシヨンエ
８の内容がＯから２’−１へ増加するという変化が起こ
る際に、ライン２２上の隣接する２つの信号の間隔が２
（トに） −１となる（何となれば、通常は第１セクシ
ヨンのカウントダウンは２ （Ｎ−Ｍ） ｌから始
まるのに対し、この場合だけはこの値をスキップして２
（トに） −２から始まるためである）。ライン２２上
の信号を用いて、トリガ信号を発生すべきクロックサイ
クルを指示し、また上位Ｍビットを用いてこのトリガ信
号がどの高レートビットに対応すべきかを定めることが
できる。直列出力における最終的なトリガ信号の間隔は
、以下に示す（その間にダウンカウンタでのスキップが
起こらなかった場合と起こった場合の）２通りの場合の
いずれか一方になる： （ｉ ） ’ｌ ＴＮ−Ｍ） Ｘ ２′″１サイクル
Ｘビツト／サイクル−１ （Ｎビットのダウンカウンタの内容が減少している場合
） （ｉｉ）（２（ト”−１）Ｘ２’ ＋２’ −１サイク
ルＸビット／サイクル＋１サイクル（Ｎビットのダウン
カウンタの内容が全て“′０゛から２Ｎ−１をスキンブ
して２Ｎ−２への変化を起こした場合。こ の場合、トリガ位置を示すダウンカウ ンタの第２セクシヨンの内容はＯから ２Ｈ−１へ変化していることに注意す ること。） 何れの場合にも、間隔は必要とされるものである２Ｎ−
１となる。この実施例について注意しておくべきことと
して、出力信号中のトリガ信号が発生する点は、カウン
タのスタート点と出力ストリームとの関係を制御するこ
とにより定めることができるということがある。
ヨン１８、はそれ単独で考えれば２’ −１からＯへの
カウントダウンを繰り返す。ここで、第２セクシヨンエ
８の内容がＯから２’−１へ増加するという変化が起こ
る際に、ライン２２上の隣接する２つの信号の間隔が２
（トに） −１となる（何となれば、通常は第１セクシ
ヨンのカウントダウンは２ （Ｎ−Ｍ） ｌから始
まるのに対し、この場合だけはこの値をスキップして２
（トに） −２から始まるためである）。ライン２２上
の信号を用いて、トリガ信号を発生すべきクロックサイ
クルを指示し、また上位Ｍビットを用いてこのトリガ信
号がどの高レートビットに対応すべきかを定めることが
できる。直列出力における最終的なトリガ信号の間隔は
、以下に示す（その間にダウンカウンタでのスキップが
起こらなかった場合と起こった場合の）２通りの場合の
いずれか一方になる： （ｉ ） ’ｌ ＴＮ−Ｍ） Ｘ ２′″１サイクル
Ｘビツト／サイクル−１ （Ｎビットのダウンカウンタの内容が減少している場合
） （ｉｉ）（２（ト”−１）Ｘ２’ ＋２’ −１サイク
ルＸビット／サイクル＋１サイクル（Ｎビットのダウン
カウンタの内容が全て“′０゛から２Ｎ−１をスキンブ
して２Ｎ−２への変化を起こした場合。こ の場合、トリガ位置を示すダウンカウ ンタの第２セクシヨンの内容はＯから ２Ｈ−１へ変化していることに注意す ること。） 何れの場合にも、間隔は必要とされるものである２Ｎ−
１となる。この実施例について注意しておくべきことと
して、出力信号中のトリガ信号が発生する点は、カウン
タのスタート点と出力ストリームとの関係を制御するこ
とにより定めることができるということがある。
トリガ信号を発生するための第２の実施例はＰＲＢＳの
周知のデシメーション（ｄｅｃｉｍａｔｉｏｎ）特性に
基づいている。この特性によれば、２Ｍ本の並列ストリ
ームを直列化することによって最大長ＰＲＢＳが生成さ
れる場合、各々の並列ストリームは同一のＰＲＢＳを互
いに位相シフトしたものでなければならない。各並列ス
トリームは、２ （Ｎ−Ｍ） １ビツトだけ遅延さ
せねばならない一つを除き、夫々先行するものよりも２
（Ｎ−Ｍ）ビットだけ遅れている。
周知のデシメーション（ｄｅｃｉｍａｔｉｏｎ）特性に
基づいている。この特性によれば、２Ｍ本の並列ストリ
ームを直列化することによって最大長ＰＲＢＳが生成さ
れる場合、各々の並列ストリームは同一のＰＲＢＳを互
いに位相シフトしたものでなければならない。各並列ス
トリームは、２ （Ｎ−Ｍ） １ビツトだけ遅延さ
せねばならない一つを除き、夫々先行するものよりも２
（Ｎ−Ｍ）ビットだけ遅れている。
この原理に基づいて動作する実施例が第３図に示されて
いる。ブロック３０は並列ストリーム３２の中の一つを
選択するための２′４から１へのマルチプレクサである
。このマルチプレクサ３０の出力はＮビット長のある特
定のシーケンス（あるいは、Ｎ−１個の連続するｎＯ°
′。これはＮ−１個の”Ｏ゛が連続して現れたら次は”
１゛が現れることが分かっているので、この場合にはＮ
個目を見る必要がないためである。なお、逆の極性の場
合にはＮ−１個の連続する”ｌ’でもよい。）を検出す
る検出器３１に送られる。この検出器３１は低いクロッ
クレートで動作する。Ｍビットのダウンカウンタ３４を
用いてこのマルチプレクサにおける並列ストリーム選択
を制御する。このダウンカウンタ３４は検出器からくる
ライン３５上の出力がアクティブであるときイネーブル
されて１カウントだけカウントが行われ、その結果次の
ストリームが選択されることになる。
いる。ブロック３０は並列ストリーム３２の中の一つを
選択するための２′４から１へのマルチプレクサである
。このマルチプレクサ３０の出力はＮビット長のある特
定のシーケンス（あるいは、Ｎ−１個の連続するｎＯ°
′。これはＮ−１個の”Ｏ゛が連続して現れたら次は”
１゛が現れることが分かっているので、この場合にはＮ
個目を見る必要がないためである。なお、逆の極性の場
合にはＮ−１個の連続する”ｌ’でもよい。）を検出す
る検出器３１に送られる。この検出器３１は低いクロッ
クレートで動作する。Ｍビットのダウンカウンタ３４を
用いてこのマルチプレクサにおける並列ストリーム選択
を制御する。このダウンカウンタ３４は検出器からくる
ライン３５上の出力がアクティブであるときイネーブル
されて１カウントだけカウントが行われ、その結果次の
ストリームが選択されることになる。
この動作においては、出力パルスは、一般には検出器３
１から２ （Ｎ−Ｍｌ 低速クロンクサイクルの間隔を
おいて得られるが、２Ｍ回に１回は先行するパルスから
２ （Ｎ−Ｍ） ｌ低速サイクルの間隔がおかれて
いる。これらの出力パルスは各々、トリガ信号を発生す
べき低速サイクルを識別する。このサイクル中でのトリ
ガ信号が対応すべき高レートビットは、ダウンカウンタ
３４からのＭビットで決まる。
１から２ （Ｎ−Ｍｌ 低速クロンクサイクルの間隔を
おいて得られるが、２Ｍ回に１回は先行するパルスから
２ （Ｎ−Ｍ） ｌ低速サイクルの間隔がおかれて
いる。これらの出力パルスは各々、トリガ信号を発生す
べき低速サイクルを識別する。このサイクル中でのトリ
ガ信号が対応すべき高レートビットは、ダウンカウンタ
３４からのＭビットで決まる。
この実施例の正しい動作のためには、
（１）並列ストリーム３２は、その中の各ストリームが
それに先行するストリームから２ （Ｎ−Ｍ）（または
２ （Ｎ−Ｍｌ ｌ ）ビットだけ遅れるようなシ
ーケンスで選択されなければならない。
それに先行するストリームから２ （Ｎ−Ｍ）（または
２ （Ｎ−Ｍｌ ｌ ）ビットだけ遅れるようなシ
ーケンスで選択されなければならない。
（ｉｉ）マルチプレクサにおいてアドレス２’−１で選
択されるストリームはそれに先行するストリーム（アド
レスＯで選択される）から２ （Ｎ−Ｍ）−１だけ遅延
しているシーケンスでなければならない。
択されるストリームはそれに先行するストリーム（アド
レスＯで選択される）から２ （Ｎ−Ｍ）−１だけ遅延
しているシーケンスでなければならない。
この実施例によって発生する情報は第１図に示す第１の
実施例によって生成されるものと等価であり、従ってト
リガ信号は２Ｎ−１高レートビツト毎に発生する。
実施例によって生成されるものと等価であり、従ってト
リガ信号は２Ｎ−１高レートビツト毎に発生する。
第１図および第３図の回路によって作られる情報（すな
わち、トリガ信号が発生すべきサイクル、およびそのサ
イクル内の位置）を用いて、可能な諸方式の一つにより
、高レートトリガ信号を発生させることができる。
わち、トリガ信号が発生すべきサイクル、およびそのサ
イクル内の位置）を用いて、可能な諸方式の一つにより
、高レートトリガ信号を発生させることができる。
第４図はそのような方式の一つを示す。ブロック４０は
Ｍから２′へのデコーダであり、ライン３９上の「トリ
ガ存在」信号によりイネーブルされる。またその選択入
力には前述の実施例により出力されるＭ本の「トリガ位
置」信号が供給される。
Ｍから２′へのデコーダであり、ライン３９上の「トリ
ガ存在」信号によりイネーブルされる。またその選択入
力には前述の実施例により出力されるＭ本の「トリガ位
置」信号が供給される。
このデコーダ４０は低レートで動作する。イネーブルさ
れていないときは、デコーダ出力４１はいずれも、例え
ば論理Ｏになっている。イネーブルされているときには
、２′″本のデコーダ出力４１のうちの１本が論理ｌと
なる。この出力はトリガ位置信号によって決まる。デコ
ーダ出力４１はマルチプレクサ４２によって直列化され
、高レートのトリガ信号となる。このマルチプレクサは
第１図で高レートのデータストリームを生成するのに用
いられたマルチプレクサと同じものである。
れていないときは、デコーダ出力４１はいずれも、例え
ば論理Ｏになっている。イネーブルされているときには
、２′″本のデコーダ出力４１のうちの１本が論理ｌと
なる。この出力はトリガ位置信号によって決まる。デコ
ーダ出力４１はマルチプレクサ４２によって直列化され
、高レートのトリガ信号となる。このマルチプレクサは
第１図で高レートのデータストリームを生成するのに用
いられたマルチプレクサと同じものである。
従って、高レートで動作する必要のある部品の回路種別
を最小化できる。
を最小化できる。
トリガ信号を発生するためのかわりの方式を第５図に示
す。この方式では高速のデータマルチプレクサに別の回
路を必要とする。２Ｍから１へのマルチプレクサ内に、
４５として示されるところの、２Ｍの入力を単一の出力
へゲートするのを制御するために２′″個の状態を循環
する回路が設けられる。
す。この方式では高速のデータマルチプレクサに別の回
路を必要とする。２Ｍから１へのマルチプレクサ内に、
４５として示されるところの、２Ｍの入力を単一の出力
へゲートするのを制御するために２′″個の状態を循環
する回路が設けられる。
これらの状態とトリガ位置信号の比較を比較器４６で行
い、正しい高速トリガ出力を発生するようにすることが
可能である。この比較は、トリガ信号を発生すべきサイ
クル時に限りライン４７の「トリガ存在」信号によって
イネーブルされるところの、概念的に４５として示され
るブロックにおいて実行できるようになっている。必要
とされるトリガ信号はライン４８に生じる。
い、正しい高速トリガ出力を発生するようにすることが
可能である。この比較は、トリガ信号を発生すべきサイ
クル時に限りライン４７の「トリガ存在」信号によって
イネーブルされるところの、概念的に４５として示され
るブロックにおいて実行できるようになっている。必要
とされるトリガ信号はライン４８に生じる。
以上詳細に説明したように、本発明によれば高速の直列
ストリームについてのトリガ信号を発生させるにあたっ
て、高レートのクロックで動作する部分をできるだけ少
なくしたトリガ信号発生器が得られる。
ストリームについてのトリガ信号を発生させるにあたっ
て、高レートのクロックで動作する部分をできるだけ少
なくしたトリガ信号発生器が得られる。
第１図および第３図は本発明の詳細な説明する図、第２
図は複数の互いに並列なストリームを直列化することに
より直列ストリームを発生させるだめの構成を説明する
図、第４図および第５図は第１図および第３図に示した
実施例から与えられる情報に基づいてトリガ信号を作る
構成例を説明する図である。 １１：並列ライン １２．３０．４２、：マルチプレクサ １フ：第１セクション １８：第２セクシヨン ２１．３１：検出器 ３４：ダウンカウンタ ４０：デコーダ ４６：比較器
図は複数の互いに並列なストリームを直列化することに
より直列ストリームを発生させるだめの構成を説明する
図、第４図および第５図は第１図および第３図に示した
実施例から与えられる情報に基づいてトリガ信号を作る
構成例を説明する図である。 １１：並列ライン １２．３０．４２、：マルチプレクサ １フ：第１セクション １８：第２セクシヨン ２１．３１：検出器 ３４：ダウンカウンタ ４０：デコーダ ４６：比較器
Claims (1)
- 【特許請求の範囲】 複数の並列なストリームを直列化すること によって生成され連続的に繰り返されるパターンを有す
る直列ストリームのためのトリガ信号を生成するトリガ
信号発生器において、 どの並列ストリームサイクル内においてト リガ信号を発生すべきかを検知する手段と、前記並列ス
トリームサイクルのどのビット にトリガ信号を関連付けるかを検知する手段とを設けた
ことを特徴とするトリガ信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87301917.8 | 1987-03-05 | ||
| EP87301917A EP0280802B1 (en) | 1987-03-05 | 1987-03-05 | Generation of trigger signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253714A true JPS63253714A (ja) | 1988-10-20 |
Family
ID=8197807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052026A Pending JPS63253714A (ja) | 1987-03-05 | 1988-03-04 | トリガ信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4998263A (ja) |
| EP (1) | EP0280802B1 (ja) |
| JP (1) | JPS63253714A (ja) |
| DE (1) | DE3773369D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639451A (en) * | 1995-06-07 | 1997-06-17 | Roy M. Evans, Jr. | Hair treatment compositions |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187676A (en) * | 1991-06-28 | 1993-02-16 | Digital Equipment Corporation | High-speed pseudo-random number generator and method for generating same |
| JP3501731B2 (ja) * | 2000-06-19 | 2004-03-02 | 日本電気株式会社 | 光デジタル伝送装置の固定パタン送信防止回路 |
| JP2003249923A (ja) * | 2002-02-25 | 2003-09-05 | Ando Electric Co Ltd | ビットエラー測定装置及びそのトリガー信号発生回路 |
| US7219113B2 (en) * | 2003-09-26 | 2007-05-15 | International Business Machines Corporation | Pseudo-random binary sequence checker with automatic synchronization |
| JP3803664B2 (ja) * | 2003-09-30 | 2006-08-02 | 株式会社東芝 | 乱数生成回路、半導体集積回路、ｉｃカード及び情報端末機器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648237A (en) * | 1969-02-28 | 1972-03-07 | Ibm | Apparatus and method for obtaining synchronization of a maximum length pseudorandom sequence |
| US3740478A (en) * | 1971-10-19 | 1973-06-19 | Philips Corp | Pseudo-random multiplex synchronizer |
| FR2211169A5 (ja) * | 1972-12-15 | 1974-07-12 | Sle Citerel Lannion Elec | |
| US3854011A (en) * | 1973-09-24 | 1974-12-10 | Gen Dynamics Corp | Frame synchronization system for digital multiplexing systems |
| DE2435057B2 (de) * | 1973-10-18 | 1975-09-11 | Hewlett-Packard Ltd., South Queensferry, West Lothian (Grossbritannien) | Schaltungsanordnung zum Synchronisieren und/oder erneuten Auslösen eines Generators zum Erzeugen einer Folge von pseudozufälligen Binärsignalen |
| FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
| US4161041A (en) * | 1978-10-06 | 1979-07-10 | The United States Of America As Represented By The Secretary Of The Air Force | Pseudo random number generator apparatus |
| US4361891A (en) * | 1980-12-22 | 1982-11-30 | General Electric Company | Spread spectrum signal estimator |
| JPS60210044A (ja) * | 1984-04-03 | 1985-10-22 | Nec Corp | 誤り訂正符号送受信装置 |
| US4754465A (en) * | 1984-05-07 | 1988-06-28 | Trimble Navigation, Inc. | Global positioning system course acquisition code receiver |
| US4590601A (en) * | 1984-12-24 | 1986-05-20 | Gte Communication Systems Corporation | Pseudo random framing detector circuit |
| US4768192A (en) * | 1987-04-01 | 1988-08-30 | General Signal Corp. | Frame synchronization detection system for time division multiplexed (TDM) digital signals |
-
1987
- 1987-03-05 EP EP87301917A patent/EP0280802B1/en not_active Expired - Lifetime
- 1987-03-05 DE DE8787301917T patent/DE3773369D1/de not_active Expired - Fee Related
-
1988
- 1988-03-04 JP JP63052026A patent/JPS63253714A/ja active Pending
- 1988-03-04 US US07/164,045 patent/US4998263A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639451A (en) * | 1995-06-07 | 1997-06-17 | Roy M. Evans, Jr. | Hair treatment compositions |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0280802B1 (en) | 1991-09-25 |
| DE3773369D1 (de) | 1991-10-31 |
| EP0280802A1 (en) | 1988-09-07 |
| US4998263A (en) | 1991-03-05 |
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