JP2003249923A - ビットエラー測定装置及びそのトリガー信号発生回路 - Google Patents
ビットエラー測定装置及びそのトリガー信号発生回路Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- G01R31/3181—Functional testing
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】16ビットの並列の信号に対してコンパレータを
１個だけ設けてパターン検出を行い、コンパレータの一
致出力パルスを高速クロック信号でリタイミングするこ
とによってトリガー信号を得られるビットエラー測定装
置のトリガー信号発生回路を提供する。 【解決手段】M系列ランダムパターンの任意なビット位
相でトリガー信号を発生させるビットエラー測定装置の
トリガー信号発生回路において、Ｍ系列ランダムパター
ン発生器１からの多重化される前の並列パターンと、予
め設定されている待ち受けパターンとを比較する比較手
段４と、前記比較手段からのパターン一致信号を低速ク
ロック信号でリタイミングする第１のリタイミング手段
５と、前記第１のリタイミング手段からのリタイミング
信号を高速クロック信号でリタイミングする第２のリタ
イミング手段６とを含み前記第２のリタイミング手段か
らの出力をトリガー信号として出力するビットエラー測
定装置のトリガー信号発生回路。
１個だけ設けてパターン検出を行い、コンパレータの一
致出力パルスを高速クロック信号でリタイミングするこ
とによってトリガー信号を得られるビットエラー測定装
置のトリガー信号発生回路を提供する。 【解決手段】M系列ランダムパターンの任意なビット位
相でトリガー信号を発生させるビットエラー測定装置の
トリガー信号発生回路において、Ｍ系列ランダムパター
ン発生器１からの多重化される前の並列パターンと、予
め設定されている待ち受けパターンとを比較する比較手
段４と、前記比較手段からのパターン一致信号を低速ク
ロック信号でリタイミングする第１のリタイミング手段
５と、前記第１のリタイミング手段からのリタイミング
信号を高速クロック信号でリタイミングする第２のリタ
イミング手段６とを含み前記第２のリタイミング手段か
らの出力をトリガー信号として出力するビットエラー測
定装置のトリガー信号発生回路。
Description
【０００１】
【発明の属する技術分野】本発明は、PPG（Pulse-Patte
rn-Genrator）から発生された測定パターンであるM系列
ランダムパターンを被測定物を通過させた後に、ビット
エラーを測定するビットエラー測定装置において、パタ
ーンに依存するエラー現象をオシロスコープで確認する
ために必要なトリガー信号を、M系列ランダムパターン
のある任意なビット位相で発生させることが可能なトリ
ガー信号発生回路に関する。
rn-Genrator）から発生された測定パターンであるM系列
ランダムパターンを被測定物を通過させた後に、ビット
エラーを測定するビットエラー測定装置において、パタ
ーンに依存するエラー現象をオシロスコープで確認する
ために必要なトリガー信号を、M系列ランダムパターン
のある任意なビット位相で発生させることが可能なトリ
ガー信号発生回路に関する。
【０００２】
【従来の技術】図１を用いて従来のビットエラー測定装
置のトリガー信号発生回路の第１の例を説明する。図１
において、１はM系列ランダムパターン発生器、２はマ
ルチプレクサ（MUX）、３はシフトレジスタ、４はコン
パレータ、５はフリップフロップ（FF）である。
置のトリガー信号発生回路の第１の例を説明する。図１
において、１はM系列ランダムパターン発生器、２はマ
ルチプレクサ（MUX）、３はシフトレジスタ、４はコン
パレータ、５はフリップフロップ（FF）である。
【０００３】図１のビットエラー測定装置のトリガー信
号発生回路では、低速クロック信号(a)によって駆動さ
れるM系列ランダムパターン発生器１から出力される16
の並列パターンは、マルチプレクサ２によって多重化さ
れてシリアルなランダムパターンとして出力される。
号発生回路では、低速クロック信号(a)によって駆動さ
れるM系列ランダムパターン発生器１から出力される16
の並列パターンは、マルチプレクサ２によって多重化さ
れてシリアルなランダムパターンとして出力される。
【０００４】そして、ランダムパターンのパターン長
は、例えば２15−１の場合には、65535ビットの繰り返
し周期になる。前記マルチプレクサ２で多重化されたシ
リアル信号であるランダムパターンは、高速クロック信
号(b)によって駆動されるシフトレジスタ２に順次入力
され、予め設定された15ビットの待ち受けパターン(c)
とコンパレータ４において比較される。なお、図１の場
合には、高速クロック信号(b)は低速クロック信号(a)の
16倍の速度である。
は、例えば２15−１の場合には、65535ビットの繰り返
し周期になる。前記マルチプレクサ２で多重化されたシ
リアル信号であるランダムパターンは、高速クロック信
号(b)によって駆動されるシフトレジスタ２に順次入力
され、予め設定された15ビットの待ち受けパターン(c)
とコンパレータ４において比較される。なお、図１の場
合には、高速クロック信号(b)は低速クロック信号(a)の
16倍の速度である。
【０００５】前記コンパレータ４において15ビットのパ
ターンの一致が得られると、トリガー信号が、高速クロ
ック信号(b)によって駆動されるフリップフロップ５を
介して出力される。
ターンの一致が得られると、トリガー信号が、高速クロ
ック信号(b)によって駆動されるフリップフロップ５を
介して出力される。
【０００６】このように、任意の15ビットの待ち受けパ
ターンを設定してコンパレータで比較することによっ
て、M系列ランダムパターンの周期に１回しか発生しな
いトリガー信号をえることができる。したがって、15ビ
ットの待ち受けパターンを変更することによって任意な
位相でトリガー信号が得られる。
ターンを設定してコンパレータで比較することによっ
て、M系列ランダムパターンの周期に１回しか発生しな
いトリガー信号をえることができる。したがって、15ビ
ットの待ち受けパターンを変更することによって任意な
位相でトリガー信号が得られる。
【０００７】上述の図１に記載のビットエラー測定装置
のトリガー信号発生回路では、通信ビットレートの高速
化に対応して、M系列ランダムパターン発生回路とし
て、16ビットの並列回路でパターンを発生してマルチプ
レクサによって多重化している。そして、多重化された
高速なシリアル信号からパターンを検出しているため
に、トリガー信号を発生させるための高速動作が必要に
なり、消費電力が大きく高価なデバイスが必要である。
のトリガー信号発生回路では、通信ビットレートの高速
化に対応して、M系列ランダムパターン発生回路とし
て、16ビットの並列回路でパターンを発生してマルチプ
レクサによって多重化している。そして、多重化された
高速なシリアル信号からパターンを検出しているため
に、トリガー信号を発生させるための高速動作が必要に
なり、消費電力が大きく高価なデバイスが必要である。
【０００８】次に、図２を用いて従来のビットエラー測
定装置のトリガー信号発生回路の第２の例の説明する。
図２において、１はM系列ランダムパターン発生器、２
はマルチプレクサ（MUX）、４はコンパレータ、６はフ
リップフロップ（FF）、７はマルチプレクサ（MUX）で
ある。
定装置のトリガー信号発生回路の第２の例の説明する。
図２において、１はM系列ランダムパターン発生器、２
はマルチプレクサ（MUX）、４はコンパレータ、６はフ
リップフロップ（FF）、７はマルチプレクサ（MUX）で
ある。
【０００９】図２のビットエラー測定装置のトリガー信
号発生回路では、低速クロック信号(a)によって駆動さ
れるM系列ランダムパターン発生器１から出力される16
の並列パターンは、マルチプレクサ２によって多重化さ
れてシリアルなランダムパターンとして出力される。
号発生回路では、低速クロック信号(a)によって駆動さ
れるM系列ランダムパターン発生器１から出力される16
の並列パターンは、マルチプレクサ２によって多重化さ
れてシリアルなランダムパターンとして出力される。
【００１０】前記マルチプレクサ２で多重化される前の
パラレル信号であるランダムパターンは、低速クロック
信号(a)によって駆動されるフリップフロップ６を介し
てコンパレータ４に入力され、予め設定された15ビット
の待ち受けパターン(c)と比較される。なお、コンパレ
ータ４は16個並列に設けられている。また、高速クロッ
ク信号(b)は低速クロック信号(a)の16倍の速度である。
パラレル信号であるランダムパターンは、低速クロック
信号(a)によって駆動されるフリップフロップ６を介し
てコンパレータ４に入力され、予め設定された15ビット
の待ち受けパターン(c)と比較される。なお、コンパレ
ータ４は16個並列に設けられている。また、高速クロッ
ク信号(b)は低速クロック信号(a)の16倍の速度である。
【００１１】前記コンパレータ４において15ビットのパ
ターンの一致が得られると、トリガー信号が、高速クロ
ック信号(b)によって駆動されるマルチプレクサ７を介
して出力される。なお、このマルチプレクサ７は、高速
化されたビットパターンにおいてマルチプレクサ２から
の出力されるランダムパターンとトリガー信号との同期
を取るために設けられている。
ターンの一致が得られると、トリガー信号が、高速クロ
ック信号(b)によって駆動されるマルチプレクサ７を介
して出力される。なお、このマルチプレクサ７は、高速
化されたビットパターンにおいてマルチプレクサ２から
の出力されるランダムパターンとトリガー信号との同期
を取るために設けられている。
【００１２】このように、任意の15ビットの待ち受けパ
ターンを設定してコンパレータで比較することによっ
て、M系列ランダムパターンの周期に１回しか発生しな
いトリガー信号をえることができる。したがって、15ビ
ットの待ち受けパターンを変更することによって任意な
位相でトリガー信号が得られる。
ターンを設定してコンパレータで比較することによっ
て、M系列ランダムパターンの周期に１回しか発生しな
いトリガー信号をえることができる。したがって、15ビ
ットの待ち受けパターンを変更することによって任意な
位相でトリガー信号が得られる。
【００１３】上述の図２に記載のビットエラー測定装置
のトリガー信号発生回路では、M系列ランダムパターン
発生回路からのマルチプレクサによって多重化される前
の並列回路上で、パターン検出を行う構成を採用してい
るために、16個のコンパレータ16ビットの信号に対して
１ビットずつずらして配置しなければならない。また、
16個のコンパレータの出力は、シリアル信号（ランダム
パターン）のクロックの１/16の周波数で動作している
ために、全て同じ位相で検出パルスを出力することにな
る。そのため、シリアル信号に対して決まった位相でト
リガー信号を出力するためには、ランダムパターンと同
じように16本の検出パルスをマルチプレクサ７によって
多重化してトリガー信号に変換する必要がある。
のトリガー信号発生回路では、M系列ランダムパターン
発生回路からのマルチプレクサによって多重化される前
の並列回路上で、パターン検出を行う構成を採用してい
るために、16個のコンパレータ16ビットの信号に対して
１ビットずつずらして配置しなければならない。また、
16個のコンパレータの出力は、シリアル信号（ランダム
パターン）のクロックの１/16の周波数で動作している
ために、全て同じ位相で検出パルスを出力することにな
る。そのため、シリアル信号に対して決まった位相でト
リガー信号を出力するためには、ランダムパターンと同
じように16本の検出パルスをマルチプレクサ７によって
多重化してトリガー信号に変換する必要がある。
【００１４】
【発明が解決しようとする課題】図１の場合には、多重
化された高速なシリアル信号からパターンを検出してい
るために、トリガー信号を発生させるために高速動作が
必要になり、消費電力が大きく高価なデバイスが必要に
なるという問題があった。また、図２の場合には、マル
チプレクサの消費電力が大きく高価なデバイスであり、
且つ全体の回路規模が大きくなるという問題があった。
化された高速なシリアル信号からパターンを検出してい
るために、トリガー信号を発生させるために高速動作が
必要になり、消費電力が大きく高価なデバイスが必要に
なるという問題があった。また、図２の場合には、マル
チプレクサの消費電力が大きく高価なデバイスであり、
且つ全体の回路規模が大きくなるという問題があった。
【００１５】本発明の課題（目的）は、16ビットの並列
の信号に対してコンパレータを１個だけ設けてパターン
検出を行い、コンパレータの一致出力パルスを高速クロ
ック信号でリタイミングすることによってトリガー信号
を得られるビットエラー測定装置のトリガー信号発生回
路を提供することにある。
の信号に対してコンパレータを１個だけ設けてパターン
検出を行い、コンパレータの一致出力パルスを高速クロ
ック信号でリタイミングすることによってトリガー信号
を得られるビットエラー測定装置のトリガー信号発生回
路を提供することにある。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に、M系列ランダムパターンの任意なビット位相でトリ
ガー信号を発生させるビットエラー測定装置のトリガー
信号発生回路において、Ｍ系列ランダムパターン発生器
からの多重化される前の並列パターンと、予め設定され
ている待ち受けパターンとを比較する比較手段と、前記
比較手段からのパターン一致信号を低速クロック信号で
リタイミングする第１のリタイミング手段と、前記第１
のリタイミング手段からのリタイミング信号を高速クロ
ック信号でリタイミングする第２のリタイミング手段と
を含み前記第２のリタイミング手段からの出力をトリガ
ー信号として出力する。（請求項１）
に、M系列ランダムパターンの任意なビット位相でトリ
ガー信号を発生させるビットエラー測定装置のトリガー
信号発生回路において、Ｍ系列ランダムパターン発生器
からの多重化される前の並列パターンと、予め設定され
ている待ち受けパターンとを比較する比較手段と、前記
比較手段からのパターン一致信号を低速クロック信号で
リタイミングする第１のリタイミング手段と、前記第１
のリタイミング手段からのリタイミング信号を高速クロ
ック信号でリタイミングする第２のリタイミング手段と
を含み前記第２のリタイミング手段からの出力をトリガ
ー信号として出力する。（請求項１）
【００１７】また、前記低速クロック信号は、前記多重
化に関する分周比で前記高速クロック信号を分周して得
る構成とする。（請求項２） また、前記待ち受けパターンは、任意に変更が可能な構
成とする。（請求項３） また、前記ランダムパターン長が２n−１の場合に、前
記待ち受けパターンのビット数はｎとする。また、前記
請求項１〜４のいずれか１項のトリガー信号を元にオシ
ロスコープでビットパターンの波形観測を実行する。
（請求項５）
化に関する分周比で前記高速クロック信号を分周して得
る構成とする。（請求項２） また、前記待ち受けパターンは、任意に変更が可能な構
成とする。（請求項３） また、前記ランダムパターン長が２n−１の場合に、前
記待ち受けパターンのビット数はｎとする。また、前記
請求項１〜４のいずれか１項のトリガー信号を元にオシ
ロスコープでビットパターンの波形観測を実行する。
（請求項５）
【００１８】
【発明の実施の形態】次に、図３を用いて本発明のビッ
トエラー測定装置のトリガー信号発生回路を説明する。
図３において、１はM系列ランダムパターン発生器、２
はマルチプレクサ（MUX）、４はコンパレータ、５及び
６はフリップフロップ（FF）である。
トエラー測定装置のトリガー信号発生回路を説明する。
図３において、１はM系列ランダムパターン発生器、２
はマルチプレクサ（MUX）、４はコンパレータ、５及び
６はフリップフロップ（FF）である。
【００１９】図３の本発明のビットエラー測定装置のト
リガー信号発生回路では、低速クロック信号(a)によっ
て駆動されるM系列ランダムパターン発生器１から出力
される16の並列パターンは、マルチプレクサ２によって
多重化されてシリアルなランダムパターンとして出力さ
れる。
リガー信号発生回路では、低速クロック信号(a)によっ
て駆動されるM系列ランダムパターン発生器１から出力
される16の並列パターンは、マルチプレクサ２によって
多重化されてシリアルなランダムパターンとして出力さ
れる。
【００２０】前記マルチプレクサ２で多重化される前の
パラレル信号であるランダムパターンは、コンパレータ
４に入力され、予め設定された15ビットの待ち受けパタ
ーン(c)と比較される。本発明では、コンパレータ４は
１個だけ設けられている。また、高速クロック信号(b)
は低速クロック信号(a)の16倍の速度である。
パラレル信号であるランダムパターンは、コンパレータ
４に入力され、予め設定された15ビットの待ち受けパタ
ーン(c)と比較される。本発明では、コンパレータ４は
１個だけ設けられている。また、高速クロック信号(b)
は低速クロック信号(a)の16倍の速度である。
【００２１】コンパレータ４からのパターン一致信号
は、先ず低速クロック信号(a)によって駆動される第の
フリップフロップ５によってリタイミングされた後に、
高速クロック信号(b)によって駆動される第２のフリッ
プフロップ６によってリタイミングされてトリガー信号
として出力される。この場合も、15ビットの待ち受けパ
ターンを変更することによって任意な位相でトリガー信
号を得ることが可能である。
は、先ず低速クロック信号(a)によって駆動される第の
フリップフロップ５によってリタイミングされた後に、
高速クロック信号(b)によって駆動される第２のフリッ
プフロップ６によってリタイミングされてトリガー信号
として出力される。この場合も、15ビットの待ち受けパ
ターンを変更することによって任意な位相でトリガー信
号を得ることが可能である。
【００２２】図３の本発明のビットエラー測定装置のト
リガー信号発生回路では、トリガー信号を出力するため
に必要な高速デバイスは、最終的にはフリップフロップ
７のみであるため、トリガー信号を発生するための回路
規模を小さくできる。また、16ビットの並列データでパ
ターンを検出しているにも関わらず、シリアル信号に対
して１ビット単位の任意な位相でトリガー信号を出力す
ることが可能である。
リガー信号発生回路では、トリガー信号を出力するため
に必要な高速デバイスは、最終的にはフリップフロップ
７のみであるため、トリガー信号を発生するための回路
規模を小さくできる。また、16ビットの並列データでパ
ターンを検出しているにも関わらず、シリアル信号に対
して１ビット単位の任意な位相でトリガー信号を出力す
ることが可能である。
【００２３】なお、本発明のビットエラー測定装置のト
リガー信号発生回路では、並列ビット数が16ビットであ
るので、15ビットの待ち受けパターンは、１周期毎に１
ビットずれるため、Ｍ系列ランダムパターンの16周期に
１回しか一致信号は発生されないが、ビットレートが高
速の場合には、パターンの繰り返し周期が短いので、オ
シロスコープで波形観測をする際には問題にはならな
い。
リガー信号発生回路では、並列ビット数が16ビットであ
るので、15ビットの待ち受けパターンは、１周期毎に１
ビットずれるため、Ｍ系列ランダムパターンの16周期に
１回しか一致信号は発生されないが、ビットレートが高
速の場合には、パターンの繰り返し周期が短いので、オ
シロスコープで波形観測をする際には問題にはならな
い。
【００２４】
【発明の効果】請求項１〜４に記載の発明では、M系列
ランダムパターンの任意なビット位相でトリガー信号を
発生させるビットエラー測定装置のトリガー信号発生回
路において、Ｍ系列ランダムパターン発生器からの多重
化される前の並列パターンと、予め設定されている待ち
受けパターンとを比較する比較手段と、前記比較手段か
らのパターン一致信号を低速クロック信号でリタイミン
グする第１のリタイミング手段と、前記第１のリタイミ
ング手段からのリタイミング信号を高速クロック信号で
リタイミングする第２のリタイミング手段とを含み前記
第２のリタイミング手段からの出力をトリガー信号とし
て出力することによって、トリガー信号を出力するため
に必要な高速デバイスは、最終的にはフリップフロップ
７のみであるため、トリガー信号を発生するための回路
規模を小さくできる。また、16ビットの並列データでパ
ターンを検出しているにも関わらず、シリアル信号に対
して１ビット単位の任意な位相でトリガー信号を出力す
ることが可能である。また、請求項５に記載の発明で
は、請求項１〜４のいずれか１項のトリガー信号を元に
オシロスコープでビットパターンの波形観測を実行する
ことにより、Ｍ系列ランダムパターンの16周期に１回し
か一致パターンは発生されない場合でも、ビットレート
が高速であり、パターンの繰り返し周期が短いので、本
発明の回路構成でも、ビットパターンのオシロスコープ
での波形観測にはなんら問題はない。
ランダムパターンの任意なビット位相でトリガー信号を
発生させるビットエラー測定装置のトリガー信号発生回
路において、Ｍ系列ランダムパターン発生器からの多重
化される前の並列パターンと、予め設定されている待ち
受けパターンとを比較する比較手段と、前記比較手段か
らのパターン一致信号を低速クロック信号でリタイミン
グする第１のリタイミング手段と、前記第１のリタイミ
ング手段からのリタイミング信号を高速クロック信号で
リタイミングする第２のリタイミング手段とを含み前記
第２のリタイミング手段からの出力をトリガー信号とし
て出力することによって、トリガー信号を出力するため
に必要な高速デバイスは、最終的にはフリップフロップ
７のみであるため、トリガー信号を発生するための回路
規模を小さくできる。また、16ビットの並列データでパ
ターンを検出しているにも関わらず、シリアル信号に対
して１ビット単位の任意な位相でトリガー信号を出力す
ることが可能である。また、請求項５に記載の発明で
は、請求項１〜４のいずれか１項のトリガー信号を元に
オシロスコープでビットパターンの波形観測を実行する
ことにより、Ｍ系列ランダムパターンの16周期に１回し
か一致パターンは発生されない場合でも、ビットレート
が高速であり、パターンの繰り返し周期が短いので、本
発明の回路構成でも、ビットパターンのオシロスコープ
での波形観測にはなんら問題はない。
【図１】従来の第１のトリガー信号発生回路の構成を示
す図である。
す図である。
【図２】従来の第２のトリガー信号発生回路の構成を示
す図である。
す図である。
【図３】本発明のトリガー信号発生回路の構成を示す図
である。
である。
１ M系列ランダムパターン発生器
２，７ マルチプレクサ（MUX）
３ シフトレジスタ
４ コンパレータ
５，６ フリップフロップ
ａ 低速クロック
ｂ 高速クロック
ｃ 待ち受けパターン
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J049 AA07 AA15 AA21 CB00
5K014 AA02 GA02 GA03
5K047 AA16 GG34 GG44 HH12 HH42
Claims (5)
- 【請求項１】 M系列ランダムパターンの任意なビット
位相でトリガー信号を発生させるビットエラー測定装置
のトリガー信号発生回路において、 Ｍ系列ランダムパターン発生器からの多重化される前の
並列パターンと、予め設定されている待ち受けパターン
とを比較する比較手段と、 前記比較手段からのパターン一致信号を低速クロック信
号でリタイミングする第１のリタイミング手段と、 前記第１のリタイミング手段からのリタイミング信号を
高速クロック信号でリタイミングする第２のリタイミン
グ手段と、 を含み前記第２のリタイミング手段からの出力をトリガ
ー信号として出力することを特徴とするビットエラー測
定装置のトリガー信号発生回路。 - 【請求項２】 前記低速クロック信号は、前記多重化に
関する分周比で前記高速クロック信号を分周して得るこ
とを特徴とする請求項１に記載のビットエラー測定装置
のトリガー信号発生回路 - 【請求項３】 前記待ち受けパターンは、任意に変更が
可能であることを特徴とする請求項１又は２に記載のビ
ットエラー測定装置のトリガー信号発生回路 - 【請求項４】 前記ランダムパターン長が２n−１の場
合に、前記待ち受けパターンのビット数はｎであること
を特徴とする請求項１〜３のいずれか1項に記載のビッ
トエラー測定装置のトリガー信号発生回路 - 【請求項５】 前記請求項１〜４のいずれか１項のトリ
ガー信号を元にオシロスコープでビットパターンの波形
観測を実行することを特徴とするビットエラー測定装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002047667A JP2003249923A (ja) | 2002-02-25 | 2002-02-25 | ビットエラー測定装置及びそのトリガー信号発生回路 |
| US10/371,633 US20030161426A1 (en) | 2002-02-25 | 2003-02-20 | Bit error measuring apparatus and trigger signal generating circuit for the bit error measuring apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002047667A JP2003249923A (ja) | 2002-02-25 | 2002-02-25 | ビットエラー測定装置及びそのトリガー信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
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