JPH04119738A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高速ディジタル信号伝送装置におけるフレーム同期を検
出するフレーム同期回路に関し、高速ディジタル信号の
フレーム同期回路を高速度大消費電力のＥＣＬ回路と、
低速度・小消費電力のＣＭＯ３回路とに分割して構成す
る場合に、ＥＣＬ回路側の負担を小さくし、かつ分割さ
れた一方だけを試験できるようにすることを目的とし、
直列に入力された周波数ｆのディジタル信号をｎビット
並列に変換して出力する直並列変換手段と、該直並列変
換手段の出力をｆ　／　ｎのクロック毎に取り込んで保
持内容を新たなｎビットの受信信号に更新する第一のレ
ジスタと、前記ｆ／ｎクロック毎に保持内容を前記第一
のレジスタの出力に更新する第二のレジスタと、前記第
一のレジスタの出力を上位ｎビットとし、前記第二のレ
ジスタの出力を下位（ｎ−１）ビットとする（２ｎ−１
）ビットが並列に入力され、該入力並列データをシフト
してシフト信号で指定されたビットを先頭ビットとする
連続するｎビットを並列に出力するデータシフト手段と
、該データシフト手段の出力の特定番目のビットを所定
周期で取込んだパルス列を、特定のフレームパルスパタ
ーンと比較するフレーム検出手段と、該フレーム検出手
段が不一致出力のときは１ビットだけシフトさせるシフ
ト信号を発生して前記データシフト手段に供給するシフ
ト信号発生手段とを有する構成である。

〔産業上の利用分野］ 本発明は、高速ディジタル信号伝送装置におけるフレー
ム同期を検出するフレーム同期回路に関する。

データを時分割多重化して伝送するディジタル伝送にお
いては、一定周期で繰り返すフレーム毎に特定パターン
のパルス列をフレーム同期パルスとしてデータパルス列
に挿入して送信し、受信側ではフレームの周期毎にパル
ス列をチエツクしてこのフレーム同期パルスを検出して
各チャネルのタイムスロット位置を識別する。

ディジタル信号の高速化に伴って、フレーム同期回路が
複雑化するが、低速度の回路で高速パルス列からフレー
ム同期検出か可能となれば、高速回路を小規模にできて
回路が簡単になる。

〔従来の技術〕

第３図は本発明が対象とするディジタル信号のフレーム
構成図である。

ｆｂｉｔ／ｓでシリアルに入力される高速ディジタル信
号は、図のごときフレーム構成となっている。

即ちｎビットのワードがｍ回繰り返されてｎＸｍビット
で１サブフレームを構成し、このサブフレームが２個で
１メインフレームを構成している。

フレーム同期パルスは、所定数だけ隔たった複数のサブ
フレーム内の一つの特定ビット位置に特定のパターンで
挿入されているものとする。

このような受信データのフレーム同期検出は、ｆが高（
なるとレジスタ等のメモリ素子がクロックに反応しきれ
なくなるので、データを直並列変換してクロック周波数
を下げて以下の如く行う。

第４図は、従来のフレーム同期回路のブロック図である
。

フレーム同期回路は、速度変換部１と、データ処理部２
とからなる。

入力されたシリアルデータは、ｆ　（ｂｉｔ／ｓ）のク
ロックによって、速度変換部のｎビットのシフトレジス
タ１１に順次直列に書込まれるとともに、ｆ／　ｎ　（
ｂｉｔ／ｓ）の同期クロックによってｎビットが並列に
読み出されることによって直並列変換が行われ、以降は
ｆ　／　ｎ　（ｂｉｔ／ｓ）クロックによってワード単
位で並列に処理される。即ち、書込クロックのｎパルス
おきのｆ／ｎ（ｂｉｔ／ｓ）の同期クロックでシフトレ
ジスタ１１からｎビットを並列に読み出すことによって
、任意のビット位置を先頭ビットとするｎビットの並列
データに直並列変換してデータ速度をｆ　／　ｎに落と
し、ｎビットのワード単位で多重分離などのデータ分離
回路２１に出力される。

また、フレーム検出回路２２はｎビットの並列出力の特
定ビット（例えば各ワードのｎ番目のビットすなわち最
終ビット）が入力され、該フレーム検出回路はこの特定
ビットを所定ワード分保持して、所定ワード数だけ離れ
た二つのビットの値が特定のフレームビットパターンに
一致するがどうかを調べる。

不一致の場合は不一致信号を直並列変換部のクロック操
作回路１２にフィードバンクして、ｆ　ｂｉｔ／Ｓの書
込みクロックの１パルスを歯抜けとし、シフトレジスタ
１１へのデータ書込みを１クロック分欠如させることに
より、ワードの開始ビット位置を前回より後方へ１ビッ
トシフトした直並列変換を行う。即ち、ｎビットのワー
ドの区切りの位置を、前回より１ビット分ずらして前回
のワードにおける２番目のビットが先頭ビットなるよう
に直並列変換し、同様にワードのｎビット目を抽出して
フレームビットパターンに一致するかどうかを調べる。

速度変換部１は、フレームパルスが検出されるまで１ビ
ットシフトを繰り返し、フレーム検出回路２２で抽出し
たビットパターンが所定のフレームビットパターンと一
致すると、同期確立と判断しフレームタイミングを出力
して、データ分離回路２１は多重データの分離等のデー
タ処理を行う。

〔発明が解決しようとする課題〕

これらの各部は通常ＬＳＩで構成されるが、速度変換部
１は、シリアルデータが直接入力されるため、５０ＭＨ
ｚ以上の信号受信速度の場合には、ＥＣＬ回路が用いら
れる。一方、データ処理部へは速度変換された並列デー
タが入力されるため、ｆ／ｎのクロックで処理を行えば
よいのでＣＭＯＳ回路を用いて構成するのが通常である
。

上記従来のフレーム同期回路では、直並列変換部に供給
する書込クロックに歯抜けを作って読み込みデータを１
ビットずらすビットシフトを行うためのクロック操作回
路は、伝送路クロックに等しいｆＨｚの高速クロックを
処理する必要があるため、この部分も速度変換部のＬＳ
Ｉの内部にＥ’ＣＬ回路で構成する必要があり、高速動
作のＬＳＩが大規模化して消費電力が大きくなるという
問題があった。

またデータ処理部には、ビットシフトさせてワードの構
成ビットを変更する機能を有しないため、速度変換ＬＳ
Ｉを共に用いないとデータ処理ＬＳＩの試験ができない
ため、ＬＳＩの製造試験が不便であるという問題もあっ
た。

本発明は上記問題点に鑑み創出されたもので、高速ディ
ジタル信号のフレーム同期回路を高速度大消費電力のＥ
ＣＬ回路と、低速度・小消費電力のＣＭＯ３回路とに分
割して構成する場合に、ＥＣＬ回路側の負担を小さくし
、かつ分割された一方だけを試験できるようにすること
を目的とする。

〔課題を解決するための手段〕

第１図は本発明のフレーム同期回路の原理構成図である
。

上記問題点は第１図に示すように、 直列に入力された周波数ｆのディジタル信号をｎビット
並列に変換して出力する直並列変換手段３１と、 該変換手段３１の出力をｆ／ｎのクロック毎に取り込ん
で保持内容を新たなｎビットの受信信号に更新する第一
のレジスタ４１と、 前記ｆ／ｎクロック毎に保持内容を前記第一のレジスタ
４１の出力に更新する第二のレジスタ４２と、前記第一
のレジスタ４１の出力を上位ｎビ・７トとし、前記第二
のレジスタの出力を下位（ｎ−１）ビットとする（２ｎ
−１）ビットが並列に入力され、該入力並列データをシ
フトしてビットシフト制御信号で指定されたビットを先
頭ビットとする連続するｎビットを並列に出力するデー
タシフト手段５１と、 該データシフト手段５１の出力の特定番目のビットを所
定周期で取込んだパルス列を、特定のフレームパルスパ
ターンと比較するフレーム検出手段６１と、 該フレーム検出手段６１が不一致出力のときは１ビット
だけシフトさせる制御信号を発生して前記データシフト
手段５１に供給するシフト信号発生手段７１とを有する
ことを特徴とする本発明のフレーム同期回路により解決
される。

〔作用〕

ｆＨｚの高速データをｆ　／　ｎ　Ｈｚの低速に速度変
換した後にビットシフトさせつつフレームビットの抽出
を行うので、ＣＭＯ３等の低速度・小消費電力の回路で
シフト回路を構成でき、従ってデータ処理ＬＳＩ４二ビ
ットシフト機能を組込める。このため速度変換部は直並
列変換機能だけを設ければよいのでＥＣＬ回路が簡素化
できる。またフレーム抽出は速度変換された後でなされ
るのでＣＭＯ５Ｌ　Ｓ　Ｊだけで機能試験ができる。

〔実施例］ 以下添付図により本発明の詳細な説明する。

第２図は本発明の実施例の回路図である。なお全図を通
して同一符号は同一対象物を表す。

実施例の受信データは第３図におけるフレーム構成にお
いて、例えば、１フレームが１２サブフレーム、ｌサブ
フレームが１８ワード、１ワードが６ビットで構成され
ており、第１および第５サブフレームの１８ワード（最
終ワード）目の第６ビットにそれぞれ“１”０゛がフレ
ーム同期パルスとして挿入されているものとする。即ち
、フレーム同期パルスは、１メインフレーム当たり２ビ
ットが割当られており、そのビット間隔は、５サブフレ
ーム（９０ワード、５４０ビット）である。

第２図において、＋１は受信したシリアルデータが入力
される６ビットのシフトレジスタ等の直並列変換回路で
、ｆＨｚのクロックによって入力データが順次直列に書
き込まれ、内部でデータを順次シフトし常時６ビント並
列に出力している。４１は６ビ・ノドのレジスタで、ｆ
Ｈｚの高速クロックを１／６に分周した同期クロックが
クロック分周回路４３から供給されて、この同期クロッ
クに基づいて、シフトレジスタ士１の出力の１ワ一ド相
当分６ビットのデータが並列に書き込まれ保持する。４
２は６ビットのシフトレジスタで同期クロックにより前
段のシフトレジスタ４１の出力が書込まれて保持する。

５１は１１ビットのビットシフタからなるデータシフト
手段で１１ビ２トの入力端子を持ち、第二のシフトレジ
スタ４２の６木の出力が上位の６ビットｂ、〜ｂ、とし
てまた第一のシフトレジスタ４１のうちの上位５ビット
が下位ビットｂ、〜ｂ、とじて接続されている。そして
接続された１１ビットの並列入力からシフト信号が指定
するビ・ットを先頭ビットとする連続した６ビットを選
択して、ＣＩ−Ｃ６を並列出力するようになっている。

ビットシフタ５１の出力の６ビット目はフレーム検出回
路６１に接続されている。フレーム検出回路６１は、５
ビットのシフトレジスタ６１ａ　とパターン比較器６１
ｂとを有し、シフトレジスタ６１ａは１／１８の分周回
路４４からのｆ／６・１８クロツクにより１８ワード毎
にビットシフタの６ビット目を取込み順次シフトさせる
。

フレーム検出回路６１の比較器６１ｂはシフトレジスタ
６１ａの１ビット目と５ビット目が出力されており、こ
れはフレーム同期パルスの間隔だけ離れたビットに相当
する。そしてシフトレジスタ６１ａにデータが書込まれ
る度に、この二つのビットがそれぞれ“Ｏ”、　　　１
’“のフレームパターンと一致するかどうかの比較を行
い、一致しない場合は正当なフレーム同期パルスを抽出
していないと判断して不一致信号を出力する。７１はビ
ットシフタを制御するシフト信号を発生させる６進のカ
ウンタで、この不一致信号が入力されるごとに計数値を
１ずつインクリメントし３ビットの計数値を出力する。

即ち、不一致信号によってシフト信号が変化するので、
ビットシフタ５１は、シフト前のワードの２ビット目を
先頭ビットとする６ビットを新たなワードとして出力す
るようになる。そして新たなワードの６ビット目がｆ／
６・１８クロツクに基づいて、フレーム検出回路のレジ
スタ６１ａの１ビット目に取り込まれる。比較器６１ｂ
はこの時点では即座に比較は行わず、ビットシフト後デ
ータ書込みを５回行ったときにパターン比較を行うよう
に構成されている。何となればビットシフト後に最初に
シフトレジスタ６１ａに取り込まれたデータに対して、
シフトレジスタ６１ａの５ビット目に保持されているデ
ータは、途中にワード構成に１ビットのシフトがあった
ため、１８Ｘ５＝９０ワード前の同一番目のビットでは
ないからである。

そして比較を行わずに５サブフレーム（ｆ／６・１８ク
ロツクの５パルス分）取り込むと、ビットシフト後に最
初に取り込んだ２ビット目（シフト前のワード構成の）
がシフトレジスタの５ビット目に到達しているのでこの
とき初めて比較を行う。即ち、シフト数が変化した場合
はｆ／（６ＸＩＢ）のサンプリングクロックで１８ワー
ド毎（ｌサブフレーム毎）に同一シフト数で５回取り込
んだあとパターン比較を行う。

以上の動作を一致信号が出力するまでビットシフトを行
い、６ビットシフト後にも一致が得られない場合には、
６進カウンタ７１がキャリアを出して１７１８分周回路
４４に入力する。すると１／１８分周回路４４はｆ／６
　　・１８クロツクの位相をｆ／６クロツクの１パルス
分シフトさせたクロックを出力する。これによって、フ
レーム検出回路に取り込まれるワードは、それまで取り
込まれていたものの次のワードに変化するので、以後は
このワード構成でサンプリングを行いビットシフトしな
がらフレームパルスを探索する。

以上のビットシフト動作を繰り返し、一致信号が所定保
護回数だけ連続して出力されるようになるとフレームパ
ルスが検出されたことになってフレームの同期が取れた
と認識する。

このように、速度変換後の低速データでビットシフトを
行うので、速度変換部以陣の回路はクロック周波数ｆ　
／　ｎの低速で動作すればよいので、低動作速度の素子
を用いて構成することが可能となる。例えば、高速クロ
ックｆを１６８ＭＨｚとすれば、ｆ　／　ｎは２８ＭＨ
ｚとなりＣＭＯ３ＬＳＩで充分動作可能な速度であり、
データ分離回路等と共に一つのＬＳＩにまとめることが
できる。そして１６８ＭＨｚで動作するシフトレジスタ
と１／６分周回路だけをＥＣＬ回路の速度変換ＬＳＩで
構成すればよい。

なお上記実施例においてはデータシフト手段として、ビ
ットシフタを用いた場合を述べたが、２ｎ−１本の並列
出力ｂｌ〜ｂｚｎ−＋を、ｂ、〜ｂ、、ｂ２〜ｂ□１．
・・ｂ、〜ｂ２□１のｎグループに分けてセレクタに入
力し、制御信号でセレクタを順次切替ることによって先
頭ビットの位置を順次シフトさせた出力を得ることもで
きる。

〔発明の効果〕

以上説明した如く、本発明によれば、直並列変換後にビ
ットシフトしてフレームパターンの検出を行うので高速
動作素子としては直並列変換を行うシフトレジスタのみ
となり、消費電力が大きいＥＣＬ回路を最小規模にする
ことが可能なので、高速ディジタル信号のフレーム検出
回路を簡単にできるという効果がある。

【図面の簡単な説明】

第１図は、本発明のフレーム同期回路の原理構成図、 第２図は、本発明の実施例の回路図、 第３図は、本発明が対象とするディジクル信号のフレー
ム構成図、 第４図は、従来のフレーム同期回路のブロック図、 である。 図において、 ３１−直並列変換手段（シフトレジスタ）、４Ｌ４２・
−シフトレジスタ、 ４３−−１．／６分周回路、　４４−１／１８分周回路
、５１−データシフト手段（ビットシフタ）、６１−　
フレーム検出回路、 ７１−シフト信号発生手段（カウンタ）、である。 万 本発明の一フし。 へ同月凹略の譚哩構成図 第 図 本発明が対象とするディジタル信号のフし〜Ａ祷戊悶第 閃 従来のフレ Ａ同期Ｅ暗のフロック昭 第 囲

Claims (1)

1. 【特許請求の範囲】 直列に入力された周波数ｆのディジタル信号をｎビット
   並列に変換して出力する直並列変換手段（３１）と、 該直並列変換手段（３１）の出力をｆ／ｎのクロック毎
   に取り込んで保持内容を新たなｎビットの受信信号に更
   新する第一のレジスタ（４１）と、前記ｆ／ｎクロック
   毎に保持内容を前記第一のレジスタ（４１）の出力に更
   新する第二のレジスタ（４２）と、 前記第一のレジスタ（４１）の出力を上位ｎビットとし
   、前記第二のレジスタの出力を下位（ｎ−１）ビットと
   する（２ｎ−１）ビットが並列に入力され、該入力並列
   データをシフトしてシフト信号で指定されたビットを先
   頭ビットとする連続するｎビットを並列に出力するデー
   タシフト手段（５１）と、該データシフト手段（５１）
   の出力の特定番目のビットを所定周期で取込んだパルス
   列を、特定のフレームパルスパターンと比較するフレー
   ム検出手段（６１）と、 該フレーム検出手段（６１）が不一致出力のときは１ビ
   ットだけシフトさせるシフト信号を発生して前記データ
   シフト手段（５１）に供給するシフト信号発生手段（７
   １）とを有することを特徴とするフレーム同期回路。