JP2011039047A - 試験測定機器及び方法 - Google Patents
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Abstract
【解決手段】入力手段12が入力信号を受けてデジタル化データ14を出力する。メモリ18が基準シーケンスを含むデジタル化基準データを蓄積する。パターン検出器16がデジタル化データ14から基準シーケンスを検出し、それに応じて同期信号20を発生する。メモリ制御器19の制御により、メモリ18が同期信号に応答してデジタル化基準データ22を出力する。比較器24がメモリからのデジタル化基準データ22をデジタル化データ14と比較する。
【選択図】図1
Description
(1)入力信号を受け、デジタル化データを出力する入力手段と;基準シーケンスを含むデジタル化基準データを蓄積するメモリと;上記デジタル化データから上記基準シーケンスを検出し、それに応じて同期信号を発生するパターン検出器と;上記メモリが上記同期信号に応答して上記デジタル化基準データを出力するように制御するメモリ制御器と;上記メモリからの上記デジタル化基準データを上記デジタル化データと比較する比較器とを具えた試験測定機器。
(2)上記比較器である第1比較器は;各々がデジタル化基準データを上記デジタル化データのサブセットと比較する複数の第2比較器と;該第2比較器の出力から選択をして上記第1比較器の出力とする選択器を具える態様1の試験測定機器。
(3)上記基準シーケンスがMブロックに蓄積され;上記デジタル化データのブロック幅がNブロックであり;上記第1比較器がM+N−1ブロックで上記デジタル化データを受け;上記第1比較器がN個の第2比較器を含む態様2の試験測定機器。
(4)上記比較器に応答して、上記デジタル化データ内のビット・エラーを検出するエラー検出器を更に具える態様1の試験測定機器。
(5)上記エラー検出器は、上記比較器に応答して上記デジタル化データ内の上記ビット・エラーの位置を識別する態様4の試験測定機器。
(6)上記エラー検出器は、上記比較器に応答して上記デジタル化データの位置におけるビット・エラー数を検出する態様4の試験測定機器。
(7)上記エラー検出器の出力及び上記同期信号の間で選択を行う選択器を更に具えた態様4の試験測定機器。
(8)上記比較器に応答して上記入力信号の取り込みをトリガするトリガ回路を更に具えた態様1の試験測定機器。
(9)上記メモリは、上記デジタル化データを上記デジタル化基準データとして蓄積する態様1の試験測定機器。
(10)入力信号に対応するデジタル化データを受けるステップと;上記デジタル化データ内のシーケンスとデジタル化基準データのシーケンスとのマッチングを検出するステップと;このマッチングの検出に応答して同期信号を発生するステップと;上記同期信号に応答して上記デジタル化基準データを出力するステップと;この出力されたデジタル化基準データを上記デジタル化データと比較するステップとを具えた試験測定方法。
(11)上記出力デジタル化基準データと上記デジタル化データとの比較に応答して上記入力信号の取込みをトリガするステップを更に具えた態様10の方法。
(12)上記出力デジタル化基準データと上記デジタル化データとの比較に応答して上記デジタル化データ内のビット・エラーを識別するステップを更に具えた態様10の方法。
(13)上記デジタル化基準データとしてデジタル化ユーザ・データを記録するステップを更に具えた態様10の方法。
(14)上記デジタル化基準データのシーケンスとして上記デジタル化ユーザ・データの独自のシーケンスを識別するステップを更に具えた態様13の方法。
(15)上記デジタル化データと上記デジタル化基準データのシーケンスとのアライメントを検出するステップと;上記アライメントの検出に応答して、同期信号を発生するステップとを更に具えた態様10の方法。
(16)複数の比較器の出力をエラー信号として選択するステップを更に具え、上記比較器の各々が上記デジタル化基準データを上記デジタル化データと比較を行う態様14の方法。
(17)入力信号を受ける入力手段と;該入力手段に結合され、上記入力信号をデジタル化信号にデジタル化するデジタイザと;上記デジタル化信号を取り込む取込み回路と;上記入力手段に結合され、上記入力信号を符号化したデジタル化データを回復させるデータ回復回路と;上記デジタル化データ内のビット・エラーに応答して上記取込み回路の取込みをトリガするビット・エラー・トリガ回路とを具えた試験測定機器。
(18)上記ビット・エラー・トリガ回路は;上記デジタル化データからデジタル化基準データの基準シーケンスを識別するパターン検出器と;デジタル化基準データを蓄積し、上記パターン検出器に応答して上記デジタル化基準データを出力するメモリと;上記デジタル化データを上記メモリからの上記デジタル化基準データと比較する比較器とを具えた態様17の試験測定機器。
(19)上記ビット・エラー・トリガ回路は;上記比較器に結合され、上記比較器に応答して上記デジタル化データ内のビット・エラーの位置を識別するエラー検出器を具える態様18の試験測定機器。
(20)上記ビット・エラー・トリガ回路は;上記比較器の出力及び上記パターン検出器の出力の間の選択を行う選択器を更に具える態様19の試験測定機器。
12 入力手段
16 パターン検出器
18 メモリ
19 メモリ制御器
24 比較器
26 エラー検出器
27 継続時間カウンタ
30 選択器
34 トリガ回路
46 比較器
48 選択器
50 デジタル化データ
54 基準シーケンス
60 オア・ゲート
62 エラー数復号器
64 エラー位置復号器
100 試験測定機器
101 入力手段
104 デジタイザ
108 取込み回路
110 データ回復回路
114 ビット・エラー・トリガ回路
Claims (3)
- 入力信号を受け、デジタル化データを出力する入力手段と、
基準シーケンスを含むデジタル化基準データを蓄積するメモリと、
上記デジタル化データから上記基準シーケンスを検出し、それに応じて同期信号を発生するパターン検出器と、
上記メモリが上記同期信号に応答して上記デジタル化基準データを出力するように制御するメモリ制御器と、
上記メモリからの上記デジタル化基準データを上記デジタル化データと比較する比較器と
を具えた試験測定機器。 - 入力信号に対応するデジタル化データを受け、
上記デジタル化データ内のシーケンスとデジタル化基準データのシーケンスとのマッチングを検出し、
上記マッチングの検出に応答して同期信号を発生し、
上記同期信号に応答して上記デジタル化基準データを出力し、
この出力されたデジタル化基準データを上記デジタル化データと比較する
試験測定方法。 - 入力信号を受ける入力手段と、
該入力手段に結合され、上記入力信号をデジタル化信号にデジタル化するデジタイザと、
上記デジタル化信号を取り込む取込み回路と、
上記入力手段に結合され、上記入力信号を符号化したデジタル化データを回復させるデータ回復回路と、
上記デジタル化データ内のビット・エラーに応答して上記取込み回路の取込みをトリガするビット・エラー・トリガ回路と
を具えた試験測定機器。
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