CN100341284C - 数字交换系统的误码检测装置及方法 - Google Patents
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Abstract
本发明提供一种数字交换系统的误码检测装置，包括第一m序列发生器11、串并转换电路12、误码接收电路13、移位寄存器14、第二m序列发生器15、控制电路16、比较电路17和误码计数器18；误码检测装置10产生串行的m序列伪随机码，经串并转换成与交换信道宽度(一般为8bit)相同的并行数据，控制电路将此并行数据加入到不同的待检测误码的输出信道上，输出后由外部电路环回到输入信道，误码检测装置10再对环回的输入数据进行是否为伪随机码的判断。本发明所述误码检测装置及方法，可以非常灵活、方便地对大量信道进行误码检测，电路实现简单，克服了以前电路庞大复杂，算法复杂不易处理的缺点。
Description
技术领域
本发明涉及数字交换和传输系统，具体地说，涉及数字通讯中的误码发生和检测装置。
背景技术
误码检测是数字通讯中的一种常用测量手段，无论是在有线通讯还是在无线通讯中，为了确定数字交换或数字传输过程中所产生的误码，必须对数字交换和传输电路进行误码检测。
申请号为99812651.9的中国专利申请“在电信系统中为多个用户信道产生PN序列的发射机、接收机和方法”提供了一种误码的检测方法，该申请主要以时隙方式处理多个用户信道，通过使用一个PN发生器和状态存储器，发射机和接收机可以对多个用户信道进行误码测量；对应于多个信道，需要设置多个状态存储器，其中包括一个读写装置和一个定时装置，每当检测到新的信道时，先从这些状态存储器中读出最后的状态信息，而当检测到相应的信道结束时，将这个时刻在PN发生器中的状态信息存入状态存储器中，用于下一帧中同一时隙开始时初始化PN发生器，这样一个PN发生器就可以产生大量用户信道的PN序列数用于误码检测，这种方法对于用户信道规模不大，比如只有几十个信道时，其缺点和不足尚不明显，但现代的数字交换常常是几百甚至几千个用户信道，如果要为大量用户信道分别配置读写装置、定时装置和状态存储器，不仅会大大增加系统规模、成本和电路功耗，而且算法复杂，对于不同的信道，其状态存储器的初值也不相同，不适合统一处理。
发明内容
本发明所要解决的技术问题在于为大规模数字交换系统提供一种误码检测装置和方法，解决现有数字交换电路不能简单、方便地对大量用户信道测量误码的问题。
根据本发明的一个方面，提供了一种数字交换系统的误码检测装置，包括第一m序列发生器、串并转换电路、误码接收电路、移位寄存器、第二m序列发生器、控制电路、比较电路和误码计数器；
所述第一m序列发生器产生的伪随机码序列作为用户信道的数据源，输出给所述串并转换电路，经过串并转换为一个信道宽度的并行数据，经由输出信道输出；
所述误码接收电路接收来自输入信道的并行伪随机码序列，并输出给所述移位寄存器；
所述移位寄存器将并行的伪随机码序列逐位移出至所述比较电路进行比较；所述第二m序列发生器产生的伪随机码序列和第一m序列发生器产生的伪随机码序列相同，它作为所述比较电路的另一个输入；
所述比较电路，用于对两路输入进行位比较，并将比较结果输出给所述误码计数器；
所述控制电路用于控制第一m序列发生器和第二m序列发生器输出伪随机码序列的时刻；
所述误码计数器用于对误码个数进行计数，每当所述比较电路检测到其输入不同时，所述误码计数器加1。
根据本发明的另一个方面，提供了一种数字交换系统的误码检测方法，包括以下步骤：
一、初始化m序列发生器，即根据m序列发生器的结构，写入任意一个非全零的二进制数；
二、在时钟的作用下，m序列发生器产生串行数据输出；
三、当m序列发生器输出一个信道宽度的串行数据时，串并转换电路将其转化为并行伪随机码序列；
四、将待检测误码信道对应的连接存储器单元设置为误码检测模式，并把并行伪随机码序列转换成串行数据后输出；
五、外部电路将上述输出串行数据环回到待检测的输入信道；
六、将接收到的包括伪随机码序列的串行数据转换为并行数据，依信道次序存入数据存储器中；
七、误码检测装置从数据存储器中读取并行伪随机码序列，并与标准的伪随机码序列进行比较，并记录误码出现的个数。
另外，本发明还提供了一种包含上述误码检测装置的数字交换系统。
本发明所述误码检测装置及方法，可以非常灵活方便地对大量信道进行误码检测，电路实现简单，如果要检测不同交换信道的误码，只需要改写输出信道在连接存储器中对应单元的工作模式和将环回的伪随机码放入对应的输入信道位置即可，克服了以前电路庞大复杂，算法复杂不易处理的缺点；本发明中改进的m序列发生器，可以防止出现全0的情况。在本发明误码检测装置中伪随机码的输入和输出都是并行数据，不仅方便了任意信道的检测，而且在高速或超高速交换电路中，误码检测装置可以工作在大大低于数据速率的速度下，比如当数据速率为64MBit/S时，每帧有1024个信道，每信道是8Bit，为了检测交换信道的误码率，误码发生器每帧只需产生8Bit的伪随机数即可，其工作频率只需数据速率的千分之一以下，大大降低了电路的设计难度和电路成本，同时可靠性大大提高。
附图说明
图1是本发明误码检测装置的结构示意图。
图2是图1中m序列发生器的结构示意图。
图3是应用本发明误码检测装置的数字交换系统的结构示意图。
具体实施方式
下面根据附图和实施例，对本发明进行详细的描述。
如图1所示，误码检测装置10包括第一m序列发生器11、串并转换电路12、误码接收电路13、移位寄存器14、第二m序列发生器15、控制电路16、比较电路17和误码计数器18。
第一m序列发生器11产生的伪随机码序列输出到串并转换电路12中，串并转换电路12将该m序列串并转换为一个信道宽度(一般是8bit)的并行数据，以加入到待进行误码检测的输出信道中；误码接收电路13接收经过外部环回的并行m序列，并通过移位寄存器14将并行的m序列逐位移出至比较电路17中进行比较。另一方面，第二m序列发生器15产生与第一m序列发生器11相同输出的m序列，输出到比较电路17中作为标准来检测移位寄存器14输出的m序列。由于两个m序列发生器11、15在每帧只能输出一个信道宽度的伪随机码序列，因此必须有一个控制电路16来控制这两个m序列发生器11和15输出伪随机码序列的时刻，控制电路16利用帧头信号启动第一m序列发生器11和第二m序列发生器15在输出一个信道宽度的伪随机码序列后停止输出。比较电路17对移位寄存器14的输出和第二m序列发生器15的输出进行比较，比较的结果送给误码计数器18，误码计数器18对误码的个数进行计数，即每当比较电路17检测到两路输入的伪随机码不同时，误码计数器18加1。
将m序列的伪随机码加入待检测的数字交换或数字传输信道，然后判断交换或传输的数据是否为伪随机序列作为误码检测是一种简单高效的方法，m序列的伪随机数是一种貌似随机序列的确定序列，它是目前广泛应用的一种伪随机序列，m序列是由带线性反馈的移位寄存器产生的周期最长的一种二进制序列，在误码检测方面，它可以作为一种很好的随机信源。
第一m序列发生器11和第二m序列发生器15的结构相同，并按照同样的初值产生同样的伪随机码序列，分别作为用户信道数据和比较电路17的标准输入。m序列发生器一般是由一个n级线性反馈移位寄存器组成，如图2所示，它包括n个触发器、p个模2加法器和一个反相器u1，n个触发器和p个模2加法器组成线性反馈逻辑；反相器u1串接于任意两个触发器之间，用于避免m序列发生器出现全0的情况。图2中，触发器的状态用ai表示，ci表示反馈线的连接状态，其中i＝1，2，……n，j＝0，1，……，n；cj＝1表示此线连通，参与反馈逻辑运算，cj＝0表示此线断开，不参与运算；模2加法器的个数p与反馈线连接状态cj＝1的个数相同，其中j＝1，2，……，n-1。
根据线性反馈移位寄存器特征多项式的推算方法，可以得出m序列发生器的部分特征多项式如表1：
表1
| n | 特征多项式 | n | 特征多项式 |
| 2 | X2+X+1 | 12 | X12+X6+X4+X+1 |
| 3 | Xu+X+1 | 13 | X13+X4+X3+X+1 |
| 4 | X4+X+1 | 14 | X14+X10+X6+X+1 |
| 5 | X5+X2+1 | 15 | X15+X+1 |
| 6 | X6+X+1 | 16 | X16+X12+X3+X+1 |
| 7 | X7+X3+1 | 17 | X17+X3+1 |
| 8 | X8+X4+X3+X2+1 | 18 | X18+X7+1 |
| 9 | X9+X4+1 | 19 | X19+X5+X2+X+1 |
| 10 | X10+X3+1 | 20 | X20+X3+1 |
| 11 | X11+X2+1 |
综合考虑伪随机序列的周期和电路结构，本发明选用n＝15的m序列发生器，即主要由15个触发器组成的移位寄存器来实现m序列伪随机码的产生，误码产生的运算规则符合表1列出的特征多项式X15+X+1，因此C15＝C1＝C0＝1，其它反馈线的连接状态为0，即不参与模2运算，模2加法器个数是1个。在时钟的作用下，串行移位寄存器输出当前的an，各触发器的状态根据上一级触发器的状态和反馈输入数据的运算结果决定。
由于移位寄存器中各触发器出现全部为0的状态会导致m序列发生器进入始终输出为0的状态，这是不希望出现的情况，为了避免这种情况的出现，本发明的m序列发生器在触发器链路中的任意两个触发器之间串接了一个反相器u1，如图2在第2个触发器与第3个触发器之间串接了反相器u1，这样，在m序列发生器工作时，必然会有一个触发器处于非0状态。
图3给出了本发明误码检测装置应用于数字交换系统的示意图，包括误码检测装置10、多路串并转换电路20、数据存储器21、寄存器22、微处理器接口23、连接存储器24和多路并串转换电路25。
误码检测装置10输出m序列伪随机码给多路并串转换电路25，并对数据存储器21输入的m序列伪随机码进行检测，统计误码个数。多路串并转换电路20接收多路串行数据，这些数据可以是用户信道数据或者伪随机码序列，并将其转化为并行数据存到数据存储器21中。外部CPU通过微处理器接口23对寄存器22进行数据读写，寄存器22决定数字交换系统的工作方式。连接存储器24决定数据存储器21内数据的交换方向，其单元的地址与输出信道一一对应，其内容则决定输出的数据在数据存储器21中的地址。多路并串转换电路25接收来自误码检测装置10或数据存储器21或连接存储器24低位的并行数据输入，并将这些数据转换为串行数据输出。
误码检测装置10产生一系列串行的m序列伪随机码，经串并转换成与交换信道宽度(一般为8Bit)相同的并行数据，控制电路将此并行数据当作待交换的用户信道数据加入到不同的待检测误码的输出信道位置上，输出后由外部电路环回到输入信道，误码检测装置10再对环回的输入数据进行是否为伪随机码的判断。多路并串转换电路25用于输出伪随机码序列，而多路串并转换电路20则用于接收环回的伪随机码序列，并将接收的串行数据转化为并行数据，再输出到误码检测装置10的并行误码接收电路13中，经由移位寄存器14将此并行伪随机码逐位输出作为比较电路17的一路输入，比较电路17的另一路输入来自第二m序列发生器15的输出，如果比较电路17检测到两路输入不同，即出现误码，则误码计数器18的计数值就加1；如果比较电路17检测到两路输入相同，则误码计数器18的计数值就保持不变。
下面举例详细说明本发明对于数字交换中大量用户信道进行误码检测的过程。假设待测误码的输入信道为第1路的第2信道，输出信道为第3路的第4信道，外部CPU通过微处理器接口23将待检测误码信道对应的连接存储器24的单元(地址为0304H)设为误码检测模式，初始化15位移位寄存器的值为101，0101，0101，0101，则m序列产生电路11和15在每个时钟到来时右移一位，各触发器的内容如下所示：
将输出序列a的前八位(10101010)组成一个信道宽度的并行伪随机码写入待测试误码的输出信道，即放在第3路输出的第4信道上，经由多路并串转换电路25输出串行伪随机码，再经过外部环回到指定的第一路第2输入信道，由多路串并转换电路20转化为并行数据，存到数据存储器21中地址为0102H的单元，误码检测装置10从数据存储器21中地址为0102H的单元读出此并行数据，无误码时应为10101010，再将此数据写入移位寄存器14中，然后逐位输出到比较电路17，比较电路17的另一路输入则来自第二m序列发生器15，如果两路输入不相同，即交换信道产生了误码，误码计数器18加1；否则，误码计数器18保持不变。至此，一个信道的误码检测结束，接着将输出序列a的第9至第16位组成一个信道宽度的并行伪随机码序列写入待测试误码的输出信道，经输出和环回后与第二m序列发生器15输出的第9至第16位分别比较。
如果要改变检测误码的交换信道，只需要改写输出信道在连接存储器24中对应单元的工作模式和将环回的伪随机码放入对应的输入信道位置即可。
Claims (6)
1、一种数字交换系统的误码检测装置(10)，其特征在于，包括第一m序列发生器(11)、串并转换电路(12)、误码接收电路(13)、移位寄存器(14)、第二m序列发生器(15)、控制电路(16)、比较电路(17)和误码计数器(18)；
所述第一m序列发生器(11)产生的伪随机码序列作为用户信道的数据源，输出给所述串并转换电路(12)，经过串并转换为一个信道宽度的并行数据，经由输出信道输出；
所述误码接收电路(13)接收来自输入信道的并行伪随机码序列，并输出给所述移位寄存器(14)；
所述移位寄存器(14)将并行的伪随机码序列逐位移出至所述比较电路(17)进行比较；所述第二m序列发生器(15)产生的伪随机码序列和第一m序列发生器(11)产生的伪随机码序列相同，它作为所述比较电路(17)的另一个输入；
所述比较电路(17)，用于对两路输入进行位比较，并将比较结果输出给所述误码计数器(18)；
所述控制电路(16)用于控制第一m序列发生器(11)和第二m序列发生器(15)输出伪随机码序列的时刻，并利用帧头信号启动第一m序列发生器(11)和第二m序列发生器(15)在输出一个信道宽度的伪随机码序列后停止输出；
所述误码计数器(18)用于对误码个数进行计数，每当所述比较电路(17)检测到其两路输入不同时，所述误码计数器(18)加1。
2、根据权利要求1所述的误码检测装置(10)，其特征在于，所述第一m序列发生器(11)与所述第二m序列发生器(15)的结构相同，并按照同样的初值产生同样的伪随机码序列，分别作为用户信道数据和所述比较电路(17)的标准输入。
3、根据权利要求1或2所述的误码检测装置(10)，其特征在于，所述第一m序列发生器(11)和第二m序列发生器(15)均是由一个n级线性反馈移位寄存器组成，包括n个触发器、p个模2加法器和一个反相器；所述n个触发器和所述p个模2加法器组成线性反馈逻辑；所述反相器串接于任意两个触发器之间，用于避免所述m序列发生器(11、15)出现全0的情况；所述模2加法器的个数p与反馈线连接状态Cj＝1的个数相同，其中j＝1，2，……，n-1。
4、根据权利要求3所述的误码检测装置(10)，其特征在于，所述触发器的个数n＝15，所述模2加法器的个数p＝1。
5、一种数字交换系统的误码检测方法，其特征在于，包括以下步骤：
一、初始化m序列发生器，即根据m序列发生器的结构，写入任意一个非全零的二进制数；
二、在时钟的作用下，m序列发生器产生串行数据输出；
三、当m序列发生器输出一个信道宽度的串行数据时，串并转换电路将其转化为并行伪随机码序列；
四、将待检测误码信道对应的连接存储器单元设置为误码检测模式，并把并行伪随机码序列转换成串行数据后输出；
五、外部电路将上述输出串行数据环回到待检测的输入信道；
六、将接收到的包括伪随机码序列的串行数据转换为并行数据，依信道次序存入数据存储器中；
七、误码检测装置从数据存储器中读取并行伪随机码序列，并与标准的伪随机码序列进行比较，并记录误码出现的个数。
6、一种数字交换系统，包括多路串并转换电路(20)、数据存储器(21)、寄存器(22)、微处理器接口(23)、连接存储器(24)和多路并串转换电路(25)，其特征在于，还包括如权利要求1所述的误码检测装置(10)；
所述误码检测装置(10)输出m序列伪随机码给所述多路并串转换电路(25)，并对所述数据存储器(21)输入的m序列伪随机码进行检测，统计误码个数；所述多路串并转换电路(20)接收多路串行数据，并将其转化为并行数据存到数据存储器(21)中；外部CPU通过所述微处理器接口(23)对所述寄存器(22)进行数据读写，所述寄存器(22)决定数字交换系统的工作方式；所述连接存储器(24)决定所述数据存储器(21)内数据的交换方向，其单元的地址与输出信道一一对应，其内容则决定输出的数据在所述数据存储器(21)中的地址；所述多路并串转换电路(25)接收来自所述误码检测装置(10)或所述数据存储器(21)或所述连接存储器(24)低位的并行数据输入，并将这些数据转换为串行数据输出。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071003 Termination date: 20131202 |