CN1150457C - 连环交错器/解交错器中的存储器地址发生器 - Google Patents

连环交错器/解交错器中的存储器地址发生器 Download PDF

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Abstract

用于纠正通信系统数据传输中所发生错误的连环交错器/解交错器中的存储器地址发生器包括：第一计数装置，对代表存储器中一行位置的第一变量y记数；第二计数装置，对代表存储器中一列位置的第二变量z记数；第三计数装置，对代表存储器地址的位置的第三变量x记数；偏移值发生装置，根据第一变量产生其偏移值；第一加法装置，将第二变量和第三变量相加；第二加法装置，将上述相加值和第三变量的偏移值相加，并输出存储器地址。

Description

连环交错器/解交错器中 的存储器地址发生器
技术领域
本发明涉及一种用于纠正通信系统的数据传输中所发生的错误的连环交错器/解交错器(convolutional interleaver/deinterleaver)，特别涉及一种用于连环交错器/解交错器中的存储器地址发生器。
背景技术
一般地，为了纠正通信系统的数据传输中发生的突然错误，该系统中的编码部分装有交错器，解码部分装有解交错器。交错器和解交错器分别把一个数据延迟一段预定的长度，然后利用存储设备把调整了数据次序的数据输出。
图1是说明这种交错器/解交错器的原理图。参见图1，交错器包括“K”行(K＝12)，而单元(unit cell)10是一个在行方向有“I”个地址的存储器。交错器中的第一行包括“0”个单元，第二行包括“1”个单元，最后一行包括“11”个单元。即，第K行包括“K-1”个单元(图1中，K＝12)。为了对上面提到的交错器中的已交错的数据解码，解交错器也包括“K”行。解交错器中的第一行包括“K-1”个单元，第二行包括“K-2”个单元，最后一行包括“0”个单元。因此，已解交错的数据与交错前的数据有相同的次序，这是因为每行有相同的延迟时间。就交错和解交错过程而言，通信过程中相邻数据是用某种延迟来传送数据的。
上面提到的交错器/解交错器是用存储器来实现的。图2是说明交错器/解交错器中的普通的存储器地址发生器的方框图。参见图2，这种普通的存储器地址发生器包括多个为每行产生一个存储器地址的计数器和一个用于响应于一个指针而选择从每一个计数器中输出的存储器地址的多路转换器。每行的计数器分别输出并产生存储器地址。多路转换器接收从每个计数器中输出的存储器地址，并响应于指针而选择一个存储器地址。即，这个被选出的存储器地址就是连环交错器/解交错器的存储器地址。
上面提到的普通交错器/解交错器中的存储器地址发生器必须具有一个有多入口的多路转换器和多个用于产生每行的存储器地址的计数器。因此，上面提到的存储器地址发生器有大量的归因于众多计数器的门电路和一条由多路转换器引起长的判别通道(critical path)。
发明内容
因此，本发明的目的是提供一种能够减少连环交错器/解交错器中的芯片尺寸和判别通道的存储器地址发生器。
根据本发明，公开了一种存储器地址发生器，包括：第一计数装置，用于响应于一个时钟信号而对第一个变量y记数，变量y代表连环交错器/解交错器中一个存储器中的所有行中的一行的位置；第二计数装置，用于对第二个变量z计数，其响应于从所述第一计数装置输出的第一个变量y而对第二个变量z记数，该变量z代表连环交错器/解交错器中的存储器中所有列中的一列的位置；第三计数装置，用于对第三个变量x记数，其响应于从所述第一计数装置输出的第一个变量y而对第三个变量x记数，该变量x代表具有多个存储器地址的存储器单元中的存储器地址的位置；偏移值发生装置，用于响应于第一个变量而产生该第一个变量的偏移值；第一加法装置，用于把从第二计数装置中输出的第二个变量和从第三计数装置中输出的第三个变量相加；和第二加法装置，用于把从第一加法装置输出的相加值和从偏移值发生装置输出的第一个变量的偏移值相加，并输出连环交错器/解交错器的存储器地址。其中，所述第二计数装置把所述第二个变量值增加了所述存储器单元中的存储器地址的个数。
在本发明的存储器地址发生器中，所述偏移值发生装置包括：减法装置，用于从“存储器中的所有列的数目+1”中减去第一个变量y值；乘法装置，用于把存储器单元中所包括的存储器地址的数目乘以所述相减后的值；以及，第三加法装置，用于把“第一个变量-1”的偏移量和所述相乘后的值相加，并输出第一个变量的偏移值。
附图说明
通过下面结合附图对实施例的说明，本发明的另外一些目的和方面将变得更明白。
图1是说明交错器/解交错器的原理图；
图2是说明交错器/解交错器中产生存储器地址的普通设备的方框图；
图3是说明按照本发明的解交错器的存储器地址图的示意图；
图4是说明按照本发明的用于产生解交错器中的存储器地址的设备的方框图；
图5是说明依照y值而定偏移量(y)的示意图；
图6是说明按照本发明的地址产生的示意图。
具体实施方式
下面将结合附图详细说明本发明。因为交错器中存储器地址发生器的结构与解交错器中的相似，所以下面对按照本发明的优选实施例的说明仅限于解交错器。
图3是说明按照本发明的解交错器的存储器地址图的示意图。参见图3，在解交错器的存储器地址图中，I被定义为“17”，K被定义为“12”。为了在每个周期中产生存储器地址，存储器地址被定义为变量x、y和z。变量y被定义为代表“12”行中其中一行的位置，每个周期中，它的值从“0”到“11”重复循环。即，A行的y值是“0”，B行的y值是“1”，而L行的y值是“11”。同样，变量x被定义为代表在行方向有“17”个地址的单元10中的存储器地址的位置。即，这个变量的值是“0”到“16”之间的一值。并且每行分别有从“0”到“11”的不同的单元数目，变量z被定义为代表所有列中其中一列的位置。即，A行的z值是“0”与“11”之间的一值，B行的z值是“0”与“10”之间的一值，K行的z值是“0”与“1”之间的值，而L行的z值总是为“0”。因此，z值取决于y值。本发明利用x、y和z的值来产生解交错器的存储器地址。
参见图3，解交错器的存储器地址图中的指针按顺序重复地指向A、B、C、…、J、K、L(y值)。即，首先，指针按这样的次序(A、B、C、…、J、K、L)指向存储器地址，该次序比如为A行的第一个单元的第一个存储器地址、B行的第一个单元的第一个存储器地址、C行的第一个单元的第一个存储器地址。然后，按这样的次序(A、B、C、…、J、K、L)指向存储器地址，该次序比如为A行的第一个单元的第二个存储器地址、B行的第一个单元的第二个存储器地址、C行的第一个单元的第二个存储器地址。重复地，用同样的次序指向存储器地址。在指向并读取K行的最后一个存储器地址后，指向A行的第二个单元的第一个存储器地址，并重复地按同样的次序进行指向。并且，在指向并读取A行的最后一个单元的最后一个存储器地址后，就重新指向A行的第一个单元的第一个存储器地址，并按上面的次序重复指向。因此，这种解交错器具有按以上次序被指向的存储器地址。
为了产生解交错器的存储器地址，本发明从每行的y值产生一个偏移量，同时把一基础地址和该偏移量加到x值上来产生每个存储器地址。因为每行的存储器地址都增加一个常值长度(本发明中是“17”)，所以，这里每个单元的存储器地址的位置被表示为x轴，而每行中每个单元的位置被表示为z轴。
所以，本发明按下面的公式来产生存储器地址：
地址＝偏移量(y)+x+17×z
偏移量(y)＝(12-y)×17+偏移量(y-1)，偏移量(0)＝0
即，y值是重复地并循环地从“0”到“11”变化，当y值循环变化一次时，x值就增加“1”。这时，x值的初始值是“0”，并且x值从“16”跟着变到“0”。当每行的x值循环地从“16”变到“0”时，z值独立地增加“1”，并且达到最大值后又回到“0”。同样，经过L行没有产生延迟。所以，L行的存储器地址不用考虑也必须不被写到存储器里。
图4是说明按照本发明的解交错器中的存储器地址发生器的方框图。存储器地址发生器包括：多个计数器20、30和60；偏移值寄存器40；偏移值发生单元50；两个加法器70和80。计数器60响应于一个时钟信号而对变量y值记数，计数器20和计数器30分别对变量z和x记数，以响应于计数器60输出的y值。响应于指针，分别将x值输出到计数器20，将y值输出到计数器20和30以及偏移值发生单元50。同样，响应于指针，z值被输出到加法器70。特别地，为了计数，z值被增加“17”。偏移值发生单元50接收从计数器60输出的y值，并产生y值的偏移量(偏移量(y))。偏移值寄存器40存储从偏移值发生单元50输出的偏移量(y)。加法器70把从计数器20输出的z值和从计数器30输出的x值相加。加法器80把从偏移值寄存器40输出的偏移量(y)和从加法器70输出的相加值相加，并输出交错器或解交错器的存储器地址。参见图4，偏移量(y)和x值由y值控制，而z值的记数响应于y值和x值。例如，如果要产生C行中第5个单元11(图3)的第4个存储器地址，必须，通过指针分别从计数器20、30和40中输出z＝4、x＝3和y＝2。并且，依据上面的公式，偏移量发生单元50产生偏移量(2)，并输出这个偏移量(2)＝“357”，所以，通过两个加法器70和80输出存储器地址为“428”。
图5说明为了产生存储器地址，偏移量(y)依照y值而定。而图6说明按照本发明的x值、y值、z值、偏移量(y)和存储器地址。参见图5和图6，当x＝15、z＝1和偏移量(y)＝187时，解交错器的存储器地址是“203”。
如上所述的本发明能够有效地减小芯片尺寸。
那就是说，表1比较了在同样条件下，普通的存储器地址发生器中的门电路数目和本发明的使用了SYNOPSYS公司的逻辑综合工具的存储器地址发生器中的门电路数目。正如表1所示，与普通的存储器地址发生器相比，本发明实现了更少的门电路数目。表1的一项(unit)是NAND(与非)门的数目。
<表1>
                    门数                      门数
             (普通的地址发生器)         (本发明的地址发生器)
存储器设备         719                         427
非存储器设备       1069                        472
总数               1788                        899
另外，本发明减少了一个判别通道，因为本发明中不需要有多入口的多路转换器。
尽管为了说明的目的公开了本发明的最佳实施例，但那些本领域的技术人员将懂得：在没有脱离后附的权利要求书所披露的本发明的范围和精神的情况下，对其进行各种改进、补充和替换是可能的。

Claims (3)

1.一种用于连环交错器/解交错器中的存储器地址发生器，它用于纠正通信系统的数据传输中所发生的错误，该地址发生器包括：
第一计数装置，用于响应于一个时钟信号而对第一个变量y记数，变量y代表连环交错器/解交错器中一个存储器中所有行中其中一行的位置；
第二计数装置，用于对第二个变量z记数，其响应于从所述第一计数装置输出的第一个变量y而对第二个变量z记数，该变量z代表连环交错器/解交错器中的存储器中所有列中其中一列的位置；
第三计数装置，用于对第三个变量x记数，其响应于从所述第一计数装置输出的第一个变量y而对第三个变量x记数，该变量x代表具有多个存储器地址的存储器单元中的存储器地址的位置；
偏移值发生装置，用于响应第一个变量而产生该第一个变量的偏移值，其包括：减法装置，用于从“存储器中的所有列的数目+1”中减去第一个变量y值，乘法装置，用于把存储器单元中所包括的存储器地址的数目乘以所述相减后的值，以及第三加法装置，用于把“第一个变量-1”的偏移量和所述相乘后的值相加，并输出第一个变量的偏移值；
第一加法装置，用于将从第二计数装置中输出的第二个变量与从第三计数装置中输出的第三个变量相加；和，
第二加法装置，用于将从第一加法装置输出的相加值与从偏移值发生装置输出的第一个变量的偏移值相加，并输出连环交错器/解交错器的存储器地址。
2.根据权利要求1所述的存储器地址发生器，其中，所述第二计数装置把所述第二个变量值增加了所述存储器单元中的存储器地址的个数。
3.根据权利要求1所述的存储器地址发生器，其中，所述第二计数装置响应于从所述第三计数装置中输出的第三个变量而对第二个变量进行计数。
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