CN1122473A - 具有错误检测与纠正器件的fifo缓存系统 - Google Patents

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Abstract

一种新颖的FIFO缓存系统，具有用于有效地检测与纠正其中的错误的一个错误检测与纠正器件。该系统包括并行配置的M个数据存储器块，用于暂存N位输入数字数据及生成包含表示其满与空状态的满标志与空标志信号的存储状态信号；一个错误检测器，响应该存储状态信号，用于生成表示出现在满标志信号与空标志信号中的错误的满错误信号与空错误信号；以及一个纠错器，响应该满错误与空错误信号，用于生成纠正出现在对应的数据存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。

Description

具有错误检测与纠正器件的 FIFO缓存系统
本发明涉及一种先进先出(FIFO)缓存系统；尤其是涉及一种能够检测与纠正其中的错误的一种改进的FIFO缓存系统。
众所周知，FIFO缓存系统广泛地使用在各种电子/电器应用中。传统的FIFO缓存系统设置有至少一个FIFO缓冲存储器，并且适用于暂时存储传输的输入数字数据，例如以具有变化的或较高的位速率的不连续位流方式传输并可以转换成具有较低的恒定位速率的连续位流的数字数据。
FIFO缓冲存储器通常用一种半导体集成电路实现，并由于有限的硬件容量而只能存储具有固定的位宽度的输入数字数据。因此，为了处理比一个FIFO缓冲存储器的位宽度大的输入数字数据，FIFO缓存系统通常采用多个FIFO缓冲存储器，而每一个缓冲存储器则拥有固定的位宽度的输入总线。在这一情况中，为了使FIFO缓冲存储器能够同时处理分开的输入数字数据，FIFO缓冲存储器是配置成并行方式的。
众所周知，这样一种配置要求分开的输入数字数据同时或同步地存入(或写入)并行的FIFO缓冲存储器中，并且以相同的方式从其中输出(或读出)以便生成与输入的数字数据完全相同的输出数字数据。
然而有时由于在一个读或写控制信号中出现诸如假信号或尖峰脉冲等噪声，而在FIFO缓冲存储器的读或写操作中出现异步，从而引发错误的输出数字数据。
因此，本发明的一个主要目的为提供一种能够有效地检测与纠正可能出现在缓存系统中的错误的改进的FIFO缓存系统。
按照本发明，提供了一种能够存储N位输入数字数据以生成具有恒定的位速率的N位输出数字数据的FIFO缓存系统，N为M的一个倍数而M则为一个正整数，该系统包括：并行配置的M个数据存储装置，用于暂存N位输入数字数据及同步地生成N位输出数字数据，各所述数据存储装置同步地存储(N/M)位输入数字数据并包括二或二个以上级联的FIFO缓冲存储器，用于顺序地存储该(N/M)位输入数字数据，并且各FIFO缓冲存储器生成存储状态信号，其中包含一个满标志及一个空标志信号，分别表示其满与空状态；错误检测装置，对这些存储状态信号作出响应，用于生成分别表示在满标志信号与空标志信号中出现的错误的满错误信号与空错误信号；以及错误纠正装置，对满错误与空错误信号作出响应，用于生成分别纠正出现在与满错误及空错误信号相对应的数字存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。
从下面结合附图所作的较佳实施例的描述中，本发明的上述与其它目的以及特征将是显而易见的，附图中：
图1示出按照本发明的具有一个错误检测器及一个错误纠正单元的新型FIFO缓存系统的示意图；
图2描绘图1中所示的错误检测器的详细方框图；
图3示出图1中所示的错误纠正单元的详细方框图；及
图4A至4E提供从图1中所示的各元件生成的定时图。
参见图1，其中示出了按照本发明的具有一个错误检测器40及一个错误纠正单元50的一个创造性FIFO缓存系统100。
该FIFO缓存系统100包括第一与第二外部总线10与70、第一与第二数据存储器模块20A与20B、错误检测器40与错误纠正单元50。
在该FIFO缓存系统100中，适用于并行传送N(例如16)位输入数字数据(例如ID1至ID16)的第一外部总线10是与内部输入总线10A与10B耦合的。同样示范性地示出的以并行方式传送16位输出数字数据(即OD1至OD16)的第二外部总线70是与内部输出总线70A与70B相连的。
按照本发明的一个较佳实施例，第一与第二数据存储器模块20A与20B各包含L个(例如4个)以级联方式耦合的传统FIFO缓冲存储器，即各该数据存储器模块包含顺序地执行读或写操作的4个级联的FIFO缓存器。
需要指出的是，各数据存储器模块中所包括的FIFO缓存器的数目是根据各该FIFO缓存器的存储容量及输入与输出数字数据之间的位速率差确定的。
如图1中所示，耦合在各FIFO缓存器21A至24A与21B至24B的输入级上的内部输入总线10A与10B分别以并行方式传送N/2(例如8)位输入数字数据，例如(ID1—ID8)与(ID9—ID16)，其中N为一个正整数。内部输出总线70A与70B的功能除了各该内部输出总线是连接到各该FIFO缓存器的输出级之外，基本上与内部输入总线10A与10B的功能相同。
在内部输入总线10A与10B上的各分开的8位输入数字数据，即(ID1—ID8)与(ID9—ID16)，加到第一与第二数据存储器模块20A与20B上，各模块同时执行8位输入数字数据的写操作。以相同的方式，同时从各该数据存储器模块中读取各8位输出数字数据，即(OD1—OD8)与(OD9—OD16)。
各该FIFO缓存器向一个FIFO缓存器控制器(末示出)与错误检测器40提供一个诸如分别指明该缓存器是否为满的或空的的一个满标志或空标志信号(例如FF1A或EF1A)的缓存器状态信号。FIFO缓存器控制器分别响应来自模块20A与20B的满标志信号确定用于控制第一与第二数据存储器模块20A与20B的写操作的WRITE1与WRITE2控制信号；以及响应来自模块20A与20B的空标志信号，分别确定用于控制第一与第二数据存储器模块20A与20B的读操作的READ1与READ2控制信号；并将它们提供给FIFO缓存器、错误检测器40与错误纠正单元50。需要指出的是，即使将用于控制数据存储器模块20A与20B的写控制信号分别称作WRITE1与WRITE2控制信号，但它们是完全相同的；并且对于READ1与READ2控制信号也是一样。
具体地说，在内部输入总线10A与10B上的各分开的8位输入数字信号(即ID1—ID8)与(ID9—ID16)是分别响应FIFO缓存器控制器发布的WRITE1与WRITE2控制信号，同时分别写入级联的FIFO缓存器21A与21B中的。一旦填满了第一级联的FIFO缓存器21A与21B，写操作便转移到第二级联的FIFO缓存器22A与22B。对于后面的级联FIFO缓存器顺序地重复这一过程。
读操作以与写操作相同的方式进行。即作为8位输出数据从第一级联的FIFO缓存器中同时读出存储在数据存储器模块中的分开的8位输入数字数据，并且顺序地通过后面的那些级联FIFO缓存器。然后，在第二外部总线70上组合各内部输出总线70A与70B上的各8位输出数据，借此生成具有恒定位速率的连续位流形式的16位输出数据。
需要指出的是，写操作是在完全空的FIFO缓存器上进行的，而读操作则是在完全填满的FIFO缓存器上执行的。因此，如果写或读操作不是同步地在第i个级联的FIFO缓存器(i＝1，2，3，4)上进行，则来自第i个级联的FIFO缓存器的空标志或满标志信号将不相同，这表示FIFO缓存系统100的一次错误操作。
与此同时，错误检测器40通过将来自第i个级联的FIFO缓存器中每一个的满标志信号与空标志信号与来自FIFO缓存器控制器的一个写控制信号(即WRITE1或WRITE2)或读控制信号(即READ1或READ2)分别进行比较，而生成表示各种错误的满与空错误信号FERRORS与EERRORS。错误检测器40的细节将参照图2加以描述。
生成的满与空错误信号送到错误纠正单元50，后者响应满错误信号与写控制信号以生成满错误纠正信号FCORRS，并响应空错误信号与读控制信号以生成空错误纠正信号ECORRS。错误纠正单元50的细节将在下面参照图3加以描述。
参见图2，其中示出了图1中所示的错误检测器40的详细方框图。该错误检测器40包括第一与第二错误检测电路41与42，其中第一与第二错误检测电路分别包含多个计数器，例如41A至41D及42A至42D。
输入到第一与第二错误检测电路41与42中的各计数器中的为满标志信号与一个写控制信号(例如WRITE1)，或者空标志信号与一个读控制信号(例如READ1)。例如，对计数器41A的输入为第一级联FIFO缓存器21A与21B提供的满标志信号FF1A与FF1B，以及由FIFO缓存器控制器提供的WRITE1控制信号；而对计数器42C的输入为第三级联FIFO缓存器23A与23B提供的空标志信号EF3A与EF3B以及FIFO缓存器控制器提供的READ1控制信号，等等。
如果对计数器的输入相同，则各计数器生成作为满或空错误信号的一个计数值0。即如果对计数器的两个输入同步出现(例如EF3A与EF3B同时出现)则各该计数器的输出将为计数值0。如果对其两个输入不同步出现，则各该计数器通过使用WRITE1与READ1控制信号作为一个时钟信号提供某一非0计数值。换言之，计数值可根据满或空标志信号之间的时钟周期确定。
例如，如果满标志信号FF1B的发生比满标志信号FF1A的发生提前了两个时钟周期，则计数器41A将生成一个计数值2作为满错误信号FERRORS；并且类似地，如果空标志信号EF3B的发生比空标志信号EF3A的发生提前了2个时钟周期，则计数器42C将生成一个计数值2作为空错误信号EERRORS，如图4A至4D中所示。
此外，各该计数器(例如计数器41A或42C)向错误纠正单元50提供一个指明在其中包含上一次填满或清空的FIFO缓存器的数据存储器模块(例如20A)的指定信号，诸如一个满指定信号FDES或一个空指定信号EDES。
参见图3，其中示出了图1中所示的错误纠正单元50的详细方框图。该错误纠正单元50包括一个脉冲发生器51及一个纠错器54。该脉冲发生器51包含第一与第二脉冲发生器件52与53，其中第一与第二脉冲发生器件分别包含4个传统的脉冲发生电路52A至52D及53A至53D。
各该脉冲发生电路52A至52D及53A至53D接收图2中所示的各计数器41A至41D及42A至42D提供的满或空错误信号FERRORS或EERRORS，并生成一个具有与输入到其中的计数值相对应的脉冲数的一个脉冲信号。例如，如果脉冲发生电路52A接收到其对应的计数器41A提供的计数值2，则它生成包含两个脉冲的一个脉冲信号。在本发明的一个较佳实施例中，脉冲宽度是充分地小的，以使脉冲发生电路能在半个时钟周期中提供所需数目的脉冲。
将生成的各脉冲信号加到在纠错器54上。纠错器54包含第一与第二纠错器件55与56，其中第一与第二纠错器件分别包含四个纠错电路55A至55D及56A至56D。各该纠错电路接收来自各脉冲发生电路的一个脉冲信号及来自图2中所示的一个对应的计数器的满或空指定信号FDES或EDES；并将所接收的脉冲信号作为满或空错误纠正信号(即FCORRS或ECORRS)提供给其中包含上一次填满或清空的FIFO缓存器的一个数据存储器模块，借此纠正由一次异步写或读操作引发的错误数据存储状态。
参见图4A至4E，下面描述图1中所示的错误检测器40与错误纠正单元50所进行的操作的细节。如图4A与4B中所示，各该写与读控制信号由一序列逻辑低/高电平构成；并且假定写与读操作是在逻辑高电平(例如a1至a8与b1至b8)上执行的。需要指出的是，写与读控制信号不是从实际尺度画出的。即，为了简化起见，即使在图4A与4B中以相同的尺度画出了写与读控制信号，写控制信号的逻辑高电平的实际频率是大于读控制信号的，这一点可以从输入到该系统中的输入数字数据的位速率高于从该系统输出的数字数据的位速率这一事实推论得出。
如果在第i个缓存器(例如21A与21B)上的写操作期间，在WRITE2控制信号的一个逻辑低电平中(例如图4B中所示的逻辑高电平b1与b2之间)出现了逻辑高电平噪声(例如b1’与b1”)，并且如果在逻辑高电平b2下FIFO缓存器21B完全被填满了，则FIFO缓存器21B在图4D中所示的瞬间109上生成逻辑高电平的满标志信号FF1B，并且在后面的FIFO缓存器22B上继续地执行写操作。与此同时，FIFO缓存器21A在WRITE1控制信号的逻辑高电平a3与a4下进行写操作，并在出现a4时被完全填满，并借此在时间112上生成逻辑高电平的满标志信号FF1A，如图4C中所示，该信号从满标志信号FF1B的发生起延迟了两个时钟周期。在满标志信号FF1A出现的时间112，已经从逻辑高电平b3与b3在FIFO缓存器22B的前两个存储区中存储了两组输入数字数据。需要指出的是，b1’与b1”在FIFO缓存器21A上写入了两组错误的数据，并且从N/2位输入数字数据中的各对并末存储在数据存储器模块20A与20B的相同存储区上的意义上说，在出现b1’之后，在数据存储器模块20A与20B上的写操作变成异步的了。在这一场合中，在出现b1’后存储的输入数字数据不能在读操作中同步地读出。换言之，读操作不能重构原始输入数字数据，并且从出现b1’后存储的输入数字数据生成的输出数字数据成为全部错误的。
因此，按照本发明，图1中所示的错误检测器40采用写控制信号作为基准的计数时钟周期；并生成计数值(在本例中为2)作为满错误信号FERRORS及指明数据存储器模块20A的满指定信号FDES。此后，响应该满错误信号FERRORS，包含在错误纠正单元50中的脉冲发生电路52A生成如图4E中所示的持续一段图4A中所示的逻辑高电平a4与a5之间的一个逻辑低电平时间113的包含脉冲a1’与a1”的脉冲信号。接着，响应来自错误检测器40的满指定信号FDES，纠错电路55A将来自脉冲发生电路52A的脉冲信号作为满纠正信号FCORRS提供给数据存储器模块20A。通过在WRITE1与WRITE2控制信号中的逻辑高电平a5与b5出现之前将满纠正信号FCORRS加到数据存储器模块20A上，在FIFO缓存器22A的前两个存储区中存储了两组数据，例如具有全部零值的数据。由于在逻辑高电平b3与b4下已将两组输入数字数据存储在FIFO缓存器22B的前两个存储区中，随后的输入数字数据便能响应WRITE1与WRITE2控制信号存储在FIFO缓存器22A与22B中的完全相同的存储区中，从而使一次同步的读操作能够在其上执行。
纠正由一次错误的读操作引起的错误也是以类似的方式进行的。例如，如图4B中所示，如果在FIFO缓存器23B上的读操作期间引发了噪声b1’与b1”，从FIFO缓存器23B发生空标志信号EF3B比从FIFO缓存器23A发生空标志信号EF3A提前两个时钟周期；并且在b1’出现后所读取的输出数字数据成为全部是错的。响应EF3A、EF3B与读控制信号，包含在错误检测器40中的计数器42C生成具有计数值2的空错误信号EERRORS及表示数据存储器模块20A的错误指定信号EDES。包含在错误纠正单元50中的脉冲发生电路53C响应该空错误信号EERRORS在图4A与4B中所示的逻辑低电平的持续时间113内生成具有如图4E中所示的脉冲a1’与a1”的脉冲信号。纠错电路56C响应来自计数器42C的错误指定信号EDES，将来自脉冲发生电路53C的脉冲信号的作为纠错信号的ECORRS提供给数据存储器模块20A。由于在READ2控制信号的逻辑高电平b3与b4下已经读取了存储在FIFO缓存器24A的前两个存储区中的输入数字数据，并且在发生逻辑高电平a5之前己由脉冲a1’与a1”读取了存储在FIFO缓存器24A的前两个存储区中的输入数字数据，数据存储器模块20A与20B上的随后的读操作便能同时执行而不会对输出数字数据产生错误。
为了简化，虽然本发明的较佳实施例是参照两个数据存储器模块描述的，应能理解，为了容纳比上述输入数字数据更大的位宽度的输入数字数据，可以采用两个以上的数据存储器模块。
虽然已经参照特定的实施例示出与描述了本发明，但是对于熟悉本技术的人员而言，显而易见可以作出许多改变与修正而仍不脱离所附的权利要求书中所定义的本发明的精神与范围。

Claims (2)

1、一种能够存储N位输入数字数据的FIFO缓存系统，用于产生具有恒定的位速率的N位输出数字数据，N为M的一个倍数而M则为一个正整数，该系统包括：
并行配置的M个数据存储装置，用于同步暂存N位输入数字数据与生成N位输出数字数据，各所述数据存储装置同步地存储(N/M)位输入数字数据，并包括两个或两个以上的级联的FIFO缓冲存储器用于顺序地存储该(N/M)位输入数字数据，并且各FIFO缓冲存储器生成包含分别表示其满与空状态的一个满标志与一个空标志信号的存储状态信号；
错误检测装置，响应该存储状态信号，用于生成分别表示出现在满标志信号与空标志信号中的错误的满错误信号与空错误信号；以及
错误纠正装置，响应该满错误和空错误信号，用于生成分别纠正出现在与满错误与空错误信号相对应的数据存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。
2、权利要求1中所述的系统，其中所述错误纠正装置包括：
脉冲发生装置，响应满错误与空错误信号，用于生成分别具有与该满错误信号与该空错误信号相对应的脉冲数目的第一与第二脉冲信号；
第一错误纠正装置，响应该第一脉冲信号，用于生成纠正出现在与满错误信号相对应的数据存储装置中的错误存储状态的满错误纠正信号；以及
第二错误纠正装置，响应该第二脉冲信号，用于生成纠正出现在与空错误信号相对应的数据存储装置中的错误存储状态的空错误纠正信号。
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