KR950016014A - 광폭의 데이터전송장치에 있어서 에러검출 및 정정회로 - Google Patents

광폭의 데이터전송장치에 있어서 에러검출 및 정정회로 Download PDF

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Abstract

본 광폭의 데이터전송장치에서의 에러검출 및 정정회로는 선입선출버퍼수단의 플래그(Flag)신호를 이용하여 에러를 검출하고 정정하여 올바른 데이터전송이 이루어지도록 하기 위한 것이다. 이를 본 장치는 적어도 2개 이상의 선입선출버퍼수단을 병렬로 접속한 선입선출버퍼수단; 선입선출버퍼수단의 전표시비트 또는 빈표시비트 신호들간을 비교하여 에러를 검출하고, 에러발생시 전표시비트 또는 빈표시비트 신호들의 발생시점을 기준으로 에러발생 정도를 검출하기 위한 에러 검출기; 소정의 주기로 선입선출버퍼수단의 기록 또는 읽기 제어신호를 발생하기 위한 클럭발생기; 및 에러검출기에서 출력되는 전표시비트 또는 빈표시비트 신호들에 대한 에러검출신호에 의하여 재차 에러발생여부를 검출하고, 검출결과신호와 에러검출기에서 검출된 에러발생정도에 따라 발생되는 소정의 펄스신호 및 클럭발생기에서 출력되는 기록 또는 읽기--제어신호에 의하여 선입선출버퍼수단의 기록 또는 읽기를 제어하는 신호를 출력하여 에러를 정정하기 위한 에러정정기를 포함하도록 구성된다.

Description

광폭의 데이터전송장치에 있어서 에러검출 및 정정회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 에러검출 및 정정회로를 구비한 데이터전송장치도.
제 3 도는 제 2 도에 도시된 에러검출기에 대한 상세한 회로도.
제 4 도는 제 2 도에 도시된 에러정정기에 대한 상세한 회로도.

Claims (8)

  1. 인가되는 광폭의 데이터를 일정한 속도로 전송하기 위한 데이터 전송시스템의 전송되는 데이터의 에러를검출하고 정정하기 위한 회로에 있어서; 적어도 2개 이상의 선입선출버퍼수단을 병렬로 접속하여 데이터를 전송하기 위한 선입선출버퍼수단; 상기 선입선출버퍼수단의 기록 또는 판독상태(또는 빈상태 또는 채워진 상태)를나타내는 전표시비트 또는 빈표시비트 신호들간을 비교하여 에러를 검출하고, 에러발생시 상기 전표시비트 또는빈표시비트 신호들의 발생시점을 기준으로 에러발생정도를 검출하기 위한 에러 검출기; 소정의 주기로 상기 선입선출버퍼수단의 기록 또는 읽기제어신호를 발생하기 위한 클럭발생기; 및 상기 에러검출기에서 출력되는 전표시비트 또는 빈표시비트 신호들에 대한 에러검출신호에 의하여 재차 에러발생여부를 검출하고, 검출결과신호와상기 에러검출기에서 검출된 에러발생정도에 따라 발생되는 소정의 펄스신호 및 클럭발생기에서 출력되는 기록또는 읽기제어신호에 의하여 상기 선입선출버퍼수단의 기록 또는 읽기를 제어하는 신호를 출력하여 에러를 정정하기 위한 에러정정기를 포함함을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  2. 제 1 항에 있어서, 상기 선입선출버퍼수단은 적어도 2개 이상의 선입선출버퍼를 직렬접속하여 구성함을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  3. 제 2 항에 있어서, 상기 에러검출기는 상기 병렬접속된 선입선출버퍼수단간에 대응되는 순번의 상기 선입선출버퍼에서 출력되는 상기 전표시 비트 또는 빈표시비트에 대하여 전표시 비트는 전표시비트신호끼리 빈표시비트는 빈표시비트신호끼리 발생되는 시점에 따라 에러발생여부를 검출하여 전표시비트신호와 빈표시비트신호에 대하여 별도의 에러검출신호를 출력하기 위한 제 1 에러검출수단, 상기 제 1 에러검출수단으로 인가되는 상기 선입선출버퍼수단중 어느 하나의 선입선출버퍼수단에서 출력되는 상기 전표시 비트 또는 빈표시비트신호를 스타트 신호로 하고 다른 선입선출버퍼수단에서 출력되는 상기 전표시 비트 또는 빈표시비트신호를 클리어신호로 하여 에러발생정도를 검출하기 위한 에러발생정도 검출수단으로 이루어짐을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  4. 제 3 항에 있어서, 상기 제 1 에러검출수단은 상기 선입선출버퍼수단들에서 출력되어 서로 비교대상이되는 상기 전표시 비트신호 또는 빈표시비트신호의 논리상태를 배타논리합하여 에러발생여부를 검출하기 위한 논리소자들(G1, G2, G3, G4)과, 상기 논리소자들(G1, G2, G3, G4)중 전표시 비트신호에 대한 검출결과를 출력하는 제 1 논리소자들(G1, G2)의 출력신호를 논리 합하여 상기 제 1 논리소자둘중 적어도 하나 이상의 논리소자로부터 에러가 검출된 것으로 출력되면 에러가 발생된 것으로 출력하는 제 2 논리소자(G5)와, 상기 논리소자들(G1, G2, G3, G4)중 빈표시비트신호에 대한 검출결과를 출력하는 제 3 논리소자들(G3, G4)의 출력신호를 논리합하여 상기 제 3 논리소자들중 적어도 하나 이상의 논리소자로부터 에러가 검출된 것으로 출력되면 에러가 발생된 것으로 출력하는 제 4 논리소자(G6)를 포함함을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  5. 제 3 항에 있어서, 상기 에러발생정도 검출수단은 상기 선입선출버퍼수단들중 어느 하나의 선입선출버퍼수단에서 출력되는 상기 전표시비트 또는 빈표시비트신호를 스타트 신호로 하고 상기 선입선출버퍼수단들 중 다른 선 입 선출버퍼수단에서 출력되는 상기 전표시 비트 또는 빈표시비트신호를 클리어신호로 하여 상기 클럭발생기에서 출력되는 클럭신호를 카운트하는 카운터로 이루어짐을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  6. 제 3 항에 있어서, 상기 에러청정기는 상기 제 1 에러검출수단에서 검출된 전표시 비트신호에 대한 에러검출신호(EFE)와 빈표시비트신호에 대한 에러검출신호(FEE)를 입력신호로 하여 어느 하나의 신호에서 에러가 발생된 경우에는 에러가 발생된 것으로 검출하는 제 2 에러검출수단, 상기 에러발생정도 검출수단에서 출력되는 에러발생정도 값만큼 소정의 주기를 갖는 펄스신호를 발생하기 위한 펄스발생수단, 상기 제 2 에러검출수단에서 에러가 발생된 경우 상기 펄스발생수단 및 상기 클럭발생기에서 출력되는 기록 또는 읽기제어신호에 따라 상기 선입선출버퍼수단내의 선입선출버퍼들의 기록 또는 읽기를 제어하는 신호를 출력하여 에러정정을 하기 위한 에러정정신호 발생수단을 포함함을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  7. 제 6 항에 있어서, 상기 제 2 에러검출수단은 인가되는 전표시비트의 에러신호와 빈표시비트의 에러신호를 논리합하여 2신호중 어느 한 신호라도 에러가 발생되면, 에러가 발생된 것으로 검출하는 논리소자로 이루어짐을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
  8. 제 6 항에 있어서, 상기 에러정정신호 발생수단은 상기 제 2 에러검출수단에서 출력되는 신호와 상기 펄스발생수단의 출력신호와 상기 클럭발생기에서 출력되는 기록제어신호를 논리곱하여 상기 선입선출버퍼수단들내의 선입선슬버퍼의 기록제어신호를 제공하기 위한 논리소자들과, 상기 제 2 에러검출수단에서 출력되는 신호와 상기 펄스발생수단의 출력신호와 상기 클럭발생기에서 출력되는 읽기제어신호를 논리곱하여 상기 선입선출버퍼수단들내의 선입선출버퍼의 읽기제어신호를 제공하기 위한 논리소자들로 이루어짐을 특징으로 하는 광폭의 데이터전송장치에서의 에러검출 및 정정회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5809337A (en) * 1996-03-29 1998-09-15 Intel Corporation Mass storage devices utilizing high speed serial communications
US20020019660A1 (en) * 1998-09-05 2002-02-14 Marc Gianotti Methods and apparatus for a curved stent
US6584584B1 (en) 2000-04-10 2003-06-24 Opentv, Inc. Method and apparatus for detecting errors in a First-In-First-Out buffer
US6671835B1 (en) 2000-05-15 2003-12-30 International Business Machines Corporation Error detection in digital scanning device having parallel data streams
CN100536020C (zh) * 2004-07-23 2009-09-02 华为技术有限公司 一种先入先出存储器及其读写地址的调整方法
DE102006051866A1 (de) * 2006-10-31 2008-05-08 Robert Bosch Gmbh Verfahren zum Senden eines Datenübertragungsblocks und Verfahren und System zum Übertragen eines Datenübtertragungsblocks
CN101552702B (zh) * 2008-12-31 2011-12-21 成都市华为赛门铁克科技有限公司 一种数据处理系统的检测系统和方法
US7979607B2 (en) * 2009-02-27 2011-07-12 Honeywell International Inc. Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer
CN102279819A (zh) * 2011-07-28 2011-12-14 张岭 提高固态数据存储系统对于大块数据的存储效率的方法
WO2016057567A1 (en) 2014-10-06 2016-04-14 Cornell University Methods and systems for synchronization between multiple clock domains
CN112505527B (zh) * 2020-12-10 2024-03-22 杭州迪普信息技术有限公司 一种检测集成电路缺陷的方法及装置
CN116107795B (zh) * 2023-04-14 2023-07-14 苏州萨沙迈半导体有限公司 报错电路及芯片设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357702A (en) * 1980-11-28 1982-11-02 C.N.R., Inc. Error correcting apparatus
NL8601437A (nl) * 1986-06-04 1988-01-04 Philips Nv Sequentiele bufferinrichting.
US5325487A (en) * 1990-08-14 1994-06-28 Integrated Device Technology, Inc. Shadow pipeline architecture in FIFO buffer
US5371870A (en) * 1992-04-24 1994-12-06 Digital Equipment Corporation Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching
US5384744A (en) * 1992-11-23 1995-01-24 Paradigm Technology, Inc. Look ahead flag for FIFO

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