JPH07192452A - 先入れ先出しバッファ装置 - Google Patents
先入れ先出しバッファ装置Info
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- JPH07192452A JPH07192452A JP6294175A JP29417594A JPH07192452A JP H07192452 A JPH07192452 A JP H07192452A JP 6294175 A JP6294175 A JP 6294175A JP 29417594 A JP29417594 A JP 29417594A JP H07192452 A JPH07192452 A JP H07192452A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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Abstract
(57)【要約】
【目的】 バッファ装置から発生可能なエラーを効率的
に検出し、補正できる改善された先入れ先出し（ＦＩＦ
Ｏ）バッファ装置を提供すること。 【構成】 Ｎビット入力ディジタルデータを一時的に格
納し、充満及び空状態を表す充満及び空フラッグ信号を
含む格納状態信号を発生する並列に配列されたＭ個のデ
ータ格納モジュール２０Ａ，２０Ｂと、格納状態信号に
応答して前記充満フラッグ及び空フラッグ信号の各々で
発生するエラーを表す充満及び空エラー信号を発生する
エラー検出器４０と、充満及び空エラー信号に応答し
て、充満エラー及び空エラー信号に対応してデータ格納
モジュールから発生されたエラーが含まれている格納状
態を補正する充満及び空エラー補正信号を発生するエラ
ー補正ユニット５０とを含む構成。
に検出し、補正できる改善された先入れ先出し（ＦＩＦ
Ｏ）バッファ装置を提供すること。 【構成】 Ｎビット入力ディジタルデータを一時的に格
納し、充満及び空状態を表す充満及び空フラッグ信号を
含む格納状態信号を発生する並列に配列されたＭ個のデ
ータ格納モジュール２０Ａ，２０Ｂと、格納状態信号に
応答して前記充満フラッグ及び空フラッグ信号の各々で
発生するエラーを表す充満及び空エラー信号を発生する
エラー検出器４０と、充満及び空エラー信号に応答し
て、充満エラー及び空エラー信号に対応してデータ格納
モジュールから発生されたエラーが含まれている格納状
態を補正する充満及び空エラー補正信号を発生するエラ
ー補正ユニット５０とを含む構成。
Description
【０００１】
【産業上の利用分野】本発明は先入れ先出し(First-In-
First-Out:FIFO) バッファ装置に関し、とくに、ＦＩＦ
Ｏバッファ装置内のエラーを検出及び補正できるＦＩＦ
Ｏバッファ装置に関する。
First-Out:FIFO) バッファ装置に関し、とくに、ＦＩＦ
Ｏバッファ装置内のエラーを検出及び補正できるＦＩＦ
Ｏバッファ装置に関する。
【０００２】
【従来の技術】公知のように、先入れ先出し（以下、Ｆ
ＩＦＯという）バッファ装置は多様な電子・電気分野に
幅広く利用されている。通常のＦＩＦＯバッファ装置
は、少なくとも一つのＦＩＦＯバッファメモリを備えて
おり、例えば、可変またはより高速のビットレート(bit
rate)を有する不連続のビットストリームの形態で伝送
される入力ディジタルデータを一時的に格納するために
採用され、より低速の一定のビットレートを有する連続
のビットストリームに変換されうる。
ＩＦＯという）バッファ装置は多様な電子・電気分野に
幅広く利用されている。通常のＦＩＦＯバッファ装置
は、少なくとも一つのＦＩＦＯバッファメモリを備えて
おり、例えば、可変またはより高速のビットレート(bit
rate)を有する不連続のビットストリームの形態で伝送
される入力ディジタルデータを一時的に格納するために
採用され、より低速の一定のビットレートを有する連続
のビットストリームに変換されうる。
【０００３】一般に、かかるＦＩＦＯバッファメモリ
は、半導体集績回路を使用して具現され、制限されたハ
ードウェア能力により固定されたビット幅を有する入力
ディジタルデータのみを格納する役目を担当する。した
がって、通常、ＦＩＦＯバッファ装置は多数のＦＩＦＯ
バッファメモリを採用し、各々のＦＩＦＯバッファメモ
リは、そのビット幅よりはるかに大きいビット幅を有す
る入力ディジタルデータを処理するために、固定された
ビット幅の入力バスを有する。かかる場合に、ＦＩＦＯ
バッファメモリなどは、分けられた入力ディジタルデー
タが同時に処理されるようにこのＦＩＦＯバッファメモ
リをイネーブルさせるため、並列形態に配置されてい
る。
は、半導体集績回路を使用して具現され、制限されたハ
ードウェア能力により固定されたビット幅を有する入力
ディジタルデータのみを格納する役目を担当する。した
がって、通常、ＦＩＦＯバッファ装置は多数のＦＩＦＯ
バッファメモリを採用し、各々のＦＩＦＯバッファメモ
リは、そのビット幅よりはるかに大きいビット幅を有す
る入力ディジタルデータを処理するために、固定された
ビット幅の入力バスを有する。かかる場合に、ＦＩＦＯ
バッファメモリなどは、分けられた入力ディジタルデー
タが同時に処理されるようにこのＦＩＦＯバッファメモ
リをイネーブルさせるため、並列形態に配置されてい
る。
【０００４】周知のように、このような配列において分
けられた入力ディジタルデータが、同時にまたは同期的
に、並列で連結されたＦＩＦＯバッファメモリに格納
（書込み）され、また同一の方式でこのＦＩＦＯバッフ
ァメモリから入力ディジタルデータと同一の出力ディジ
タルデータを生成するために出力（読出し）される。
けられた入力ディジタルデータが、同時にまたは同期的
に、並列で連結されたＦＩＦＯバッファメモリに格納
（書込み）され、また同一の方式でこのＦＩＦＯバッフ
ァメモリから入力ディジタルデータと同一の出力ディジ
タルデータを生成するために出力（読出し）される。
【０００５】しかしながら、ＦＩＦＯバッファメモリに
対して、書込みまたは読取り制御信号におけるグリチ
（glitch) またはスパイク(spike) のようなノイズによ
って、読取りまたは書込み時に非同期がしばしば発生す
る。よって、エラーが含まれている出力ディジタルデー
タを発生する場合がある。
対して、書込みまたは読取り制御信号におけるグリチ
（glitch) またはスパイク(spike) のようなノイズによ
って、読取りまたは書込み時に非同期がしばしば発生す
る。よって、エラーが含まれている出力ディジタルデー
タを発生する場合がある。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、バッファ装置に存在するエラーを効率的に
検出し、補正できる改善されたＦＩＦＯバッファ装置を
提供することである。
主な目的は、バッファ装置に存在するエラーを効率的に
検出し、補正できる改善されたＦＩＦＯバッファ装置を
提供することである。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明によると、Ｎビット入力ディジタルデータを
格納可能で、一定のビットレートを有するＮビット出力
ディジタルデータ（Ｎは、正の整数であるＭの倍数）を
発生するＦＩＦＯバッファ装置において、前記Ｎビット
入力ディジタルデータを一時的に格納し、前記Ｎビット
出力ディジタルデータを同期的に発生する並列に配列さ
れたＭ個のデータ格納手段であって、このデータ格納手
段の各々はＮ／Ｍビット入力ディジタルデータを同期的
に格納し、このＮ／Ｍビット入力ディジタルデータを順
次格納するように少なくとも二つ以上の縱続結合のＦＩ
ＦＯバッファメモリを含み、このＦＩＦＯバッファメモ
リの各々は充満及び空状態を表す充満及び空フラッグ信
号を含む格納状態信号を発生するところのＭ個のデータ
格納手段と、前記格納状態信号に応答して前記充満フラ
ッグ及び空フラッグ信号の各々で発生するエラーを表す
充満及び空エラー信号を発生するエラー検出手段と、前
記充満及び空エラー信号に応答して、前記充満エラー及
び空エラー信号に対応して前記データ格納手段から発生
された前記エラーが含まれている格納状態を補正する充
満及び空エラー補正信号を発生するエラー補正手段とを
含むことを特徴とする。
に、本発明によると、Ｎビット入力ディジタルデータを
格納可能で、一定のビットレートを有するＮビット出力
ディジタルデータ（Ｎは、正の整数であるＭの倍数）を
発生するＦＩＦＯバッファ装置において、前記Ｎビット
入力ディジタルデータを一時的に格納し、前記Ｎビット
出力ディジタルデータを同期的に発生する並列に配列さ
れたＭ個のデータ格納手段であって、このデータ格納手
段の各々はＮ／Ｍビット入力ディジタルデータを同期的
に格納し、このＮ／Ｍビット入力ディジタルデータを順
次格納するように少なくとも二つ以上の縱続結合のＦＩ
ＦＯバッファメモリを含み、このＦＩＦＯバッファメモ
リの各々は充満及び空状態を表す充満及び空フラッグ信
号を含む格納状態信号を発生するところのＭ個のデータ
格納手段と、前記格納状態信号に応答して前記充満フラ
ッグ及び空フラッグ信号の各々で発生するエラーを表す
充満及び空エラー信号を発生するエラー検出手段と、前
記充満及び空エラー信号に応答して、前記充満エラー及
び空エラー信号に対応して前記データ格納手段から発生
された前記エラーが含まれている格納状態を補正する充
満及び空エラー補正信号を発生するエラー補正手段とを
含むことを特徴とする。
【０００８】
【実施例】以下、本発明のＦＩＦＯバッファ装置を、添
付図面を参照しながら詳細に説明する。
付図面を参照しながら詳細に説明する。
【０００９】図１は、本発明によるエラー検出器４０及
びエラー補正ユニット５０を含むＦＩＦＯバッファ装置
１００が示されている。
びエラー補正ユニット５０を含むＦＩＦＯバッファ装置
１００が示されている。
【００１０】ＦＩＦＯバッファ装置１００は、第１及び
第２外部バス１０，７０と、第１及び第２のデータ格納
モジュール２０Ａ，２０Ｂと、エラー検出器４０及びエ
ラー補正ユニット５０とを含む。
第２外部バス１０，７０と、第１及び第２のデータ格納
モジュール２０Ａ，２０Ｂと、エラー検出器４０及びエ
ラー補正ユニット５０とを含む。
【００１１】ＦＩＦＯバッファ装置１００において、Ｎ
ビット（例えば、１６ビット）入力ディジタルデータ
（即ち、ＩＤ１〜ＩＤ１６）を並列に伝送するための第
１外部バス１０が内部入力バス１０Ａ，１０Ｂと結合さ
れる。また、第２外部バス７０は、１６ビット出力ディ
ジタルデータ（即ち、０Ｄ１〜０Ｄ１６）を並列に伝送
するように配列された内部出力バス７０Ａ，７０Ｂと連
結される。
ビット（例えば、１６ビット）入力ディジタルデータ
（即ち、ＩＤ１〜ＩＤ１６）を並列に伝送するための第
１外部バス１０が内部入力バス１０Ａ，１０Ｂと結合さ
れる。また、第２外部バス７０は、１６ビット出力ディ
ジタルデータ（即ち、０Ｄ１〜０Ｄ１６）を並列に伝送
するように配列された内部出力バス７０Ａ，７０Ｂと連
結される。
【００１２】本発明の望ましい実施例によると、各第１
及び第２のデータ格納モジュール２０Ａ，２０Ｂは、Ｌ
（例えば、４）個の縱続形態でカップリングされた通常
のＦＩＦＯバッファを含む。即ち、各データ格納モジュ
ール２０Ａ，２０Ｂは順次に書込み及び読取り動作を行
う四つの縱続結合のＦＩＦＯバッファを含む。
及び第２のデータ格納モジュール２０Ａ，２０Ｂは、Ｌ
（例えば、４）個の縱続形態でカップリングされた通常
のＦＩＦＯバッファを含む。即ち、各データ格納モジュ
ール２０Ａ，２０Ｂは順次に書込み及び読取り動作を行
う四つの縱続結合のＦＩＦＯバッファを含む。
【００１３】かかるデータ格納モジュール各々に含まれ
るＦＩＦＯバッファの数は、このＦＩＦＯバッファの各
々の格納能力と入出力ディジタルデータ間のビットレー
トの差に基づいて特定されることに注目しなければなら
ない。
るＦＩＦＯバッファの数は、このＦＩＦＯバッファの各
々の格納能力と入出力ディジタルデータ間のビットレー
トの差に基づいて特定されることに注目しなければなら
ない。
【００１４】図１に示したように、ＦＩＦＯバッファ２
１Ａ〜２４Ａ，２１Ｂ〜２４Ｂの各々の入力段に結合さ
れた内部入力バス１０Ａ，１０Ｂは、Ｎ／２（例えば、
８）ビット入力ディジタルデータ（例えば、ＩＤ１〜Ｉ
Ｄ８及びＩＤ９〜ＩＤ１６）を並列方式に各々伝送す
る。ここで、Ｎは正の整数である。内部出力バス７０
Ａ，７０Ｂの役目は、内部出力バスの各々がＦＩＦＯバ
ッファの各々の出力段に連結されるもの以外には実質的
に内部入力バス１０Ａ，１０Ｂの役目と同一である。
１Ａ〜２４Ａ，２１Ｂ〜２４Ｂの各々の入力段に結合さ
れた内部入力バス１０Ａ，１０Ｂは、Ｎ／２（例えば、
８）ビット入力ディジタルデータ（例えば、ＩＤ１〜Ｉ
Ｄ８及びＩＤ９〜ＩＤ１６）を並列方式に各々伝送す
る。ここで、Ｎは正の整数である。内部出力バス７０
Ａ，７０Ｂの役目は、内部出力バスの各々がＦＩＦＯバ
ッファの各々の出力段に連結されるもの以外には実質的
に内部入力バス１０Ａ，１０Ｂの役目と同一である。
【００１５】また、内部入力バス１０Ａ，１０Ｂ上で分
けられた８ビット入力ディジタルデータ（即ち、ＩＤ１
〜ＩＤ８及びＩＤ９〜ＩＤ１６）の各々は、８ビット入
力ディジタルデータの書込み動作を同時に行う第１及び
第２のデータ格納モジュール２０Ａ，２０Ｂに各々入力
される。同様に、８ビット出力ディジタルデータ（即
ち、ＯＤ１〜ＯＤ８及びＯＤ９〜ＯＤ１６）の各々はデ
ータ格納モジュール２０Ａ，２０Ｂの各々から同時に読
み取られる。
けられた８ビット入力ディジタルデータ（即ち、ＩＤ１
〜ＩＤ８及びＩＤ９〜ＩＤ１６）の各々は、８ビット入
力ディジタルデータの書込み動作を同時に行う第１及び
第２のデータ格納モジュール２０Ａ，２０Ｂに各々入力
される。同様に、８ビット出力ディジタルデータ（即
ち、ＯＤ１〜ＯＤ８及びＯＤ９〜ＯＤ１６）の各々はデ
ータ格納モジュール２０Ａ，２０Ｂの各々から同時に読
み取られる。
【００１６】また、各々のＦＩＦＯバッファはＦＩＦＯ
バッファ制御ユニット（図示せず）及びエラー検出器４
０に充満フラッグ（full flag)及び空フラッグ（empty
flag) 信号（例えば、ＦＦ１ＡまたはＥＦ１Ａ）のよう
なバッファ状態信号を提供する。かかるバッファ状態信
号はバッファが充満であるか空であるかを表す。ＦＩＦ
Ｏバッファ制御ユニットは、第１及び第２のデータ格納
モジュール２０Ａ，２０Ｂからの充満フラッグ信号に応
答して、第１及び第２のデータ格納モジュール２０Ａ，
２０Ｂの各々に書込み動作を制御する WRITE１及び WRI
TE２の制御信号を決める。またデータ格納モジュール２
０Ａ，２０Ｂからの空フラッグ信号に応答して、第１及
び第２のデータ格納モジュール２０Ａ，２０Ｂの各々に
読取り動作を制御するREAD１及びREAD２の制御信号を決
め、この後、これらの信号を各々のＦＩＦＯバッファ，
エラー検出器４０及びエラー補正ユニット５０に提供す
る。データ格納モジュール２０Ａ，２０Ｂを制御する書
込み制御信号は各々 WRITE１及び WRITE２の制御信号と
して呼ばれるが互いに同一であり、読取り制御信号のRE
AD１及びREAD２制御信号の場合にも同一である。
バッファ制御ユニット（図示せず）及びエラー検出器４
０に充満フラッグ（full flag)及び空フラッグ（empty
flag) 信号（例えば、ＦＦ１ＡまたはＥＦ１Ａ）のよう
なバッファ状態信号を提供する。かかるバッファ状態信
号はバッファが充満であるか空であるかを表す。ＦＩＦ
Ｏバッファ制御ユニットは、第１及び第２のデータ格納
モジュール２０Ａ，２０Ｂからの充満フラッグ信号に応
答して、第１及び第２のデータ格納モジュール２０Ａ，
２０Ｂの各々に書込み動作を制御する WRITE１及び WRI
TE２の制御信号を決める。またデータ格納モジュール２
０Ａ，２０Ｂからの空フラッグ信号に応答して、第１及
び第２のデータ格納モジュール２０Ａ，２０Ｂの各々に
読取り動作を制御するREAD１及びREAD２の制御信号を決
め、この後、これらの信号を各々のＦＩＦＯバッファ，
エラー検出器４０及びエラー補正ユニット５０に提供す
る。データ格納モジュール２０Ａ，２０Ｂを制御する書
込み制御信号は各々 WRITE１及び WRITE２の制御信号と
して呼ばれるが互いに同一であり、読取り制御信号のRE
AD１及びREAD２制御信号の場合にも同一である。
【００１７】特に、内部入力バス１０Ａ，１０Ｂ上で分
けられた８ビット入力ディジタル信号（即ち、ＩＤ１〜
ＩＤ８及びＩＤ９〜ＩＤ１６）の各々は、ＦＩＦＯバッ
ファ制御ユニットによって付与された WRITE１及び WRI
TE２の制御信号に各々応答して、第１縱続結合のＦＩＦ
Ｏバッファ２１Ａ，２１Ｂに同時に書き込まれる。第１
縱続結合のＦＩＦＯバッファ２１Ａ，２１Ｂが満たされ
ると、書込み動作は第２縱続結合のＦＩＦＯバッファ２
２Ａ，２２Ｂに進む。かかるプロセスは次の縱続結合の
ＦＩＦＯに対して順番に繰り返される。
けられた８ビット入力ディジタル信号（即ち、ＩＤ１〜
ＩＤ８及びＩＤ９〜ＩＤ１６）の各々は、ＦＩＦＯバッ
ファ制御ユニットによって付与された WRITE１及び WRI
TE２の制御信号に各々応答して、第１縱続結合のＦＩＦ
Ｏバッファ２１Ａ，２１Ｂに同時に書き込まれる。第１
縱続結合のＦＩＦＯバッファ２１Ａ，２１Ｂが満たされ
ると、書込み動作は第２縱続結合のＦＩＦＯバッファ２
２Ａ，２２Ｂに進む。かかるプロセスは次の縱続結合の
ＦＩＦＯに対して順番に繰り返される。
【００１８】または、読取り動作も書込み動作と同様に
行われる。即ち、データ格納モジュールに格納された８
ビット入力ディジタルデータは第１縱続結合のＦＩＦＯ
バッファから８ビット出力データとして同時に読み取ら
れるたのち、順番に次の縱続結合のＦＩＦＯバッファか
ら読み取られる。各内部出力バス７０Ａ，７０Ｂ上の各
８ビット出力データは第２外部バス７０で組み合わせる
ことによって、一定のビットレートを有する連続ビット
ストリ−ムの形態として１６ビット出力データを発生す
る。
行われる。即ち、データ格納モジュールに格納された８
ビット入力ディジタルデータは第１縱続結合のＦＩＦＯ
バッファから８ビット出力データとして同時に読み取ら
れるたのち、順番に次の縱続結合のＦＩＦＯバッファか
ら読み取られる。各内部出力バス７０Ａ，７０Ｂ上の各
８ビット出力データは第２外部バス７０で組み合わせる
ことによって、一定のビットレートを有する連続ビット
ストリ−ムの形態として１６ビット出力データを発生す
る。
【００１９】しかし、書込み動作が完全に空けられたＦ
ＩＦＯバッファに対して行われる反面、読取り動作は完
全に満たされたＦＩＦＯバッファに対して行われること
に注目する必要がある。したがって、もし書込みまたは
読取り動作がｉ番目の縱続結合のＦＩＦＯバッファ( ｉ
＝１，２，３，４）に同時に行われなければ、ｉ番目縱
続結合のＦＩＦＯバッファからの空フラッグまたは充満
フラッグ信号は同期できず、前記ＦＩＦＯバッファ装置
１００の動作にエラーが発生したことを意味する。
ＩＦＯバッファに対して行われる反面、読取り動作は完
全に満たされたＦＩＦＯバッファに対して行われること
に注目する必要がある。したがって、もし書込みまたは
読取り動作がｉ番目の縱続結合のＦＩＦＯバッファ( ｉ
＝１，２，３，４）に同時に行われなければ、ｉ番目縱
続結合のＦＩＦＯバッファからの空フラッグまたは充満
フラッグ信号は同期できず、前記ＦＩＦＯバッファ装置
１００の動作にエラーが発生したことを意味する。
【００２０】一方、エラー検出器４０はＦＩＦＯバッフ
ァ制御ユニットからの書込み制御信号（即ち、 WRITE１
または WRITE２）と読取り制御信号（即ち、READ１また
はREAD２）とを有するｉ番目の縱続結合のＦＩＦＯバッ
ファの各々からの充満フラッグ信号と空フラッグ信号と
を比較することによって、各々のエラーを表す充満及び
空エラー信号FERRORS,ERRORSを発生する。本発明のエラ
ー検出器４０に対しては図２を参照しながら詳細に説明
する。
ァ制御ユニットからの書込み制御信号（即ち、 WRITE１
または WRITE２）と読取り制御信号（即ち、READ１また
はREAD２）とを有するｉ番目の縱続結合のＦＩＦＯバッ
ファの各々からの充満フラッグ信号と空フラッグ信号と
を比較することによって、各々のエラーを表す充満及び
空エラー信号FERRORS,ERRORSを発生する。本発明のエラ
ー検出器４０に対しては図２を参照しながら詳細に説明
する。
【００２１】発生された充満及び空エラー信号はエラー
補正ユニット５０へ提供されるが、このエラー補正ユニ
ット５０は充満エラー信号と書込み制御信号に応答して
充満エラー補正信号FCORRSを生成するように働き、ま
た、空エラー信号と読取り制御信号に応答して空エラー
補正信号ECORRSを生成するように働く。本発明のエラー
補正ユニット５０は図３を参照しながら詳細に説明す
る。
補正ユニット５０へ提供されるが、このエラー補正ユニ
ット５０は充満エラー信号と書込み制御信号に応答して
充満エラー補正信号FCORRSを生成するように働き、ま
た、空エラー信号と読取り制御信号に応答して空エラー
補正信号ECORRSを生成するように働く。本発明のエラー
補正ユニット５０は図３を参照しながら詳細に説明す
る。
【００２２】図２を参照すると、図１に示されたエラー
検出器４０の詳細なブロック図が示されている。エラー
検出器４０は第１及び第２エラー検出回路４１，４２か
らなり、これらの第１及び第２エラー検出回路４１，４
２は多数の計数器、例えば、４１Ａ〜４１Ｄと４２Ａ〜
４２Ｄとを各々含む。
検出器４０の詳細なブロック図が示されている。エラー
検出器４０は第１及び第２エラー検出回路４１，４２か
らなり、これらの第１及び第２エラー検出回路４１，４
２は多数の計数器、例えば、４１Ａ〜４１Ｄと４２Ａ〜
４２Ｄとを各々含む。
【００２３】第１及び第２エラー検出回路４１，４２内
の各計数器への入力は、前記充満フラッグ信号と書込み
制御信号、例えば、 WRITE１または空フラッグ信号と読
取り制御信号、例えば、READ１である。例えば、計数器
４１Ａへの入力は各々の第１縱続結合のＦＩＦＯバッフ
ァ２１Ａ，２１Ｂから提供された充満フラッグ信号ＦＦ
１Ａ，ＦＦ１Ｂと、ＦＩＦＯバッファ制御ユニットから
提供された WRITE１の制御信号である。また、計数器４
２Ｃへの入力は、第３縱続結合のＦＩＦＯバッファ２３
Ａ，２３Ｂから提供された空フラッグ信号ＥＦ３Ａ，Ｅ
Ｆ３Ｂと、ＦＩＦＯバッファ制御ユニットから伝送され
たREAD１の制御信号である。
の各計数器への入力は、前記充満フラッグ信号と書込み
制御信号、例えば、 WRITE１または空フラッグ信号と読
取り制御信号、例えば、READ１である。例えば、計数器
４１Ａへの入力は各々の第１縱続結合のＦＩＦＯバッフ
ァ２１Ａ，２１Ｂから提供された充満フラッグ信号ＦＦ
１Ａ，ＦＦ１Ｂと、ＦＩＦＯバッファ制御ユニットから
提供された WRITE１の制御信号である。また、計数器４
２Ｃへの入力は、第３縱続結合のＦＩＦＯバッファ２３
Ａ，２３Ｂから提供された空フラッグ信号ＥＦ３Ａ，Ｅ
Ｆ３Ｂと、ＦＩＦＯバッファ制御ユニットから伝送され
たREAD１の制御信号である。
【００２４】また、各々の計数器はその入力が同一であ
ると、充満及び空エラー信号として、カウント値「０」
を発生させる。即ち、各々の計数器からの出力はその二
つの入力、例えば、ＥＦ３Ａ及びＥＦ３Ｂが同時に入力
されると、カウント値「０」とされる。もし計数器への
二つの入力が同時に提供されない場合、各々の計数器は
クロック信号として WRITE１またはREAD１制御信号を用
いて、ある「０」ではないカウント値を提供する。換言
すれば、前記カウント値は充満及び空フラッグ信号の間
のクロックインターバルによって決定される。
ると、充満及び空エラー信号として、カウント値「０」
を発生させる。即ち、各々の計数器からの出力はその二
つの入力、例えば、ＥＦ３Ａ及びＥＦ３Ｂが同時に入力
されると、カウント値「０」とされる。もし計数器への
二つの入力が同時に提供されない場合、各々の計数器は
クロック信号として WRITE１またはREAD１制御信号を用
いて、ある「０」ではないカウント値を提供する。換言
すれば、前記カウント値は充満及び空フラッグ信号の間
のクロックインターバルによって決定される。
【００２５】例えば、計数器４１Ａは、充満フラッグ信
号ＦＦ１Ｂの発生が充満フラッグ信号ＦＦ１Ａより二つ
のクロックインターバルだけ先に発生すると、充満エラ
ー信号FERRORS としてカウント値「２」を発生させ、ま
た、計数器４２Ｃは空フラッグ信号ＥＦ３Ｂの発生が空
フラッグ信号ＥＦ３Ａより二つのクロックインターバル
だけ先に発生すると、空エラー信号EERRORS としてカウ
ント値「２」を発生させる。
号ＦＦ１Ｂの発生が充満フラッグ信号ＦＦ１Ａより二つ
のクロックインターバルだけ先に発生すると、充満エラ
ー信号FERRORS としてカウント値「２」を発生させ、ま
た、計数器４２Ｃは空フラッグ信号ＥＦ３Ｂの発生が空
フラッグ信号ＥＦ３Ａより二つのクロックインターバル
だけ先に発生すると、空エラー信号EERRORS としてカウ
ント値「２」を発生させる。
【００２６】または、各々の計数器（例えば、４１Ａま
たは４２Ｃ）は、データ格納モジュール（例えば、２０
Ａ）を表す充満指定信号ＦＤＥＳまたは空指定信号ＥＤ
ＥＳをエラー補正ユニット５０へ提供する。前記充満指
定信号ＦＤＥＳまたは空指定信号ＥＤＥＳは以降にＦＩ
ＦＯバッファが満たされたか空きにされたかを指示する
信号である。
たは４２Ｃ）は、データ格納モジュール（例えば、２０
Ａ）を表す充満指定信号ＦＤＥＳまたは空指定信号ＥＤ
ＥＳをエラー補正ユニット５０へ提供する。前記充満指
定信号ＦＤＥＳまたは空指定信号ＥＤＥＳは以降にＦＩ
ＦＯバッファが満たされたか空きにされたかを指示する
信号である。
【００２７】図３を参照すると、図１に示されたエラー
補正ユニット５０の詳細なブロック図が示されている。
エラー補正ユニット５０はパルス発生器５１及びエラー
補正器５４からなる。パルス発生器５１は第１及び第２
パルス発生装置５２，５３を含み、これら第１及び第２
パルス発生装置５２，５３は四つの通常のパルス発生回
路５２Ａ〜５２Ｄ及び５３Ａ〜５３Ｄを各々に含む。
補正ユニット５０の詳細なブロック図が示されている。
エラー補正ユニット５０はパルス発生器５１及びエラー
補正器５４からなる。パルス発生器５１は第１及び第２
パルス発生装置５２，５３を含み、これら第１及び第２
パルス発生装置５２，５３は四つの通常のパルス発生回
路５２Ａ〜５２Ｄ及び５３Ａ〜５３Ｄを各々に含む。
【００２８】前記各々のパルス発生回路５２Ａ〜５２Ｄ
及び５３Ａ〜５３Ｄは図２に示された各計数器４１Ａ〜
４１Ｄ及び４２Ａ〜４２Ｄから提供された充満または空
エラー信号FERRORS またはEERRORS を受信して、そこに
入力されたカウント値に対応する数のパルスを有するパ
ルス信号を発生する。例えば、パルス発生回路５２Ａ
は、その対応する計数器４１Ａから提供されたカウント
値「２」を受信すると、二つのパルスを含むパルス信号
を発生する。本発明の望ましい実施例で、パルス幅はパ
ルス発生回路が半クロックインターバル内に必要な数の
パルスを提供するように十分に小さい。
及び５３Ａ〜５３Ｄは図２に示された各計数器４１Ａ〜
４１Ｄ及び４２Ａ〜４２Ｄから提供された充満または空
エラー信号FERRORS またはEERRORS を受信して、そこに
入力されたカウント値に対応する数のパルスを有するパ
ルス信号を発生する。例えば、パルス発生回路５２Ａ
は、その対応する計数器４１Ａから提供されたカウント
値「２」を受信すると、二つのパルスを含むパルス信号
を発生する。本発明の望ましい実施例で、パルス幅はパ
ルス発生回路が半クロックインターバル内に必要な数の
パルスを提供するように十分に小さい。
【００２９】また、発生されたパルス信号の各々はエラ
ー補正器５４へ伝送される。エラー補正器５４は第１及
び第２エラー補正装置５５，５６を含むが、これら第１
及び第２エラー補正装置５５，５６は各々に四つのエラ
ー補正回路５５Ａ〜５５Ｄ及び５６Ａ〜５６Ｄを含む。
各々のエラー補正回路は各々のパルス発生回路からのパ
ルス信号と、図２に示された対応する計数器からの充満
または空指定信号ＦＤＥＳまたはＥＤＥＳを受信する。
しかる後、受信されたパルス信号、即ち、充満または空
エラー補正信号FCORRSまたはECORRSを以降に満たされて
いるあるいは空きにされている状態のＦＩＦＯバッファ
を含むデータ格納モジュールへ提供することによって、
非同期的な書込みまたは読取り動作により起しデータ格
納状態のエラーを補正する。
ー補正器５４へ伝送される。エラー補正器５４は第１及
び第２エラー補正装置５５，５６を含むが、これら第１
及び第２エラー補正装置５５，５６は各々に四つのエラ
ー補正回路５５Ａ〜５５Ｄ及び５６Ａ〜５６Ｄを含む。
各々のエラー補正回路は各々のパルス発生回路からのパ
ルス信号と、図２に示された対応する計数器からの充満
または空指定信号ＦＤＥＳまたはＥＤＥＳを受信する。
しかる後、受信されたパルス信号、即ち、充満または空
エラー補正信号FCORRSまたはECORRSを以降に満たされて
いるあるいは空きにされている状態のＦＩＦＯバッファ
を含むデータ格納モジュールへ提供することによって、
非同期的な書込みまたは読取り動作により起しデータ格
納状態のエラーを補正する。
【００３０】図４（ａ）〜（ｅ）を参照すると、図１に
示されたエラー検出器４０及びエラー補正ユニット５０
によって行われた動作が詳細に示されている。同図の図
４（ａ）及び図４（ｂ）に示すように、各々の書込み及
び読取り制御信号はロジック「ハイ／ロー」レベルのシ
ーケンスからなり、書込み及び読取り動作はロジック
「ハイ」レベル、例えば、ａ１〜ａ８とｂ１〜ｂ８のあ
いだで行われると想定する。書込み及び読取り制御信号
は実サイズで示されていないことに注目するべき必要が
ある。即ち、同図では説明の便宜のために、書込み及び
読取り制御信号が同一のサイズで示されているが、書込
み制御信号のロジック「ハイ」レベルが有する実周波数
は読取り制御信号の場合よりはるかに大きい。これは、
バッファ装置への入力ディジタルデータのビットレート
がバッファ装置からの出力ディジタルデータのビットレ
ートよりはるかに大きいという事実から推論できる。
示されたエラー検出器４０及びエラー補正ユニット５０
によって行われた動作が詳細に示されている。同図の図
４（ａ）及び図４（ｂ）に示すように、各々の書込み及
び読取り制御信号はロジック「ハイ／ロー」レベルのシ
ーケンスからなり、書込み及び読取り動作はロジック
「ハイ」レベル、例えば、ａ１〜ａ８とｂ１〜ｂ８のあ
いだで行われると想定する。書込み及び読取り制御信号
は実サイズで示されていないことに注目するべき必要が
ある。即ち、同図では説明の便宜のために、書込み及び
読取り制御信号が同一のサイズで示されているが、書込
み制御信号のロジック「ハイ」レベルが有する実周波数
は読取り制御信号の場合よりはるかに大きい。これは、
バッファ装置への入力ディジタルデータのビットレート
がバッファ装置からの出力ディジタルデータのビットレ
ートよりはるかに大きいという事実から推論できる。
【００３１】もし、ロジック「ハイ」レベルのノイズ
（例えば、ｂ１′，ｂ″）がｉ番目ＦＩＦＯバッファ
（例えば、２１Ａ，２１Ｂ）への書込み時に、図４
（ｂ）に示されたように、例えば、ロジック「ハイ」レ
ベルのｂ１とｂ２のあいだに WRITE２の制御信号のロジ
ック「ロー」レベルで発生されて、ＦＩＦＯバッファ２
１Ｂがロジック「ハイ」レベルｂ２によって完全に満た
されると、ＦＩＦＯバッファ２１Ｂは図４（ｄ）に示さ
れたように、クロック立ち上がり点１０９でロジック
「ハイ」充満フラッグ信号ＦＦ１Ｂを発生し、次のＦＩ
ＦＯバッファ２２Ｂへの書込み動作を連続的に行う。そ
のあいだ、ＦＩＦＯバッファ２１Ａは WRITE１制御信号
のロジック「ハイ」レベルａ３とａ４によって書込み動
作を行って、ａ４の立ち上がりによって完全に満たされ
るし、充満フラッグ信号ＦＦ１Ｂの発生から二つのクロ
ックインターバルだけ遅延されたクロック立ち上がり点
１１２（図４（ｃ）参照）でロジック「ハイ」充満フラ
ッグ信号ＦＦ１Ａを発生する。前記視点１１２で充満フ
ラッグ信号ＦＦ１Ａが発生する時、二つのセットのディ
ジタルデータはロジック「ハイ」レベルｂ３及びｂ４に
よってＦＩＦＯバッファ２２Ｂの最初の二つの格納領域
に既に格納されている。二つのセットのエラーデータは
ｂ１′及びｂ１″によってＦＩＦＯバッファ２１Ａに書
き込まれ、データ格納モジュール２０Ａ，２０Ｂ上の書
込み動作はｂ１′の立ち上がり後に非同期に行われる
が、これはＮ／２ビット入力ディジタルデータの各対が
データ格納モジュール２０Ａ，２０Ｂの同一の格納領域
に格納されていないということを意味することに注目す
るべき必要がある。このような例で、ｂ１′が立ち上が
った後に格納された入力ディジタルデータは読取り動作
時に同期的に読み取れない。いいかえれば、もとの入力
ディジタルデータは読取り動作によって再構成できず、
ｂ１′が立ち上がった後に格納された入力ディジタルデ
ータから発生された全ての出力ディジタルデータは間違
ったものである。
（例えば、ｂ１′，ｂ″）がｉ番目ＦＩＦＯバッファ
（例えば、２１Ａ，２１Ｂ）への書込み時に、図４
（ｂ）に示されたように、例えば、ロジック「ハイ」レ
ベルのｂ１とｂ２のあいだに WRITE２の制御信号のロジ
ック「ロー」レベルで発生されて、ＦＩＦＯバッファ２
１Ｂがロジック「ハイ」レベルｂ２によって完全に満た
されると、ＦＩＦＯバッファ２１Ｂは図４（ｄ）に示さ
れたように、クロック立ち上がり点１０９でロジック
「ハイ」充満フラッグ信号ＦＦ１Ｂを発生し、次のＦＩ
ＦＯバッファ２２Ｂへの書込み動作を連続的に行う。そ
のあいだ、ＦＩＦＯバッファ２１Ａは WRITE１制御信号
のロジック「ハイ」レベルａ３とａ４によって書込み動
作を行って、ａ４の立ち上がりによって完全に満たされ
るし、充満フラッグ信号ＦＦ１Ｂの発生から二つのクロ
ックインターバルだけ遅延されたクロック立ち上がり点
１１２（図４（ｃ）参照）でロジック「ハイ」充満フラ
ッグ信号ＦＦ１Ａを発生する。前記視点１１２で充満フ
ラッグ信号ＦＦ１Ａが発生する時、二つのセットのディ
ジタルデータはロジック「ハイ」レベルｂ３及びｂ４に
よってＦＩＦＯバッファ２２Ｂの最初の二つの格納領域
に既に格納されている。二つのセットのエラーデータは
ｂ１′及びｂ１″によってＦＩＦＯバッファ２１Ａに書
き込まれ、データ格納モジュール２０Ａ，２０Ｂ上の書
込み動作はｂ１′の立ち上がり後に非同期に行われる
が、これはＮ／２ビット入力ディジタルデータの各対が
データ格納モジュール２０Ａ，２０Ｂの同一の格納領域
に格納されていないということを意味することに注目す
るべき必要がある。このような例で、ｂ１′が立ち上が
った後に格納された入力ディジタルデータは読取り動作
時に同期的に読み取れない。いいかえれば、もとの入力
ディジタルデータは読取り動作によって再構成できず、
ｂ１′が立ち上がった後に格納された入力ディジタルデ
ータから発生された全ての出力ディジタルデータは間違
ったものである。
【００３２】従って、本発明によると、図１に示された
エラー検出器４０は基準信号の書込み制御信号を用いて
クロックインターバルをカウントして、カウントされた
値、例えばこの場合には２及びデータ格納モジュール２
０Ａを表す充満エラー信号FERRORS 及び充満指定信号FD
ESを発生する場合に、前記カウント値（例えば、２）を
発生する。しかる後、エラー補正ユニット５０に含まれ
たパルス発生回路５２Ａは、充満エラー信号FERRORS に
応答して、図４（ａ）に示したように、ロジック「ハ
イ」レベルａ４及びａ５のあいだのロジック「ロー」レ
ベル１１３の区間のあいだに、図４（ｅ）に示されたよ
うなパルスａ１′及びａ１″を含むパルス信号を発生す
る。その結果、エラー補正ユニット５５Ａはエラー検出
器４０からの充満指定信号FDESに応答して、パルス発生
回路５２Ａからの充満補正信号FCORRSのパルス信号をデ
ータ格納モジュール２０Ａへ提供する。充満補正信号FC
ORRSを WRITE１及び WRITE２の制御信号におけるロジッ
ク「ハイ」レベルａ５及びｂ５が立ち上がる前にデータ
格納モジュール２０Ａへ提供して、例えば、全て「０」
の値を有する二つのセットのデータはＦＩＦＯバッファ
２２Ａにおける最初の二つの格納領域に格納される。前
記二つのセットの入力ディジタルデータがロジック「ハ
イ」レベルｂ３及びｂ４によって、ＦＩＦＯバッファ２
２Ｂにおける最初の二つの格納領域に格納されているの
で、次の入力ディジタルデータは WRITE１及び WRITE２
の制御信号に応答して、ＦＩＦＯバッファ２２Ａ及び２
２Ｂの同一の格納領域に格納される。よって、これらＦ
ＩＦＯバッファ２２Ａ及び２２Ｂ上に同期的な読取り動
作が行なわれるようにイネーブルせしめる。
エラー検出器４０は基準信号の書込み制御信号を用いて
クロックインターバルをカウントして、カウントされた
値、例えばこの場合には２及びデータ格納モジュール２
０Ａを表す充満エラー信号FERRORS 及び充満指定信号FD
ESを発生する場合に、前記カウント値（例えば、２）を
発生する。しかる後、エラー補正ユニット５０に含まれ
たパルス発生回路５２Ａは、充満エラー信号FERRORS に
応答して、図４（ａ）に示したように、ロジック「ハ
イ」レベルａ４及びａ５のあいだのロジック「ロー」レ
ベル１１３の区間のあいだに、図４（ｅ）に示されたよ
うなパルスａ１′及びａ１″を含むパルス信号を発生す
る。その結果、エラー補正ユニット５５Ａはエラー検出
器４０からの充満指定信号FDESに応答して、パルス発生
回路５２Ａからの充満補正信号FCORRSのパルス信号をデ
ータ格納モジュール２０Ａへ提供する。充満補正信号FC
ORRSを WRITE１及び WRITE２の制御信号におけるロジッ
ク「ハイ」レベルａ５及びｂ５が立ち上がる前にデータ
格納モジュール２０Ａへ提供して、例えば、全て「０」
の値を有する二つのセットのデータはＦＩＦＯバッファ
２２Ａにおける最初の二つの格納領域に格納される。前
記二つのセットの入力ディジタルデータがロジック「ハ
イ」レベルｂ３及びｂ４によって、ＦＩＦＯバッファ２
２Ｂにおける最初の二つの格納領域に格納されているの
で、次の入力ディジタルデータは WRITE１及び WRITE２
の制御信号に応答して、ＦＩＦＯバッファ２２Ａ及び２
２Ｂの同一の格納領域に格納される。よって、これらＦ
ＩＦＯバッファ２２Ａ及び２２Ｂ上に同期的な読取り動
作が行なわれるようにイネーブルせしめる。
【００３３】同様に、間違った読取り動作によって発生
されたエラーを補正する。例えば、もしノイズｂ１′及
びｂ１″が図４に示されたようなＦＩＦＯバッファ２３
Ｂの読取り動作時に発生すると、ＦＩＦＯバッファ２３
Ｂからの空フラッグ信号ＥＦ３Ｂの発生は、ＦＩＦＯバ
ッファ２３Ａからの空フラッグ信号ＥＦ３Ａの発生より
二つのクロックインターバルだけ先に進んで、ｂ１′が
立ち上がった後に読取りされた出力ディジタルデータは
全て間違ったものである。エラー検出器４０に含まれた
計数器４２Ｃは、ＥＦ３Ａ，ＥＦ３Ｂ及び読取り制御信
号に応答して、カウント値「２」を有する空エラー信号
EERRORS とデータ格納モジュール２０Ａを表すエラー指
定信号EDESを発生する。エラー補正ユニット５０内に含
まれたパルス発生回路５３Ｃは、空エラー信号EERRORS
に応答して、図４（ａ）に示されたロジック「ロー」レ
ベル１１３の区間内に図４（ｅ）に示されたようなパル
スａ１′及びａ１″を有するパルス信号を発生させる。
パルス発生回路５３Ｃからのパルス信号は、計数器４２
Ｃからのエラー指定信号EDESに応答して、エラー補正回
路５６Ｃによるエラー補正信号ECORRSとしてデータ格納
モジュール２０Ａに提供される。ＦＩＦＯバッファ２４
Ｂの最初の二つの格納領域に格納された入力ディジタル
データは、READ２の制御信号のロジック「ハイ」レベル
ｂ３及びｂ４によって読み取られて、ＦＩＦＯバッファ
２４Ａの最初の二つの格納領域に格納された入力ディジ
タルデータがロジック「ハイ」レベルａ５の立ち上がり
先にパルスａ１′及びａ１″によって読み取られるの
で、前記データ格納モジュール２０Ａ及び２０Ｂの次の
読取り動作は出力ディジタルデータのエラー発生なしで
同時に行われる。
されたエラーを補正する。例えば、もしノイズｂ１′及
びｂ１″が図４に示されたようなＦＩＦＯバッファ２３
Ｂの読取り動作時に発生すると、ＦＩＦＯバッファ２３
Ｂからの空フラッグ信号ＥＦ３Ｂの発生は、ＦＩＦＯバ
ッファ２３Ａからの空フラッグ信号ＥＦ３Ａの発生より
二つのクロックインターバルだけ先に進んで、ｂ１′が
立ち上がった後に読取りされた出力ディジタルデータは
全て間違ったものである。エラー検出器４０に含まれた
計数器４２Ｃは、ＥＦ３Ａ，ＥＦ３Ｂ及び読取り制御信
号に応答して、カウント値「２」を有する空エラー信号
EERRORS とデータ格納モジュール２０Ａを表すエラー指
定信号EDESを発生する。エラー補正ユニット５０内に含
まれたパルス発生回路５３Ｃは、空エラー信号EERRORS
に応答して、図４（ａ）に示されたロジック「ロー」レ
ベル１１３の区間内に図４（ｅ）に示されたようなパル
スａ１′及びａ１″を有するパルス信号を発生させる。
パルス発生回路５３Ｃからのパルス信号は、計数器４２
Ｃからのエラー指定信号EDESに応答して、エラー補正回
路５６Ｃによるエラー補正信号ECORRSとしてデータ格納
モジュール２０Ａに提供される。ＦＩＦＯバッファ２４
Ｂの最初の二つの格納領域に格納された入力ディジタル
データは、READ２の制御信号のロジック「ハイ」レベル
ｂ３及びｂ４によって読み取られて、ＦＩＦＯバッファ
２４Ａの最初の二つの格納領域に格納された入力ディジ
タルデータがロジック「ハイ」レベルａ５の立ち上がり
先にパルスａ１′及びａ１″によって読み取られるの
で、前記データ格納モジュール２０Ａ及び２０Ｂの次の
読取り動作は出力ディジタルデータのエラー発生なしで
同時に行われる。
【００３４】なお、本発明の望ましい実施例を簡単にす
るために、上記で二つのデータ格納モジュールを参照し
て記述したが、上述された入力ディジタルデータのビッ
ト幅よりはるかに大きいビット幅を有する入力ディジタ
ルデータを受容するために、二つ以上のデータ格納モジ
ュールを用いることができることも当業者には理解でき
るであろう。
るために、上記で二つのデータ格納モジュールを参照し
て記述したが、上述された入力ディジタルデータのビッ
ト幅よりはるかに大きいビット幅を有する入力ディジタ
ルデータを受容するために、二つ以上のデータ格納モジ
ュールを用いることができることも当業者には理解でき
るであろう。
【００３５】上記において、本発明の特定の実施例につ
いて説明したが、本発明の範囲を逸脱することなく当業
者は種々の改変をなし得るであろう。
いて説明したが、本発明の範囲を逸脱することなく当業
者は種々の改変をなし得るであろう。
【００３６】
【発明の効果】したがって、本発明によれば、多数のＦ
ＩＦＯバッファが並列で形成されたＦＩＦＯバッファ装
置で書込み及び読取り時にエラーが発生した場合、効率
的にエラーを検出して補正することができる。
ＩＦＯバッファが並列で形成されたＦＩＦＯバッファ装
置で書込み及び読取り時にエラーが発生した場合、効率
的にエラーを検出して補正することができる。
【図１】本発明によるエラー検出器とエラー補正ユニッ
トを備える新規なＦＩＦＯバッファ装置を概略的に示し
た図である。
トを備える新規なＦＩＦＯバッファ装置を概略的に示し
た図である。
【図２】図１に示したエラー検出器を詳細に示した詳細
ブロック図である。
ブロック図である。
【図３】図１に示したエラー補正ユニットの詳細ブロッ
ク図である。
ク図である。
【図４】（ａ）〜（ｅ）は、図１に示した各々の素子か
ら発生されたタイミング図である。
ら発生されたタイミング図である。
２０Ａ，２０Ｂ データ格納モジュール ４０ エラー検出器 ５０ エラー補正ユニット ４１Ａ〜４１Ｄ，４２Ａ〜４２Ｄ 計数器 ５１ パルス発生器 ５４ エラー補正器
Claims (2)
- 【請求項１】 Ｎビット入力ディジタルデータを格納可
能で、一定のビットレートを有するＮビット出力ディジ
タルデータ（Ｎは、正の整数であるＭの倍数）を発生す
る先入れ先出し（ＦＩＦＯ）バッファ装置において、 前記Ｎビット入力ディジタルデータを一時的に格納し、
前記Ｎビット出力ディジタルデータを同期的に発生する
並列に配列されたＭ個のデータ格納手段であって、この
データ格納手段の各々はＮ／Ｍビット入力ディジタルデ
ータを同期的に格納し、このＮ／Ｍビット入力ディジタ
ルデータを順次格納するように少なくとも二つ以上の縱
続結合のＦＩＦＯバッファメモリを含み、このＦＩＦＯ
バッファメモリの各々は充満及び空状態を表す充満及び
空フラッグ信号を含む格納状態信号を発生するところの
Ｍ個のデータ格納手段と、 前記格納状態信号に応答して前記充満フラッグ及び空フ
ラッグ信号の各々で発生するエラーを表す充満及び空エ
ラー信号を発生するエラー検出手段と、 前記充満及び空エラー信号に応答して、前記充満エラー
及び空エラー信号に対応して前記データ格納手段から発
生された前記エラーが含まれている格納状態を補正する
充満及び空エラー補正信号を発生するエラー補正手段と
を含むことを特徴とするＦＩＦＯバッファ装置。 - 【請求項２】 前記エラー補正手段は、 前記充満エラー及び空エラー信号に応答して、前記充満
エラー信号及び空エラー信号の各々に対応する数のパル
スを有する第１及び第２パルス信号を発生するパルス発
生手段と、 前記第１パルス信号に応答して、前記充満エラー信号に
対応して前記データ格納手段から発生されたエラーが含
まれている格納状態を補正するための充満エラー補正信
号を発生する第１エラー補正手段と、 前記第２パルス信号に応答して、前記空エラー信号に対
応して前記データ格納手段から発生されたエラーが含ま
れている格納状態を補正するための空エラー補正信号を
発生する第２エラー補正手段とを含むことを特徴とする
請求項１記載のＦＩＦＯバッファ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025674A KR950010770B1 (ko) | 1993-11-29 | 1993-11-29 | 광폭의 데이터전송장치에 있어서 에러검출 및 정정회로 |
| KR1993-25674 | 1993-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192452A true JPH07192452A (ja) | 1995-07-28 |
| JP3076205B2 JP3076205B2 (ja) | 2000-08-14 |
Family
ID=19369242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06294175A Expired - Lifetime JP3076205B2 (ja) | 1993-11-29 | 1994-11-29 | 先入れ先出しバッファ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5594743A (ja) |
| JP (1) | JP3076205B2 (ja) |
| KR (1) | KR950010770B1 (ja) |
| CN (1) | CN1062668C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5809337A (en) * | 1996-03-29 | 1998-09-15 | Intel Corporation | Mass storage devices utilizing high speed serial communications |
| US20020019660A1 (en) * | 1998-09-05 | 2002-02-14 | Marc Gianotti | Methods and apparatus for a curved stent |
| US6584584B1 (en) | 2000-04-10 | 2003-06-24 | Opentv, Inc. | Method and apparatus for detecting errors in a First-In-First-Out buffer |
| US6671835B1 (en) | 2000-05-15 | 2003-12-30 | International Business Machines Corporation | Error detection in digital scanning device having parallel data streams |
| CN100536020C (zh) * | 2004-07-23 | 2009-09-02 | 华为技术有限公司 | 一种先入先出存储器及其读写地址的调整方法 |
| DE102006051866A1 (de) * | 2006-10-31 | 2008-05-08 | Robert Bosch Gmbh | Verfahren zum Senden eines Datenübertragungsblocks und Verfahren und System zum Übertragen eines Datenübtertragungsblocks |
| CN101552702B (zh) * | 2008-12-31 | 2011-12-21 | 成都市华为赛门铁克科技有限公司 | 一种数据处理系统的检测系统和方法 |
| US7979607B2 (en) * | 2009-02-27 | 2011-07-12 | Honeywell International Inc. | Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer |
| CN102279819A (zh) * | 2011-07-28 | 2011-12-14 | 张岭 | 提高固态数据存储系统对于大块数据的存储效率的方法 |
| WO2016057567A1 (en) | 2014-10-06 | 2016-04-14 | Cornell University | Methods and systems for synchronization between multiple clock domains |
| CN112505527B (zh) * | 2020-12-10 | 2024-03-22 | 杭州迪普信息技术有限公司 | 一种检测集成电路缺陷的方法及装置 |
| CN116107795B (zh) * | 2023-04-14 | 2023-07-14 | 苏州萨沙迈半导体有限公司 | 报错电路及芯片设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357702A (en) * | 1980-11-28 | 1982-11-02 | C.N.R., Inc. | Error correcting apparatus |
| NL8601437A (nl) * | 1986-06-04 | 1988-01-04 | Philips Nv | Sequentiele bufferinrichting. |
| US5325487A (en) * | 1990-08-14 | 1994-06-28 | Integrated Device Technology, Inc. | Shadow pipeline architecture in FIFO buffer |
| US5371870A (en) * | 1992-04-24 | 1994-12-06 | Digital Equipment Corporation | Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching |
| US5384744A (en) * | 1992-11-23 | 1995-01-24 | Paradigm Technology, Inc. | Look ahead flag for FIFO |
-
1993
- 1993-11-29 KR KR1019930025674A patent/KR950010770B1/ko not_active IP Right Cessation
-
1994
- 1994-11-09 US US08/336,606 patent/US5594743A/en not_active Expired - Lifetime
- 1994-11-29 CN CN94118966A patent/CN1062668C/zh not_active Expired - Lifetime
- 1994-11-29 JP JP06294175A patent/JP3076205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076205B2 (ja) | 2000-08-14 |
| KR950016014A (ko) | 1995-06-17 |
| KR950010770B1 (ko) | 1995-09-22 |
| US5594743A (en) | 1997-01-14 |
| CN1062668C (zh) | 2001-02-28 |
| CN1122473A (zh) | 1996-05-15 |
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