[構成と動作]
図1は、本実施形態の処理装置の例である処理装置201aを表す図である。
図1に表す端子TAには、不定容量のデータ領域を備えるデータ(以下、「受信データ」という)を備える受信データ群が入力される。ここで、「データ領域」はデータを格納した領域(データ格納領域)をいうこととする。当該受信データは、例えばバースト受信された受信データである。
処理装置201aは、当該受信データ群の各受信データを、規定容量のデータ領域を備えるフォーマットの出力データ(以下、「出力データ」という)に変換する移行処理を行う。ここで、「不定容量」は、定まっていないデータ容量(データ長)を意味する。また、「規定容量」は、予め定められた一定のデータ容量である。
出力データに含まれるデータ領域の規定容量を、仮にNとする。
処理装置201aは、前記受信データのデータ容量がNを超えている場合には、前記受信データを、データ容量Nの副受信データとそれ以外の副受信データとに分割する。処理装置201aは、前記受信データから、データ容量Nの副受信データを可能な限り多く切り出し、残りの、データ容量Nより小さい副受信データを一つ切り出す。ただし、処理装置201aは、前記受信データ容量が、データ容量Nの倍数のときは、処理装置201aは、データ容量Nの副受信データのみを切り出す。
そして、処理装置201aは、データ容量Nのそれぞれのデータ領域にオーバヘッド領域と冗長領域とを付加した出力データを作成する。ここで、「オーバヘッド領域」は、付帯情報等を格納し得る情報領域である。また、「冗長データ領域」は、例えば、データの信頼性を向上させるためのデータ等を格納し得る領域である。
処理装置201aは、データ容量Nのそれぞれのデータ領域に、データ容量Nの前記副受信データの各々を格納する。
処理装置201aは、前述のデータ容量Nより小さい領域については、端子TAからその後に入力された受信データから確保した副受信データを充当する。そして、処理装置201aは、当該充当後のデータ容量Nのデータを作成する。処理装置201aは、作成したデータ容量Nのデータを、出力データの備える、データ容量Nの前記データ領域に格納する。
上記処理の詳細例は、図2乃至図5を参照して後述する。
処理装置201aは、生成したデータ容量Nの受信データを備える出力データの各々を、端子TBに出力する。
図2乃至図5は、図1に表す処理装置201aが行う前記移行処理の詳細例を表す概念図である。図2乃至図5は合わせて一つの図をなすが、書面の都合により、4分割して表してある。図2の右方に図3が位置することが想定されている。また、図3の右方に図4が位置することが想定されている。また、図4の右方に図5が位置することが想定されている。また、図2乃至図5に表される受信データ列群の各データは、図番の小さいものほど、また、図の左方に表記されたものほど、早い時間に、図1に表す端子TAに入力される。また、図2乃至図5に表される出力データ列群の各データは、図番の小さいものほど、また、図の左方に表記されたものほど、早い時間に、図1に表す端子TBから出力される。ただし、受信データ列群についての時間軸と、出力データ群の時間軸とは一致しないものとする。
当該受信データ群には、図2乃至図5に表すように、受信データ501乃至505の五つの受信データが含まれる。受信データ501乃至505の各々は、この順に、図1に表す端子TAに入力されたデータである。
処理装置201aは、図2に表す受信データ501のデータ容量X分のうちのデータ容量N分の副受信データ501aを、出力データ511のデータ領域531に格納する。
データ領域531は副データ領域531aを備える。副データ領域531aはデータ領域531と等しい。
出力データ511は、データ領域531の他に、オーバヘッド領域521と冗長データ領域541とを備える。
処理装置201aは、また、図3に表す受信データ501のデータ容量X分のうちのデータ容量X−N分の副受信データ501bを、図3に表す出力データ512の副データ領域532aに格納する。また、処理装置201aは、図3に表す受信データ502のデータ容量Y分のうちのデータ容量2N−X分の副受信データ502aを、図3に表す出力データ512の副データ領域532bに格納する。これらにより、出力データ512のデータ容量は合わせてNとなる。
出力データ512は、副データ領域532a及び532bを含むデータ領域の他に、オーバヘッド領域522と冗長データ領域542とを備える。処理装置201aは、オーバヘッド領域522に、副データ領域532aの先頭位置を表す先頭位置情報である第一先頭位置情報を格納する。当該第一先頭位置情報は、副データ領域532aと副データ領域532bとの境界を表す境界情報である。
処理装置201aは、図3に表す受信データ502のデータ容量Y分のうちのデータ容量N分の副受信データ502bを、出力データ513のデータ領域533に格納する。
データ領域533は、副データ領域533aを備える。データ領域533は、副データ領域533aと等しい。
出力データ513は、データ領域533の他に、オーバヘッド領域523と冗長データ領域543とを備える。
図示は省略するが、処理装置201aは、受信データ502のデータ容量Y分のうちのデータ容量N分の副受信データ502cを、以降の次の出力データのデータ領域とする。また、処理装置201aは、受信データ502のデータ容量Y分のうちのデータ容量N分の副受信データ502dを、さらに次の出力データのデータ領域とする。また、処理装置201aは、受信データ502のデータ容量Y分のうちの残りのデータ容量Y+X−5N分の副受信データ502eを、さらに後の出力データのデータ領域の一部とする。
処理装置201aは、図4に表す受信データ503のデータ容量Z分のうちのデータ容量Z−N分の副受信データ503bを、出力データ514の副データ領域534aとする。
受信データ504は、副受信データ504aを備える。副受信データ504aは、受信データ504と等しい。処理装置201aは、データ容量Vの受信データ504を、出力データ514の副データ領域534bに格納する。ここで、データ容量Vはデータ容量2N−Zより小さいものとする。処理装置201aは、データ容量Wの受信データ505のうちのデータ容量Z−N分を、出力データ514の副データ領域534cとする。これらにより、出力データ514のデータ領域のデータ容量の合計はデータ容量Nとなる。
出力データ514は、副データ領域534a乃至534cを含むデータ領域の他に、オーバヘッド領域524と冗長データ領域544とを備える。
処理装置201aは、副データ領域534bの先頭位置(第一先頭位置)を表す第一先頭位置情報を、オーバヘッド領域524に格納する。当該第一先頭位置情報は、副データ領域534aと副データ領域534bとの境界を表す境界情報である。
処理装置201aは、さらに、副データ領域534cの先頭位置(第二先頭位置)を表す第二先頭位置情報を、オーバヘッド領域524に格納する。当該第二先頭位置情報は、副データ領域534bと副データ領域534cとの境界を表す境界情報である。
処理装置201aは、図5に表す受信データ505のデータ容量W分のうちのデータ容量N分の副受信データ505bを、出力データ515のデータ領域535に格納する。
データ領域535は、副データ領域535aを備える。副データ領域535aはデータ領域535と等しい。
出力データ515は、データ領域535の他に、オーバヘッド領域525と冗長データ領域545とを備える。
処理装置201aは、図5に表す受信データ505のデータ容量W分のうちのデータ容量N分の副受信データ505cを、出力データ516のデータ領域536に格納する。
データ領域536は、副データ領域536aを備える。副データ領域536aは、データ領域536と等しい。
出力データ516は、データ領域536の他に、オーバヘッド領域526と冗長データ領域546とを備える。
図示は省略するが、処理装置201aは、図5に表す受信データ505のデータ容量W分のうちのデータ容量N分の副受信データ505dについても同様の処理を行う。
図3及び図4に表すように、ある出力データのデータ領域に、複数の受信データからのデータを格納した場合における、二つ目以降の格納データのその出力データにおける先頭位置は、その出力データのオーバヘッド領域に格納される。次に、その先頭位置に係る先頭位置情報のオーバヘッド領域への格納例について説明する。
図6は、図1に表す処理装置201aの出力データの例である出力データ列群51Tを表す概念図である。
出力データ列群51Tは、オーバヘッド領域52Tと、データ領域53Tと、冗長データ領域54Tとを備える。
出力データ列群51Tは、x列のデータ列を備える。ここで、xは整数である。x列のデータ列の各々は、ybyteである。
データ領域53Tは、受信データからのデータを格納するデータ格納領域(ペイロード領域)である。データ領域53Tは、全部でC列の前記データ列から構成されるものとする。なお、図6に表す格納領域番号は、データ領域53Tにおける、各出力データ列が格納された領域に付けられた連番である。
データ領域53Tは、副データ領域53Ta及び53Tbを備える。ここで、副データ領域53Taは、ある受信データから移行したデータが格納されるデータ領域である。副データ領域53Taは、B−1列のデータ列から構成される。
副データ領域53Tbは、他の受信データから移行するデータが格納されるデータ領域である。副データ領域53Tbは、C−B+1列の前記データ列から構成される。
このとき、データ領域53T内のB列目のデータ列が、副データ領域53Tbの先頭位置のデータ列である。B列目のデータ列を表す情報が第一先頭位置情報である。当該第一先頭位置情報は、副データ領域53Taと副データ領域53Tbとの境界を表す境界情報である。
オーバヘッド領域52TのA列が、第一先頭位置情報の格納位置として定められていたとする。その場合、図1に表す処理装置201aは、オーバヘッド領域52TのA列に第一先頭位置情報を格納する。
なお、図4に表すように、出力データのデータ領域に、3つの受信データから移行する情報が格納される場合もあり得る。その場合、図1に表す処理装置201aは、三番目の受信データから移行する副データ領域の先頭位置を表す第二先頭位置情報を、オーバヘッド領域52Tの所定の格納位置に格納する。当該格納位置は、図6に表すA列でも構わない。当該格納位置は、図6に表すA列以外の列でも構わない。
図示は省略するが、出力データのデータ領域に、4つの受信データから移行するデータが格納される場合も同様である。
図7は、以上説明した動作を実現し得る処理装置の構成例である処理装置201の構成を表す概念図である。なお、処理装置201の主要な構成からの出力信号については、図8乃至図11を参照して後述する。
処理装置201は、図7に表す端子TAから入力された不定容量受信データを、規定容量の出力データに変換して、端子TBに出力する装置である。
処理装置201は、DEG101と、WAG102と、DPC103と、DPCD104と、エッジ検出部105と、PCLNC106と、メモリ107と、UDC108と、RG109とを備える。処理装置201は、さらに、WAB110と、PB111と、演算部112と、検出部113と、PS114と、RAG115と、REG116と、確認部117と、FC118と、処理部119と、DDG120とを備える。
ここで、DEGは、Data Enable Generatorである。また、WAGは、Write Address Generatorである。また、DPCは、Data Point Counterである。また、DPCDはData Pointer Count値Decoderである。また、エッジ検出部は、立ち下がりエッジ検出部である。また、PCLNCは、Pointer Count値Latch Number Counterである。また、メモリは、受信データ信号格納メモリである。また、UDCは、Up/Down Counterである。また、RGは、Reset Generatorである。また、WABは、Write Address格納Bufferである。また、PBは、Pointer格納Bufferである。また、演算部は、Pointer格納Read Address検出演算部である。また、検出部113は、Address比較一致検出部である。また、PSは、1st Pointer Selectorである。また、RAGは、Read Address Generatorである。また、REGは、Read Enable Generatorである。また、確認部は、格納メモリ残留データCheckerである。また、FCは、規定長フォーマット伝送フレームFrame Counterである。また、処理部は、規定長フォーマット伝送フレーム生成処理部である。また、DDGは、Dummy Data Generatorである。
次に、図7に表す処理装置201が行う動作の概要を説明する。処理装置201が行う動作の詳細については後述する。なお、処理装置201の構成のうち、次に説明されない構成の動作については、動作の詳細についての説明において、後述する。
図7に表す端子TAには、不定長データ信号(受信データ信号)が入力される。
入力された受信データ信号に含まれる受信データ群は、WAG102が生成する、メモリ107における、連続的にカウントアップされるアドレス番号のアドレスに、順次格納される。
例えば、受信データ群が図2乃至図5に表すものである場合には、受信データ群を構成する受信データ501乃至505の各々を構成する各データ列が、順番に、メモリ107における連続的なアドレス番号のアドレスに格納される。
一方、処理部119は、予め、図2乃至図6に表されるような、オーバヘッド領域、データ領域及び冗長データ領域を含む出力データのフォーマットを保持している。
そして、処理部119は、メモリ107におけるRAG115が発生する連続的なアドレス番号のアドレスから、順番に、受信データのデータ列を読み込む。そして、処理部119は、読み込んだデータ列を、前記フォーマットのデータ領域に順番に格納する。
端子TAに入力される、ある受信データとそれに続く受信データとの間にはデータが存在しない無データ期間が存在する。エッジ検出部105は、当該無データ期間の存在により発生するデータの立下りを検出する。エッジ検出部105は、当該検出を、後述のData Enable信号の立下りを検出することにより行う。エッジ検出部105は、当該立下りを検出した場合には、最終パルスというパルスを発生する。
DPC103は、前述のフォーマットのデータ格納領域においてデータを格納する列の列番号を、カウントアップしている。
PB111は、エッジ検出部105が前述の最終パルスを発生させたタイミングにおける、受信データのデータ列が格納される、前記データ領域における列の列番号を出力する。当該列番号が前述の先頭位置情報である。当該先頭位置情報は、PS114に送られる。
処理部119は、当該先頭位置情報を、前述のフォーマットのオーバヘッド領域の所定の箇所に格納する。処理部119は、当該先頭位置情報を、当該先頭位置情報がそのフォーマットにおける何番目のものであるかを表す情報と結びつけて、前記オーバヘッド領域の所定の箇所に格納する。
基本的には、以上により、処理装置201は、図2乃至図6に表す各出力データ列を生成し、出力する。
次に、図7に表す処理装置201が行う動作の詳細を説明する。
図7に表す端子TAには、受信データ信号が入力される。当該受信データ信号は、例えば、バースト受信されたものである。
ここでは、受信データ信号に含まれる各受信データは、オーバヘッド領域とデータ領域を備えるものとする。また、当該各受信データは、列番号を表す列番号情報とその列番号に対応するデータ列との組合せを連続させた情報であるものとする。また、一つのデータ列のデータ量は、出力データにおける一つの列番号のデータ量に等しいものとする。さらに、前記オーバヘッド領域には、受信データのオーバヘッド領域及びデータ領域の各々の列数を表す情報である、Length情報が格納されているものとする。
前記受信データ信号は、DEG101及びメモリ107に入力される。
DEG101は、前記Length情報等を用いて、例えば、次の手順で、前記受信データ信号の有効データ範囲を示すData Enable(データ処理可能化)信号を生成する。
DEG101は、受信データの立ち上がりを検出すると、その立ち上がりに相当するクロック信号の立ち上がりをカウント値(Aカウント値)の初期値0として、クロック信号の立ち上がりが一つあるごとに一つ前記Aカウント値をカウントアップする。DEG101は、また、受信データのオーバライト領域に含まれるLength情報を取得する。
DEG101は、第一の一致回路と第二の一致回路とを備えている。
前記第一の一致回路の一方の入力端子には、前記Length情報に含まれる前記オーバヘッド領域の列数が入力される。また、前記第一の一致回路の他方の入力端子には、前記Aカウント値が入力される。
前記第二の一致回路の一方の入力端子には、前記Length情報に含まれる前記オーバヘッド領域の列数にデータ領域の列数が加算された値が入力される。また、前記第一の一致回路の他方の入力端子には、前記Aカウント値が入力される。 前記第一の一致回路は、カウントアップされる前記Aカウント値が、前記オーバヘッド領域の列数に等しくなると、その旨を表す信号レベルの信号をデータ維持回路に対して出力する。当該信号レベルは、Highレベル(Hレベル)であるものとする。当該データ維持回路は、その後、Hレベルの信号を出力し続ける。
前記第一の一致回路は、カウントアップされる前記Aカウント値が、前記オーバヘッド領域の列数に前記データ領域の列数が加算された値に等しくなると、その旨を表す信号レベルの信号を出力する。当該信号レベルは、Hレベルであるものとする。
前記第二の一致回路は、カウントアップされる前記Aカウント値が、前記Aカウント値に等しくなると、その旨を表す信号レベルの信号を前記データ維持回路に出力する。当該信号レベルは、例えば、Lowレベル(Lレベル)であるものとする。前記データ維持回路は、その後、Lレベルの信号を出力し続ける。
前記データ維持回路からの出力が、Data Enable信号である。
以下の説明においては、Data Enable信号におけるデータ処理可能化を表す前記信号レベルは、Hレベルであり、データ処理不能化を表す前記信号レベルは、Lレベルであるものとする。
DEG101は、前記Data Enable信号を、メモリ107、UDC108、WAG102、DPC103及びエッジ検出部105に出力する。
WAG102は、DEG101から出力された前記Data Enable信号がHレベルの間、メモリ107におけるMWAをカウントアップする。以下、Memory Write Addressを「MWA」と記す。ここで、MWAは、図6に表すメモリ107においてデータ列の書き込みを行うアドレスのアドレス値である。また、カウントアップはクロック信号の一周期ごとに一つ数値を増やす動作である。当該カウントアップは、メモリ107に入力されたデータ列を、メモリ107に、カウントアップされるMWAのアドレスに順番に格納させるために行われるものである。以下、当該カウントアップによるカウント値を「第一カウント値」ということにする。WAG102は、生成したMWAを、メモリ107及びWAB110に出力する。
DPC103が行う動作は以下の通りである。
まず、DPC103は、DEG101から出力された前記Data Enable信号がHレベルに切り替わったことを検出したとする。その場合、DPC103は、その時点で保持しているカウント値を初期値として、受信データのデータ列が格納される出力データのデータ領域内の列数のカウントアップを開始する。そして、DPC103は、当該カウントアップを繰り返した結果、当該カウントアップによるカウント値である第二カウント値が、出力データのデータ領域の列数を表す第二カウント値mに達したことを判定したとする。その場合、DPC103は、当該第二カウント値をゼロにリセットする。そして、DPC103は、ゼロから第二カウント値のカウントアップを行う。
DPC103は、前記第二カウント値の各々を、DPCD104及びPB111に出力する。
DPC103は、DEG101から出力された前記Data Enable信号がHレベルからLレベルに切り替わったことを判定すると、上記動作に拘わらず、その時点におけるカウント値を保持した上で、カウントアップを終了する。
エッジ検出部105は、DEG101から出力された前記Data Enable信号の立ち下がりエッジを検出し、前記受信データ信号の有効データ範囲のデータ最終パルスを生成する。エッジ検出部105は、生成したデータ最終パルスをDPCD104及びAND回路122に入力する。
DPCD104は、DPC103から出力された第二カウント値を監視する。DPCD104は、前記第二カウント値が出力データのデータ領域の列数mを超え、かつ、エッジ検出部105から最終パルス601が入力された場合に、Hレベル(Highレベル)からLレベル(Lowレベル)に切り替えるデコード信号を生成する。
AND回路122は、エッジ検出部105から出力された最終パルスとDPCD104から出力されたデコード信号とのAND信号である第一AND信号を、PCLNC106及びAND回路123に出力する。
前記デコード信号は、前述のように前記第二カウント値が前記規定容量のm値になるとLレベルに切り替わる。そのため、前記第二カウント値が前記規定容量のm値を超えてからのAND回路122からの出力はLレベルである。
前記第一AND信号は、1st Pointer Count値Latch Number Count Enable Pulseである。
PCLNC106は、AND回路122から出力された前記第一AND信号が、Hレベルのときに入力された最終パルスの数をカウントアップする。当該カウントアップは、WAB110及びPB111のバッファ段数yに対応して、0乃至yのカウントアップの範囲で、繰り返し、行われる。当該カウントアップによるカウント値である第三カウント値は、メモリ107への格納が完了した受信データの数を表す。
PCLNC106は、前記第三カウント値をWAB110及びPB111に出力する。
メモリ107は、DEG1から出力された前記Data Enable信号をMemory Write Enable(記録可能化)信号として、端子TAから出力された前記受信データ信号に含まれるデータの格納(書込)を行う。メモリ107は、当該記録を、WAG102から出力された、メモリ107におけるMWAのアドレスに対して行う。
メモリ107は、また、REG116から入力された後述のMRE信号がHレベルのときに、格納している受信データの処理部119による読み込みを可能にする。
UDC108は、DEG101から出力された前記Data Enable信号がHレベルの間、周知の方法により、メモリ107に書き込まれている受信データのデータ量をカウントする。UDC108は、前記データ量のカウント値であるデータ量カウント値を、RG109及び確認部117に出力する。
WAB110は、PCLNC106から第三カウント値が送られたタイミングにおいて、WAB110が備える、当該第三カウント値が表す段数のバッファに、WAG102から送られた前述の第一カウント値を格納する。そして、WAB110は、格納した第一カウント値を、所定のタイミングで、演算部112に出力する。
WAB110は、また、後述のRG109からリセット信号が入力された場合は、WAB110において行われる処理をリセットする。 PB111は、PCLNC106から第三カウント値が送られたタイミングにおいて、PB111の備える、当該第三カウント値が表す段数のバッファに対し、DPC103から送られた前述の第二カウント値を格納する。そして、PB111は、格納した第二カウント値を、所定のタイミングで、演算部112及びPS114に出力する。当該タイミングは、WAB110が、WAB110が備える同じ段数のバッファから前記第一カウント値を出力するタイミングと同じタイミングである。
PB111は、また、後述のRG109からリセット信号が入力された場合は、PB111において行われる処理をリセットする。 RG109は、メモリ107に前記受信データ信号が格納されていない状態(受信データ信号入力が無い状態)を示す0値の検出を監視する。RG109は、0値を検出した場合には、WAB110、PB111及び演算部112の各々が行う処理をリセットするためのリセット信号を、WAB110、PB111及び演算部112に対して送付する。
演算部112は、WAB110から入力された前記第一カウント値と、当該第一カウント値と同じタイミングでPB111から入力された第二カウント値から、SRA(Start Read Address)を導出する。SRAは、出力データのデータ格納領域を満たすデータ列のうち、受信データの先頭データが読み出されるアドレスのアドレス値である。演算部112は、導出したSRAを先頭位置のデータ列が格納された読み込みアドレス(PRA)として検出部113に出力する。
FC118は、出力データのデータ列のカウント値である第四カウント値をカウントアップにより生成する。FC118は、データ領域の範囲でカウントアップを繰り返す。FC118は、生成した前記第四カウント値を、REG116、確認部117及び処理部119に出力する。
確認部117は、UDC108から出力される前述のデータ量カウント値(メモリ107に送付された受信データのデータ量)を監視する。そして、確認部117は、当該データ量カウント値が、出力データのデータ領域のデータ容量以上であるかについて判定する。確認部117は、当該判定の判定結果を表す情報である残留データ検出情報を生成する。確認部117は、生成した残留データ検出情報を、REG116及び処理部119に送付する。
REG116は、FC118から出力された前記第四カウント値と、確認部117から送られた残留データ検出情報を元に、メモリ107からの読み込みを可能化するMemory Read Enable(MRE)信号を生成する。REG116は、生成したMRE信号をメモリ107、RAG115及び処理部119に送付する。
RAG115は、REG116から出力されたMRE信号がメモリ107からの受信データの読み込み可能化を表す場合に、メモリ107におけるMemory Read Address(MRA)を生成する。ここで、「MRA」は読み込みを行うアドレスのアドレス値である。RAG115は、生成したMRAをメモリ107及び処理部119に出力する。
検出部113は、演算部112から出力されたPRA値とRAG115から出力されたMRAとを比較する。そして、検出部113は、PRA値と、MRA値の一致検出を行う。検出部113は、前記MRA値が前記PRA値に一致した場合には、その旨を表す一致情報を、PS114及び処理部119に出力する。
PS114は、検出部113から出力された一致情報により、第一先頭位置情報を導出する。PS114は、導出した第一先頭位置情報を、処理部119に出力する。
DDG120は、有効な受信データ信号と区別可能な、all”0”又はall”1”等のダミーデータを生成する。
処理部119は、次の手順により。メモリ107内に格納された受信データのデータ量が、出力データのデータ領域の規定のデータ容量より大きいか否かを表す情報を出力する。
処理部119は、図示しない第三の一致回路を備えている。前記第三の一致回路の第一の入力端子群にはメモリ107内に格納された受信データのデータ量の各桁の数値(”0”又は”1”)が入力される。前記第三の一致回路の第二の端子群には出力データのデータ領域の規定のデータ容量の各桁の数値が入力される。前記第三の一致回路は、前記データ量と前記データ容量がすべての桁において一致した場合に、その旨を表す情報を出力する。当該情報は、例えば”1”である。
前記第三の一致回路の後段には、第一の加算回路が設置されている。当該第一の加算回路は、前記第三の一致回路からの出力を加算する。そして、当該第一の加算回路は第一桁目の数値のみを出力する。
この場合、前記第一の加算回路からの出力が”1”である場合は、前記データ量は前記データ容量以上であることを表すものとする。 処理部119は、メモリ107内に格納されている受信データのデータ量が、出力データのデータ領域の規定のデータ容量以上であることを表す情報が入力された場合は、以下の手順により、出力データの生成を行う。
処理部119は、オーバヘッド領域に格納するデータのうち、前述の先頭位置情報以外の情報であるオーバヘッド情報をこの時点で保持しているものとする。前記オーバヘッド情報は、処理部119が備える図示しない第一格納部に保持されているものとする。
一方、前述の先頭位置情報は、上述のように、この時点で既にPS114から処理部119に入力されている。処理部119は、前記第一先頭位置情報を含むデータ列を、図示しない第二格納部に保持しているものとする。ただし、前記第一先頭位置情報の各々が存在しない場合には、当該データ列ににダミーデータのみが格納されているものとする。
処理部119は、その他、出力データ開始情報、オーバヘッド領域開始情報、データ領域開始情報、冗長データ領域開始情報及び出力データ終了情報の各々を、この順に、図示しない、第三格納部乃至第七格納部の各々に保持しているものとする。
処理部119は、また、生成した又は生成中の出力データを、第八格納部に保持するものとする。
処理部119は、まず、クロック信号の所定の立ち上がりを検出して、データの読み込み先のポートをFC118に接続されたポートに設定する。以下、クロック信号の立ち上がりを、単に、「立上り」ということにする。FC118は、処理部119に対して、最初の前記第四カウント値である”1”を出力する。処理部は、当該第四カウント値を、その時点の出力データとして、前記第八格納部に格納する。
処理部119は、当該立上りに続くクロック信号の立ち下がりを検出して、データの読み込み先のポートを前記第三格納部に接続されたポートに変更する。以下、クロック信号の立ち下がりを、単に、「立下り」ということにする。そして、処理部119は、前記出力データ開始情報(データ列)を、前記第三格納部から読み込む。処理部119は、当該データ列を、その時点の出力データに追加する。
処理部119は、当該立下りに続く立上りを検出して、データの読み込み先のポートをFC118に接続されたポートに設定する。
FC118は、処理部119に対して、その時点の前記第四カウント値である”2”を出力する。処理部119は、入力された当該第四カウント値を、その時点の出力データに追加する。
処理部119は、また、図示しない第四の一致回路を備えている。当該第四の一致回路は、前記第四カウント値が”2”に一致すると、”1”を出力するものとする。
そして、前記第四の一致回路が、”1”を出力したとする。
すると、処理部119は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第四格納部に接続されたポートに切り替える。そして、処理部119は、前記オーバヘッド開始情報(データ列)を、前記第四格納部から読み込む。処理部119は、当該データ列を、その時点の前記出力データに追加する。
そして、処理部119は、当該立下りに続く立上りを検出して、データの読み込み先をFC118に切り替える。FC118は、その時点の前記第四カウント値である”3”を、処理部119に入力する。処理部119は、入力された第四カウント値を、その時点での出力データに追加する。
処理部119は、図示しない第五の一致回路を備えている。当該第五の一致回路は、前記第四カウント値が”3”を表す値になると、”1”を出力するものとする。そして、前記第五の一致回路が”1”を出力したとする。
その場合、処理部119は、当該立上りに続く立下りを検出して、データの読み込み先を前記第一格納部に切り替える。そして、処理部119は、前記第一格納部から、前記オーバヘッド情報の最初のデータ列を読み込む。処理部119は、読み込んだデータ列を、その時点の前記出力データに追加する。
そして、処理部119は、当該立下りに続く立上りを検出して、データの読み込み先のポートをFC118に接続されたポートに設定する。FC118は、処理部119に対して、その時点の前記第四カウント値である”4”を出力する。処理部119は、入力された前記第四カウント値を、その時点の前記出力データに追加する。
処理部119は、図示しない第六の一致回路を備えている。当該第六の一致回路は、前記第四カウント値が”4”を表す値になると、”1”を出力するものとする。そして、前記第六の一致回路が”1”を出力したとする。
すると、処理部119は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第一格納部に切り替える。そして、処理部119は、前記第一格納部から、前記オーバヘッド情報の次のデータ列を読み込む。処理部119は、読み込んだデータ列を、その時点の前記出力データに追加する。
処理部119は、前記オーバヘッド情報に含まれる、以降のデータ列についても同様の処理を行う。
処理部119は、図示しない第七の一致回路を備えている。当該第七の一致回路は、前記第四カウント値が第一先頭位置情報を格納すべき列番号の前記第四カウント値に3を加算した値に一致すると、”1”を出力するものとする。そして、前記第七の一致回路が”1”を出力したとする。
すると、処理部119は、当該立上りに続く立下りを検出して、データの読み込み先のポートを前記第四格納部に接続されたポートに切り替える。そして、処理部119は、前記第四格納部から、第一先頭位置情報を含むデータ列を読み込む。処理部119は、当該データ列を、その時点の前記出力データに追加する。
ただし、処理部119は、前記第四格納部にダミーデータからなるデータ列が格納されている場合は、当該データ列を、その時点の前記出力データに追加する。
処理部119は、他の先頭位置情報のデータ列を出力データに追加することが予め定められている場合は、同様にして、それらの先頭位置情報のデータ列を、出力情報に追加する。その場合、処理部119は、先頭位置情報が格納される数だけ、前記第七の一致回路と同様な一致回路を備える。
処理部119は、すべての先頭位置情報を追加した後にも、さらに前記出力データに追加するオーバヘッド情報が設定されている場合は、当該オーバヘッド情報の前記出力データへの追加を行う。処理部119は、当該追加を、前述のオーバヘッド情報に含まれるデータ列と同様な手順で行う。
処理部119は、図示しない第八の一致回路を備えている。当該第八の一致回路は、前記第四カウント値がオーバヘッド領域の列数に3を加算した値を表す値になると、”1”を出力するものとする。そして、前記第八の一致回路が”1”を出力したとする。
その場合、処理部119は、立上りに続く立下りを検出して、データの読み込み先のポートを、メモリ107に接続されたポートに切り替える。そして、処理部119は、メモリ107に格納されている受信データに含まれる最初のデータ列を読み込む。
処理部119は、受信データに含まれるデータ列のメモリ107からの読み込みに関する同様の処理を、順次行う。
一方、処理部119は、図示しない第九の一致回路を備えている。当該第九の一致回路は、前記第四カウント値が、オーバヘッド領域及びデータ領域の列数と4とを加算した値を表す値になると、”1”を出力するものとする。そして、前記第九の一致回路が”1”を出力したとする。
その場合、処理部119は、立上りに続く立下りを検出して、データの読み込み先のポートを、前記第六格納部に接続されたポートに切り替える。そして、処理部119は、前記第六格納部から前記冗長データ領域開始情報(データ列)を読み込む。処理部119は、当該データ列を、前記出力データに追加する。
そして、処理部119は、立下りに続く立下りを検出して、データの読み込み先を、FC118に切り替える。FC118は、その時点の前記第四カウント値を、処理部119に入力する。処理部119は、当該第四カウント値を、前記出力データに追加する。
一方、処理部119は、図示しない第十の一致回路を備えている。当該第十の一致回路は、前記第四カウント値が、オーバヘッド領域とデータ領域の列数と5とを加算した値を表す値になると、”1”を出力するものとする。そして、前記第十の一致回路が”1”を出力したとする。
その場合、処理部119は、立上りに続く立下りを検出して、データの読み込み先のポートを、図示しない第九格納部に接続されたポートに切り替える。ここで、処理部119は、この時点までに、出力データの冗長データ領域に格納する冗長データを取得し、前記第九格納部に格納しているものとする。処理部119は、前記冗長データに含まれる最初のデータ列を読み込む。処理部119は、当該データ列を前記出力データに追加する。
処理部119は、冗長データに含まれる以降の各データ列についても、同様にして、FC118から送付される前記第四カウント値に続いて、前記出力データに追加する。
一方、処理部119は、図示しない第十二の一致回路を備えている。当該第十二の一致回路は、前記第四カウント値が、出力データの列数に5を加算した値になると、”1”を出力するものとする。そして、前記第十の一致回路が”1”を出力したとする。
その場合、処理部119は、立上りに続く立下りを検出して、データの読み込み先のポートを、前記第七格納部に接続されたポートに切り替える。ここで、処理部119は、前記出力データ終了情報(データ列)を読み込む。処理部119は、当該データ列を前記出力データに追加する。
以上により、処理部119は、一つの出力データの生成を終了する。
処理部119は、データを読み込む読込先を切替えた上で、切替えた各格納部各々から情報を読み込む周知のセレクタを含む構成である。
上記動作により、処理部119は、図2乃至図5に表すデータ領域531乃至536及び図6に表す出力データ列群51Tを生成する。
処理部119は、さらに、出力データの各々により、DDG120が生成したダミーデータを置き換えた、アイドルフレームを生成する。そして、処理部119は、生成したアイドルフレームを伝送フレームとして、端子TBに出力する。
図8乃至図11は、図7に表す処理装置201の主な構成からの出力信号の例を表す図である。図8乃至図11は、合わせて一つの図であるが、書面の都合により4分割して示してある。図9は、図8の右方に位置すべき図である。そして、図8に表す時間t=Tの点線は、図9に表す時間t=Tの点線と一致する。図10は図8の下方に位置すべき図である。また、図11は、図9の下方であり、かつ、図10の右方に位置すべき図である。そして、図10に表す時間t=Tの点線は、図11に表す時間t=Tの点線と一致する。
図8及び図10に表すCLKはクロック信号を表す。図8乃至図10に表す各信号は当該CLK信号に同期する。
図8及び図10に表す受信データ列群は、図4に表す端子TAに入力される、不定長データの受信データ列群である。当該受信データ列群の各列は、図6に表す出力データ列群51Tのデータ領域53T内の各列に対応するものである。
図8及び図10に表す受信データ列群AAは、図6に表す副データ領域53Taに格納することが想定された受信データ列群である。また、図8及び図10に表す受信データ列群BBは、図6に表す副データ領域53Tbに格納することが想定された受信データ列群である。受信データ列群AAと受信データ列群BBとの間にはデータ列の存在しない無データ期間UUが存在する。
受信データ列Bが、受信データ列群BBの先頭の受信データ列(第一先頭位置、すなわち、1st point)である。
DEG101出力は、図4に表すDEG101が出力する、受信データ信号の有効データ範囲を示すData Enable信号である。DEG101出力は、受信データ列群AAが存在する時間は、出力可能を表すHレベルである。また、DEG101出力は、無データ期間UUにおいては出力停止を意味するLレベルである。また、DEG101出力は、受信データ列群BBがある間は、出力可能を表すHレベルである。
WAG102出力は、最終パルス601の出力時点における、前記第一カウント値すなわちMWAのカウント値を表す信号である。
DPC103出力は、最終パルス601の出力時点における、前記第二カウント値、すなわち、前記出力データのデータ領域内の格納位置のカウント値である。
DPCD104出力は、DPCD104が出力する前述のデコード信号である。当該デコード信号は、受信データのデータ容量が出力データのデータ領域のデータ容量を超えない間にエッジ検出部105から最終パルス601がエッジ検出部105に入力された場合は、HレベルからLレベルになる。
エッジ検出部105出力においては、1つの前記受信データの有効データ範囲のデータの最終パルス601が出力される。最終パルス601は、エッジ検出部105が、受信データ列Amが無くなる際の立下りエッジを検出して出力するパルスである。
WAB110出力は、PCLNC106から出力された前記第三カウント値の入力により出力される、WAG102出力のMWAカウント値の出力である。WAB110出力には、最終パルス601に対応する前記第一カウント値であるnの出力が存在する。
PB111出力は、PCLNC106から出力された前記第三カウント値の入力により出力される、DPC103から送付された前記カウント値の出力である。PB111出力には、最終パルス601に対応する第二カウント値であるXの出力が存在する。
図10及び図11に表す処理部119出力データ列群は、処理部119から出力される、前記移行処理後の出力データ列群である。当該出力データ列群の各々の出力データ列は、例えば、図6に表す出力データ列群51Tのような出力データ列群である。処理部119出力の下に表す出力データ列格納領域番号は、データ領域内において、各出力データ列が格納される領域に付与された連番である。
処理部119出力データ列群の出力データ列は、図11に表す出力データ列B以降の、図8及び図9に表す受信データ列群BBから移行させた出力データ列群である。出力データ列Bの出力データ列領域番号はXである。
演算部112出力は、演算部112は、PRAとして検出部113に出力されるSRAの出力である。
REG116出力は、処理部119がメモリ107から受信データのデータ列の読み込みを行うか否かを表すMRE信号である。REG116出力がHレベルであることはメモリ107からの出力データ列の読み込みを行うことを意味する。REG116出力がLレベルであることはメモリ107からの出力データ列の読み込みを行わないことを意味する。
RAG115出力は、メモリ107におけるMRA値の出力である。MRA値の出力は、REG116出力がHレベルの間、CLK信号の一周期の経過によりカウントアップされる。SRAは、1st Point Dataに含まれるWAB110出力からのn値からPB111出力における1st Pointer CountのX値を減算することで導出される。SRAは、当該カウントアップを開始するアドレス値である。ここで、n値は、図11に表すように、1st Point Dataが記録されたメモリ107におけるアドレスのアドレス値である。
検出部113出力は、PRA値と、MRA値の一致検出の結果を表す情報である。検出部113出力は、PRA値と、MRA値との一致の検出によりLレベルからHレベルに変わる。
PS114出力は、検出部113から出力された一致検出結果を元に選択された第一先頭位置情報である。PS114出力においては、当該格納領域としてXが選択されている。第一先頭位置情報であるXが、図6に表すオーバヘッド領域52TのA列に格納されている。
なお、図7乃至図11は、出力データのデータ領域に二つの受信データからのデータが移行する場合の説明である。出力データのデータ領域に三つ以上の受信データからのデータが移行する場合は、処理装置は、同様の動作により、二つ以上の先頭情報をオーバヘッド領域に格納する。
次に、図7に表す処理装置201が、図4に表す受信データ群から同図に表す出力データ514を生成する動作例を説明する。
受信データ503、504、505を構成する各データ列は、図4の左方のデータ列から順番に図7に表す端子TAに入力される。入力されたデータ列は、入力された順にメモリ107に到達する。各データ列は、端子TAの図示しない前段から、クロック信号の立上りと同期して端子TAに入力される。
一方、WAG102は、クロック信号と同期して、メモリ107内において、到着したデータ列を格納するアドレスのアドレス番号(MWA)をカウントアップする。当該MWAは、クロック信号に同期して、メモリ107に出力される。当該アドレスのカウントアップは、DEG101からのData Enable信号が送付される間のみ行われる。当該Data Enable信号は、前述のように、端子TAへの受信データの入力がある間のみ対象データの有効化するレベルの信号である。従い、図4に表す受信データ503と受信データ504との間や受信データ504と受信データ505との間の無データの時間帯においては生成されない。前述のように、DEG101は、前記受信データ信号の図示しないオーバヘッド領域に格納されたLength情報等を用いた周知の方法により、Data Enable信号を生成する。
メモリ107は、到着したデータ列を到着した順に、そのクロック信号のタイミングでWAG102から送付されたアドレス番号のアドレスに格納する。ただし、当該格納は、DEG101からのData Enable信号が送付される間のみ行われる。
確認部117は、メモリ107に格納されている受信データ量が出力データの規定容量であるデータ容量N以上であるかを監視している。確認部117は、前述のように、当該監視を、UDC108により送付された、メモリ107に格納された受信データのカウント値を監視することにより行う。UDC108によるデータのカウント方法は前述のように周知である。そして、図4に表す副受信データ503a、504a及び505bを構成するデータ列がすべてメモリ107に格納されると、確認部117は、REG116に、メモリ107に格納されている受信データの量がデータ容量N以上であることを通知する。確認部117は、当該通知を、例えば、データ容量N以上であることを表すHレベルの信号をREG116に送付することにより行う。 当該通知により、REG116は、Data Enable信号を処理部119及びRAG115に送付する。
一方、エッジ検出部105は、図4に表す、受信データ503と受信データ504との間の無データ期間の開始を検出し、第一の最終パルスを発生する。エッジ検出部105は、当該開始を、前述のように、Data Enable信号の立下り(一度目の立下り)を検出することにより行う。
そして、PB111は、第一の最終パルスのタイミングにおけるデータ列の出力されたタイミングにおけるDPC103のカウント値である、図4に表す第一先頭位置の出力データ514中の列番号を、PS114を通じて、処理部119に入力する。
エッジ検出部105は、また、図4に表す、受信データ504と受信データ505との間の無データ期間の開始を検出し、第二の最終パルスを発生する。エッジ検出部105は、当該開始を、前述のように、Data Enable信号の立下り(二度目の立下り)を検出することにより行う。
そして、PB111は、第二の最終パルスのタイミングにおけるデータ列の出力されたタイミングにおけるDPC103のカウント値である、図4に表す第二先頭位置の出力データ514中の列番号を、PS114を通じて、処理部119に入力する。
次に、処理部119は、図4に表す出力データ514の生成を行う。
処理部119は、FC118から入力された前記第四カウント値のうち、最も若い番号のものを列番号として挿入し、その列番号の後に、オーバヘッド領域524の最左方のデータ列を、出力データ514に挿入する。次に、処理部119は、次に若い番号の第四カウント値を含む列番号を出力データ514に挿入する。そして、処理部119は、当該列番号に続いて、オーバヘッド領域に524格納すべき次のデータ列を挿入する。
処理部119は、同様の処理を順次行い、前記第四カウント値が、予め設定された、第一先頭位置情報を格納すべき列番号を表す値になったとする。すると、処理部119は、当該列番号を挿入した後に、第一先頭位置情報を挿入する。処理部119は、同様にして、第二先頭位置情報を挿入すべき列番号の出力データ514への挿入に続いて、第二先頭位置情報を出力データ514に挿入する。
処理部119は、さらに、カウントアップされた前記第四カウント値を含む列番号を出力データ514に挿入した上で、オーバヘッド領域に格納すべきデータ列を、順次、出力データ514に挿入する。
こうして、カウントアップされる第四カウント値が、予め定められた、オーバヘッド領域524の最右列の次の列を表す値になったとする。
すると、処理部119は、出力データ514に挿入するデータ列を、オーバヘッド領域524に格納すべきデータ列から、データ領域534に格納すべきデータ列に切り替える。
そして、処理部119は、オーバヘッド領域524の最終列の次の列を表す値の前記第四カウント値を含む列番号を出力データ514に挿入し、その後に、メモリ107から読み込んだ副受信データ503bのデータ列を挿入する。
処理部119は、カウントアップされる前記第四カウント値と当該カウント値に対応する受信データのデータ列とを、交互に、順次、出力データ514に挿入する。処理部119は、当該挿入を、RAG115によりカウントアップされるカウント値のアドレスに格納されたデータ列を順番に読み込むことにより行う。当該読み込み及びRAG115によるアドレスの生成は、REG116からData Enable信号が送付されている間、行われる。
そして、カウントアップされる前記第四カウント値が、予め定められたデータ領域534の最終列を表す値の次の値になったとする。
すると、処理部119は、この時点で生成されており保持している、冗長データ領域544に格納されるべきデータ列を、オーバヘッド領域やデータ領域に格納されるべきデータ列と同様に、順次カウントアップされる前記第四カウント値と組み合わせて、出力データに挿入する。
こうして、前記第四カウント値が出力データ514の最終列の値になる。そして、処理部119は、その第四カウント値を含むデータ列に挿入すべき冗長データ領域544の最右列のデータ列の挿入を完了する。これにより、出力データ514の生成は終了する。そして、処理部119は、メモリ107からのデータ列の読み込みを停止する。
以上説明した動作により、図7に表す処理装置は、図4に表す副受信データ503b、504a及び505aから、出力データ514を生成する。
図12は、本実施形態の処理装置の第二の例である処理装置201bの構成を表す概念図である。
処理装置201bは、図7に表す処理装置201が備える構成に加えて、RQG121を備える。ここで、RQGは、Request Genの略である。
RQG121は、UPC108のカウント出力を監視し、メモリ107内に格納された受信データが無い状態、又は、メモリ107内に格納される受信データ量が一定量以下になった状態を検出する。そして、RQG121は、受信データの端子TAへの出力元へ、受信データの出力を要求する受信データリクエストを出力する。
一方、処理装置201bの端子TDには、強制排出情報が入力され得る。当該強制排出情報は、メモリ107内に格納された受信データの量が、データ格納領域の規定容量に達しないため、出力データとして端子TBから出力されることが無く、メモリ107内に残留し続けることを防ぐための情報である。
前記強制排出情報の入力は、例えば、中央演算処理装置や タイムアウト検出機能等により制御される。そして、強制排出情報は、一定期間アイドルフレームが出力され続けた場合等の所定の条件を満たした場合に、REG116及びDDG120に入力される。REG116は、当該入力により、FC118から出力された前記第四カウント値や確認部117から送られた前記残留データ検出情報によらずに、前述のMemory Read Enable信号を生成、出力する。
また、DDG120は、メモリ107から強制的に読み出された、データ格納領域の規定容量を満たさな量のデータに、規定容量になるよう加えるダミーデータを生成する。生成されたダミーデータは処理部119に入力される。
処理部119は、規定容量を満たさな量のデータに前記ダミーデータを加えたデータをデータ格納領域のデータとする、出力データを生成し、端子TBに出力する。
[効果]
以上説明したように、本実施形態の処理装置は、不定容量の受信データを含む受信データ群を、規定容量フォーマットのデータ領域を備える出力データを含む出力データ群に変換する。
当該変換の際に、前記処理装置は、第一の受信データから前記規定容量のデータの部分(第一部分)を分離する。そして、前記処理装置は、当該第一部分を前記出力データの前記データ領域に格納する。前記第一部分は複数の場合もあり得る。前記第一部分が複数の場合は、前記第一の部分の各々を、前記出力データの前記データ領域に格納する。これにより、前記処理装置は、複数の前記出力データを作成する。
前記処理装置は、また、前記第一の受信データから前記第一部分を分離した結果、前記規定容量に満たない受信データの部分(第二部分)が生じた場合には、第二の受信データから当該第二の受信データの部分(第三部分)を分離する。そして、前記処理装置は、前記第二部分のデータ容量と前記第三部分のデータ容量との和が、前記規定容量になるようにする。そして、前記処理装置は、前記第二部分と前記第三部分とを、前記出力データの前記データ領域に格納する。
前記第二部分のデータ容量と前記第二の受信データのデータ容量との和が、前記規定容量より小さい場合もあり得る。その場合は、前記処理装置は、第三の受信データから当該第三の受信データの部分(第四部分)を分離する。そして、前記処理装置は、前記第一部分のデータ容量と前記第二の受信データのデータ容量と前記第四部分のデータ容量との和が、前記規定容量になるようにする。そして、前記処理装置は、前記第一部分と前記第二の受信データと前記第四部分とを、前記出力データの前記データ領域に格納する。
前記第二部分のデータ容量と前記第二の受信データのデータ容量前記第三の受信データとの和が、前記規定容量より小さい場合は、さらに他の受信データ(あるいは他の複数の受信データ)からのデータを、前記データ領域に格納するデータに充当する。
前記第一の受信データのデータ容量が、前記規定容量よりも小さい場合についても、同様である。
そして、前記処理装置は、複数の受信データからのデータを一つの出力データのデータ領域に格納する場合は、二番目以降のデータの開始位置を表す情報を、その出力データのオーバヘッド領域に格納する。
以上により、前記出力データ群を前記処理装置から受けた送信先は、オーバヘッドに格納された二番目以降のデータの開始位置により、その出力データのデータ領域に格納されたデータの部分を分離することができる。前記送信先は、さらに、分離したデータの部分をつなぎ合わせることにより、前記受信データ群と同じデータ群を復元することができる。
すなわち、前記処理装置は、入力された受信データ群を、送信先において元の不定容量の受信データを含む受信データ群を復元することが可能な、規定容量のデータ領域を備える出力データを含む出力データ群に変換することが可能である。
前記処理装置は、規定容量の出力データを含む出力データ群により、受信データの格納や伝送路への送出までの受信データの保持をする際のメモリの効率的使用を可能にする。一般的に、送信の際には送信用データごとにメモリに一時的に格納され、出力される動作が繰り返される。そのため、個々の送信用データのデータ容量が異なる場合には、最も大きい送信用データに合わせたメモリ設定が必要になる。これにより、不定容量の受信データを送信する場合には、メモリの無駄が生じる。前記処理装置は、当該無駄を抑えることにより、前述の、メモリの効率的使用を可能にする。
前記処理装置は、さらに、その具体的構成として、図6に表すように、受信データの保持に一段のメモリを使用する以外にメモリを使用する必要がない。そして、前記処理装置は、ほとんどの部分がロジック回路のみで構成された回路により前述の効果を奏する。そのため、前記処理装置は、受信データを格納するメモリの多段構成や、受信データ以外の情報(パルス、信号等)の保持にメモリを使用することによるメモリの使用量の増加を回避することを可能にする。
さらに、前記処理装置は、前述の構成及び動作により、制御情報伝送用フォーマットにおけるオーバヘッド領域を使用することによる位相量調整量の制限、すなわち、データ移行時の位相差制限、を回避している。
前記処理装置は、さらに、前述の構成及び動作により、受信データと出力データのフレーム構成を同一又は類似するフレーム構成にする制限を回避している。
図13は、本実施形態の処理装置の最小限の構成である処理装置201xの構成を表すブロック図である。
処理装置201xは、不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する。
処理装置201xが出力する前記第二データ群の前記第二データの各々は、一定のデータ容量のデータ領域を備える。そのため、前記第二データ群の前記第二データの各々は、ほぼ一定のデータ容量になる。従い、個々の第二データをメモリに保持し、送出する動作を繰り返す場合に、前記メモリの容量としては、前記ほぼ一定のデータ容量の上限を確保すればよい。そして、当該メモリは、個々の第二データをメモリに保持し、送出する動作を繰り返す際に、毎回、ほぼ等しいデータ容量分が使用される。
そのため、処理装置201xは、第二データ群が備える第二データの各々を一時的に格納するメモリの無駄を抑え得る。すなわち、出力データである第二データの各々を一時的に格納するメモリを有効に利用することを可能にし得る。
そのため、処理装置201xは、前記構成により、[発明の効果]の項に記載した効果を奏する。
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
(付記A1)
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、出力する、
処理装置。
(付記A2)
前記第二データ群が、前記第一データ領域に含まれるデータをそのまま維持する、付記A1に記載された処理装置。
(付記A3)
前記第一データ群が複数の前記第一データを備え、前記第二データ群が複数の前記第二データを備える、付記A1又は付記A2に記載された処理装置。
(付記A4)
前記第二データ領域の各々が、第一の前記第一データ領域から移行させたデータを備える第一副データ領域と、第二の前記第一データ領域から移行させたデータを備える第二副データ領域とを備える、付記A1乃至付記A3のうちのいずれか一に記載された処理装置。
(付記A5)
前記第二の前記第一データ領域を備える前記第一データは、前記第一の前記第一データ領域を備える前記第一データの次に入力されたものである、付記A4に記載された処理装置。
(付記A6)
前記第二データが、前記第一の副データ領域と前記第二の副データ領域との境界を表す境界情報をさらに備える、付記A4又は付記A5に記載された処理装置。
(付記A7)
前記第二データの各々が、前記第一の副データ領域と前記第二の副データ領域との境界を表す境界情報をさらに備える、付記A4乃至付記A6のうちのいずれか一に記載された処理装置。
(付記A8)
前記境界情報が、前記第二データ領域における、前記第二副データ領域の開始位置を表す第一先頭位置情報である、付記A7に記載された処理装置。
(付記A9)
前記境界情報を、前記第二データの各々が備える情報領域(オーバヘッド領域)に格納する、付記A7又は付記A8に記載された処理装置。
(付記A10)
前記第二データ領域が、複数の前記第一データ領域の各々から移行させたデータを各々備える前記複数の副データ領域を備える、付記A1乃至付記A3のうちのいずれか一に記載された処理装置。
(付記A11)
前記第二データが、隣接する二つの前記副データ領域の境界を表す境界情報をさらに備える、付記A10に記載された処理装置。
(付記A12)
前記第二データの各々が、その前記第二データが備える隣接する二つの前記副データ領域の境界を表す境界情報をさらに備える、付記A10又は付記A11に記載された処理装置。
(付記A13)
前記第二データの各々が、その前記第二データが備える隣接する任意の二つの前記副データ領域の境界を表す境界情報をさらに備える、付記A10又は付記A11に記載された処理装置。
(付記A14)
前記境界情報が、前記第二データ領域における、前記副データ領域の開始位置を表す先頭位置情報である、付記A12又は付記A13に記載された処理装置。
(付記A15)
前記境界情報を、前記第二データの各々が備える情報領域(オーバヘッド領域)に格納する、付記A12乃至付記A14のうちのいずれか一に記載された処理装置。
(付記A16)
前記第一データ群が、受信した信号に含まれるデータ群である、付記A1乃至付記A15のうちのいずれか一に記載された処理装置。
(付記A17)
前記受信した信号が、バースト受信した信号である、付記A16に記載された処理装置。
(付記A18)
前記第二データ群が、送信するための信号に含まれるデータ群である、付記A1乃至付記A17のうちのいずれか一に記載された処理装置。
(付記A19)
前記送信するための信号が、送信するために記録された信号である、付記A18に記載された処理装置。
(付記A20)
前記第一データを記録する第一の記録部をさらに備える、付記A1乃至付記A19のうちのいずれか一に記載された処理装置。
(付記A21)
前記第一の記録部に格納されている前記第一データのデータ量である第一データ量が所定の閾値以上であるかについての判定を行う、付記A1乃至付記A20のうちのいずれか一に記載された処理装置。
(付記A22)
前記第一データ量が前記一定のデータ容量以上であることを判定した場合に、前記第一の記録部に格納された前記第一データについての前記第二データを生成する、付記A21に記載された処理装置。
(付記A23)
外部からの指示情報により、前記第一データ量が前記一定のデータ容量以上であることを判定した場合であっても、前記第一の記録部に格納された前記第一データを含むデータについての前記第二データを生成する、付記A21に記載された処理装置。
(付記A24)
前記第一データを含むデータが、ダミーデータを備える、付記A23に記載された処理装置。
(付記A25)
前記第一データ量が所定の閾値以下の場合に、前記第一データの送付元に対し、前記第一データの送付を要求する要求情報を送付する、付記A1乃至付記A24のうちのいずれか一に記載された処理装置。
(付記A26)
前記第二データを記録する第二の記録部をさらに備える、付記A1乃至付記A25のうちのいずれか一に記載された処理装置。
(付記B1)
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成し、
前記第二データ群を出力する、
処理方法。
(付記C1)
不定のデータ容量の第一データ領域を備える第一データを備える第一データ群から、一定のデータ容量の第二データ領域を備える第二データを備え、前記第一データ領域に含まれるデータを維持する、第二データ群を生成する処理と、
前記第二データ群を出力する処理と、
をコンピュータに実行させる処理プログラム。