JP7052087B2 - データ通信装置及びデータ通信方法 - Google Patents
データ通信装置及びデータ通信方法 Download PDFInfo
- Publication number
- JP7052087B2 JP7052087B2 JP2020565047A JP2020565047A JP7052087B2 JP 7052087 B2 JP7052087 B2 JP 7052087B2 JP 2020565047 A JP2020565047 A JP 2020565047A JP 2020565047 A JP2020565047 A JP 2020565047A JP 7052087 B2 JP7052087 B2 JP 7052087B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- circuit
- serial
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L61/00—Network arrangements, protocols or services for addressing or naming
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Memory System (AREA)
Description
図1は、実施の形態1に係るデータ通信装置の構成を説明するブロック図である。
図3を参照して、比較例のレジスタセレクト回路110は、nビット(n=8)のアドレスA0~A7を受けて、1個のクロックサイクルにて、レジスタ回路103の2n個のデータ(レジスタ)のうちの1つを選択する。即ち、レジスタセレクト回路107は、シフトレジスタ115に対して、図1の第2段のセレクタ114と同様の読出データRDATを直接出力する。この結果、実施の形態1のデータ通信装置では、2個のクロックサイクル内で256:1(2n:1)のレジスタ選択を行うのに対して、比較例の構成では、1個のクロックサイクル内で同規模のレジスタ選択を実行する必要がある。
実施の形態1では、nビットのアドレスを2つに分けて、(n-1)ビットに基づくレジスタ選択と、1ビットに基づくレジスタ選択とを、2個のクロックサイクルを用いて段階的に実行する例を説明した。しかしながら、この分割数mは2に限定されず、任意の2以上の自然数とすることができる(2≦m<n)。実施の形態2では、m=3とする構成例を説明する。
図5を参照して、実施の形態2に係るデータ通信装置200は、実施の形態1に係るデータ通信装置100(図1)と比較して、シリアル送信回路106に代えて、シリアル送信回路206を備える点で異なる。シリアル送信回路206は、レジスタセレクト回路207と、図1と同様のシフトレジスタ115とを有する。実施の形態2に係るデータ通信装置200のその他の部分の構成は、実施の形態1に係るデータ通信装置100(図1)と同様であるので、詳細な説明は繰り返さない。尚、実施の形態2においても、実施の形態1と同様に、n=8、かつ、k=8であるものとし、アドレスA0~A7によって、レジスタ回路103に格納される28=256個のデータ(レジスタ)のうちの1個が選択されて、シリアル送信データSDOとして、kビット(8ビット)で構成される読出データRDATがデータ通信装置200から出力される例を説明する。
図6を参照して、図2と同様の時刻t0~t6を含むクロックサイクルにおいて、リードコマンド(RCM)及びアドレスA2~A7が取り込まれる。時刻t6を含むクロックサイクルでは、nビットのアドレスのうちの2ビット、ここではアドレスA0及びA1が未確定であるため、レジスタ回路103から読み出されるべき受信データには、4通りの可能性がある。従って、当該クロックサイクルでは、アドレスA2~A7が第1段のセレクタ208~211に入力される。
Claims (6)
- クロックに同期して動作するデータ通信装置であって、
前記クロックに同期してシリアルデータを受信する受信回路と、
複数ビットで構成されるアドレスを含み、該アドレスによって選択される複数の受信データを記憶するレジスタ回路と、
前記受信回路によってクロックサイクル毎に前記シリアルデータとして受信された前記複数ビットに含まれる前記アドレスに従って、前記レジスタ回路に記憶された複数の前記受信データから読出データを前記クロックに同期して選択するレジスタセレクト回路と、
前記レジスタセレクト回路によって選択された前記読出データを前記クロックに同期してシリアルデータとして送信する送信回路とを備え、
前記レジスタセレクト回路は、前記複数ビットのうちの一部のビットに基づく前記複数の受信データからの複数の候補データの選択と、前記複数ビットのうちの前記一部のビットを除く残りのビットに基づく、前記複数の候補データからの前記読出データの選択とを、異なるクロックサイクルで実行する、データ通信装置。 - クロックに同期して動作するデータ通信装置であって、
シリアルデータを受信する受信回路と、
データを記憶するレジスタ回路と、
データを選択するレジスタセレクト回路と、
シリアルデータを送信する送信回路とを備え、
前記レジスタセレクト回路は、
受信された前記シリアルデータに含まれるアドレスを構成する複数ビットのうちの一部のビットに基づく、前記レジスタ回路に記憶された複数の受信データからの複数の候補データの選択と、
前記複数ビットのうちの前記一部のビットを除く残りのビットに基づく、前記複数の候補データからの、前記送信回路から前記シリアルデータとして送信する読出データの選択とを、
異なるクロックサイクルで実行する、データ通信装置。 - 前記レジスタセレクト回路は、
前記アドレスの前記一部のビットが前記受信回路によって受信されると前記複数の受信データから前記複数の候補データの選択を実行し、前記複数の候補データの選択後に、前記残りのビットが前記受信回路によって受信されるのに応じて、前記複数の候補データから前記読出データの選択を実行し、
前記読出データは、前記受信回路によって前記アドレスの前記複数ビットの受信が完了したクロックサイクルにおいて選択される、請求項1又は2に記載のデータ通信装置。 - 前記送信回路は、前記複数ビットの受信が完了したクロックサイクルの次のクロックサイクルにおいて、前記読出データを構成する複数のビットを含む前記シリアルデータの送信を開始する、請求項1~3のいずれか1項に記載のデータ通信装置。
- クロックに同期してシリアルデータを送受信するデータ通信方法であって、
アドレスによって選択される複数の受信データを記憶するレジスタ回路からの読出データを選択するための、該アドレスを構成する複数ビットのうちの一部のビットを前記シリアルデータとしてクロックサイクル毎に受信し、
受信された前記一部のビットに基づき前記複数の受信データから複数の候補データを選択し、
前記アドレスの前記複数ビットのうちの前記一部のビットを除く残りのビットを前記シリアルデータとして受信し、
受信された前記残りのビットに基づき、前記複数の候補データを選択するクロックサイクルよりも後のクロックサイクルにおいて、前記複数の候補データから前記読出データを選択し、
選択された前記読出データを、前記シリアルデータとしてクロックサイクル毎に送信する、データ通信方法。 - 前記読出データを構成する複数のビットを含む前記シリアルデータの送信は、前記アドレスの前記複数ビットの受信が完了したクロックサイクルの次のクロックサイクルから開始される、請求項5記載のデータ通信方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/000188 WO2020144737A1 (ja) | 2019-01-08 | 2019-01-08 | データ通信装置及びデータ通信方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2020144737A1 JPWO2020144737A1 (ja) | 2021-10-28 |
JP7052087B2 true JP7052087B2 (ja) | 2022-04-11 |
Family
ID=71521502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020565047A Active JP7052087B2 (ja) | 2019-01-08 | 2019-01-08 | データ通信装置及びデータ通信方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP7052087B2 (ja) |
CN (1) | CN113272795B (ja) |
WO (1) | WO2020144737A1 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4160445B2 (ja) | 2003-05-26 | 2008-10-01 | 松下電器産業株式会社 | 画像処理システム及び画像処理方法 |
JP6417284B2 (ja) | 2015-06-16 | 2018-11-07 | 株式会社沖データ | インクジェットプリンター |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6417284A (en) * | 1987-07-09 | 1989-01-20 | Nippon Electric Ic Microcomput | Storage device |
JPH04160445A (ja) * | 1990-10-23 | 1992-06-03 | Nec Corp | メモリ集積回路 |
JP2000049623A (ja) * | 1998-07-30 | 2000-02-18 | Oki Electric Ind Co Ltd | 伝送方法、多重送信回路、多重受信回路、多重送受信回路 |
JP3920830B2 (ja) * | 2003-09-19 | 2007-05-30 | 三洋電機株式会社 | インターフェース回路、データ処理回路、データ処理システム、集積回路 |
JP2005352568A (ja) * | 2004-06-08 | 2005-12-22 | Hitachi-Lg Data Storage Inc | アナログ信号処理回路、並びに、そのデータレジスタ書換方法とそのデータ通信方法 |
JPWO2007108535A1 (ja) * | 2006-03-23 | 2009-08-06 | パナソニック株式会社 | 通信制御装置及び方法 |
JP2008054053A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 通信装置 |
JP2010039503A (ja) * | 2008-07-31 | 2010-02-18 | Panasonic Corp | シリアルメモリ装置及び信号処理システム |
JP5319572B2 (ja) * | 2010-02-23 | 2013-10-16 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | メモリ装置 |
-
2019
- 2019-01-08 JP JP2020565047A patent/JP7052087B2/ja active Active
- 2019-01-08 CN CN201980087067.4A patent/CN113272795B/zh active Active
- 2019-01-08 WO PCT/JP2019/000188 patent/WO2020144737A1/ja active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4160445B2 (ja) | 2003-05-26 | 2008-10-01 | 松下電器産業株式会社 | 画像処理システム及び画像処理方法 |
JP6417284B2 (ja) | 2015-06-16 | 2018-11-07 | 株式会社沖データ | インクジェットプリンター |
Also Published As
Publication number | Publication date |
---|---|
JPWO2020144737A1 (ja) | 2021-10-28 |
CN113272795A (zh) | 2021-08-17 |
WO2020144737A1 (ja) | 2020-07-16 |
CN113272795B (zh) | 2024-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4593393A (en) | Quasi parallel cyclic redundancy checker | |
CN1933028B (zh) | 具有突发读取等待功能的与非型快闪存储装置 | |
CN105183423B (zh) | 一种跨时钟域异步数据处理方法和装置 | |
JP5416211B2 (ja) | 半導体装置 | |
US6862296B1 (en) | Receive deserializer circuit for framing parallel data | |
EP0416513B1 (en) | Fifo memory device | |
US5426784A (en) | Serial to parallel data converting circuit | |
US4755971A (en) | Buffer memory for an input line of a digital interface | |
US4473879A (en) | Data transfer system in which time for transfer of data to a memory is matched to time required to store data in memory | |
JP7052087B2 (ja) | データ通信装置及びデータ通信方法 | |
JPH04503720A (ja) | デジタル信号処理装置のフレキシブル制御装置及び方法 | |
US5646906A (en) | Method & Apparatus for real-time processing of moving picture signals using flash memories | |
JP2001308832A (ja) | 速度変換装置 | |
EP0661648A2 (en) | Digital signal processing circuit | |
CN110209609B (zh) | 串行接口电路、半导体装置以及串行并行转换方法 | |
GB2243059A (en) | Disk drive controller. | |
JP2005072714A (ja) | データ受信回路 | |
JPS63245032A (ja) | 高速フレ−ム同期方式 | |
JP2655509B2 (ja) | シリアル/パラレル変換回路 | |
SU1062791A1 (ru) | Ассоциативное запоминающее устройство | |
JP3006000B2 (ja) | 非同期エラーパルス多重化回路 | |
Temnikov | An USB-driven controller of an experimental facility | |
JP2005260285A (ja) | データ圧縮装置 | |
JPS6239775B2 (ja) | ||
JPH08237229A (ja) | 多数決判定回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210518 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210518 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220322 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220330 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7052087 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |