JPH04160445A - メモリ集積回路 - Google Patents

メモリ集積回路

Info

Publication number
JPH04160445A
JPH04160445A JP2284866A JP28486690A JPH04160445A JP H04160445 A JPH04160445 A JP H04160445A JP 2284866 A JP2284866 A JP 2284866A JP 28486690 A JP28486690 A JP 28486690A JP H04160445 A JPH04160445 A JP H04160445A
Authority
JP
Japan
Prior art keywords
address
circuit
data
signal
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2284866A
Other languages
English (en)
Inventor
Katsumi Fujinami
藤浪　克美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2284866A priority Critical patent/JPH04160445A/ja
Publication of JPH04160445A publication Critical patent/JPH04160445A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ集積回路に関する。
〔従来の技術〕
従来のメモリ集積回路では、久方されたアドレス信号に
対応する読み出しデータを逐次読み出すす方式をとって
おり、又集積度の向上に伴い記憶領域を数分割し、アド
レスにより指定された分割領域を逐次読み出す。
〔発明が解決しようとする課題〕
上述した従来のメモリ集積回路は、分割された記憶領域
を指定された場合のみ読み出す方式であるため、どの領
域を読み出しても読み出しに一定の時間が必要となる欠
点がある。
又アドレスが変化する度に記憶領域が動作するため消費
電力が大きいという欠点がある。
〔課題を解決するための手段〕
本発明のメモリ集積回路は、複数の記憶領域と、各記憶
領域をアクセスする上位アドレスをデコードするデコー
ダ回路と、下位アドレスによりデータレジスタ内容を選
択出方する選択回路と、前記上位アドレスを保持するア
ドレスレジスタと、上位アドレスとアドレスレジスタを
比較する比較回路と、比較出力、アドレスセット信号、
書込み制御信号とにより内部タイミングを生成するタイ
ミング制御出力、下位アドレス、書込み制御信号とによ
り記憶領域への書込み、読出し状態を制御する書込み制
御回路とを含んで構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、記
憶領域１〜４とアドレスデコーダ５と読み出しデータレ
ジスタ６〜９と選択回路１０とアドレスレジスタ１１と
比較回路１２とタイミング発生回路１３と書込み制御回
路１４とにより構成される。
その詳細動作はまず書込み動作時には書込み制御信号２
３が低レベルで指定され、下位アドレス２０により指定
された記憶領域１〜４へ書込みデータ２４を入力し、上
位アドレス２１により指定された部分にデータを書き込
む。
次に読み出し動作について説明する。書込み制御信号２
３が高レベルで指定され書込み制御回路１４の出力５０
〜５３は読み出し禁止信号５４が高レベルの場合記憶領
域１〜４を同時に読みａし状態に設定する。上位アドレ
ス２１を入力したアドレスデコーダ５は記録領域１〜４
の指定したアドレスを読み出す。読み出されたデータは
データセット信号５５の入力によりデータレジスタ６〜
９にデータを保持する。保持されたデータは下位アドレ
ス２０により指定されたデータレジスタ６〜９の出力を
選択回路１０により読み出しデータ２５として出力する
。又上位アドレス２１はアドレスセット信号２２により
アドレスレジスタ１１に保持される。
次に上位アドレス２１が入力されるとアドレスレジスタ
１１とがアドレス比較回路１２により比較され不一致の
場合読み出し禁止信号５４が高レベルとなり、先述の読
み出し動作をくり返す。−致した場合はタイミング制御
回路１３・が一致信号５６を受は書込み制御回路１４に
読み出し低レベルの禁止信号５４を送出し出力５０〜５
３により記憶領域１〜４は読み出し／書込み禁止状態に
なると同時にデータセット信号５５の出力も禁止する。
そこで下位アドレス２０によりすでに読み出されたデー
タを保持する読み出しレジスタ６〜９の指定された読み
出しデータを選択出力する。従って、読み出し時間は下
位アドレス２０が選択回路１０に入力され、読み出しデ
ータ２５として出力する時間となり、記憶領域１〜４を
読み出すことにより高速に読み出せる。
本実施例では下位アドレス２０の２ｂｉｔにより連続し
て指定された４語を下位アドレス２０の変化により、す
でに保持されている読み出しデータを選択出力する。
〔発明の効果〕
以上説明したように本発明は、アドレスレジスタ１１と
比較回路１２とその出力によりタイミングを制御するタ
イミング制御回路１３と読み出しデータレジスタ８，７
，８．９と選択回路１０とを有することにより、連続し
た語を読み出す場合に記憶領域１〜４を読み出すことな
く高速に読み出しデータを取り出すことができるという
効果がある。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図である。 １〜４・・・記憶領域、５・・・アドレスデコーダ、６
〜９・・・読み出しデータレジスタ、１ｏ・・・選択回
路、１１・・・アドレスレジスタ、１２・・・比較回路
、１３・・・タイミング制御回路、１４・・・書込み制
御回路。

Claims (1)

    【特許請求の範囲】
  1. 複数の記憶領域と、各記憶領域をアクセスする上位アド
    レスをデコードするデコーダ回路と、下位アドレスによ
    りデータレジスタ内容を選択出力する選択回路と、前記
    上位アドレスを保持するアドレスレジスタと、上位アド
    レスとアドレスレジスタを比較する比較回路と、比較出
    力、アドレスセット信号、書込み制御信号とにより内部
    タイミングを生成するタイミング制御出力、下位アドレ
    ス、書込み制御信号とにより記憶領域への書込み、読出
    し状態を制御する書込み制御回路とを含むことを特徴と
    するメモリ集積回路。
JP2284866A 1990-10-23 1990-10-23 メモリ集積回路 Pending JPH04160445A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2284866A JPH04160445A (ja) 1990-10-23 1990-10-23 メモリ集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2284866A JPH04160445A (ja) 1990-10-23 1990-10-23 メモリ集積回路

Publications (1)

Publication Number Publication Date
JPH04160445A true JPH04160445A (ja) 1992-06-03

Family

ID=17684047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2284866A Pending JPH04160445A (ja) 1990-10-23 1990-10-23 メモリ集積回路

Country Status (1)

Country Link
JP (1) JPH04160445A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020144737A1 (ja) * 2019-01-08 2020-07-16 三菱電機株式会社 データ通信装置及びデータ通信方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020144737A1 (ja) * 2019-01-08 2020-07-16 三菱電機株式会社 データ通信装置及びデータ通信方法
JPWO2020144737A1 (ja) * 2019-01-08 2021-10-28 三菱電機株式会社 データ通信装置及びデータ通信方法

Similar Documents

Publication Publication Date Title
JPH0589663A (ja) 半導体記憶装置およびその出力制御方法
JPH04160445A (ja) メモリ集積回路
JPH0652678A (ja) 半導体記憶装置
JP3544678B2 (ja) 半導体記憶装置
JPH07312099A (ja) デュアルポートｒａｍのテスト方法
JPS6097454A (ja) デ−タ処理装置
JPS63292494A (ja) 半導体メモリ
JPS60211690A (ja) メモリ回路
JPS623504B2 (ja)
JPH03189989A (ja) 半導体メモリ
JP2589493B2 (ja) 半導体集積回路装置
JPS5918792B2 (ja) リフレツシユ読取り書込み制御方式
SU1211737A1 (ru) Устройство управлени обращением к пам ти
JPH04358220A (ja) 電子ディスク装置
JPS61250729A (ja) シフタ回路
JPH04341994A (ja) シリアルマスク付きビデオメモリ装置
JPS63201996A (ja) ダイナミツクメモリ集積回路
JPS63307556A (ja) 記憶装置
JPH0546467A (ja) Ｄｒａｍ制御装置及びこれを用いたメモリシステム
JPH0737378A (ja) メモリ素子
JPH04167291A (ja) 半導体記憶装置
JPS6364689A (ja) ランダムアクセスメモリ装置
JPH05158791A (ja) ２ポートメモリ
JPH06243688A (ja) 半導体集積記憶回路
JPS59162691A (ja) ダイナミツクｒａｍ