JPWO2020144737A1 - データ通信装置及びデータ通信方法 - Google Patents

Abstract

シフトレジスタ（１０２）は、シリアルクロック（ＣＬＫ）のサイクル毎のシリアル受信データ（ＳＤＩ）として、レジスタ回路（１０３）に記憶された複数のデータから読出データ（ＲＤＡＴ）を選択するためのアドレス（Ａ０〜Ａ７）の各ビットを受信する。レジスタセレクト回路（１０７）は、アドレス（Ａ０〜Ａ７）のうちの一部のビット（Ａ１〜Ａ７）に基づく複数のデータからの複数の候補データ（ＤＡＴ１，ＤＡＴ０）の選択と、複数ビットのうちの残りのビット（Ａ０）に基づく複数の候補データ（ＤＡＴ１，ＤＡＴ０）からの読出データ（ＲＤＡＴ）の選択とを、異なるクロックサイクルで実行する。シフトレジスタ（１１５）は、選択された読出データ（ＲＤＡＴ）を構成する複数のビットを、シリアルクロック（ＣＬＫ）のサイクル毎のシリアル送信データ（ＳＤＯ）として出力する。

Description

この発明は、データ通信装置及びデータ通信方法に関する。

電子機器等において、制御コマンドの書込及びステータス又はデータの読出にシリアル通信を実行するデータ通信装置が用いられる。このようなデータ通信装置では、応答性向上のために、全二重通信が行われることが一般的である。

特に、特開平９−５０６９１号公報（特許文献１）のように、内蔵された複数のレジスタの記憶データを、シリアル受信データに格納されたレジスタアドレス情報に基づいて選択するとともに、選択されたレジスタデータを、同一パケットのシリアル送信データとして送信する構成が用いられる。

このような、高速なシリアル通信システムにおいて、大量のレジスタデータが格納されている構成では、シリアル受信したレジスタアドレス情報からシリアル送信データを生成するためのレジスタデータの選択が、要求される時間内に完了しない虞がある。このような場合には、ボーレートを低下させたり、或いは、シリアル受信データのレジスタアドレスとシリアル送信データのレジスタデータのビット位置とを離すことによりシリアル通信フォーマットの自由度を低下させたりすることが必要となることが懸念される。

例えば、特許文献１に記載された半導体記憶装置では、レジスタ回路を偶数アドレス用と奇数アドレス用とに分けて配置する構成により、シリアル通信システムのボーレートの低下を防止している。

特開平９−５０６９１号公報

しかしながら、特許文献１の構成では、連続したアドレスのレジスタに対する連続アクセスは高速化できるものの、単発のレジスタデータの読出については高速化できないことが懸念される。

本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、クロックに同期したシリアルデータの送受信による、複数ビットのアドレスによる読出データの選択処理において、シリアル通信のボーレートの低下や通信フォーマットの自由度の低下を防止することである。

本発明のある局面によれば、クロックに同期して動作するデータ通信装置であって、受信回路と、レジスタ回路と、レジスタセレクト回路と、送信回路とを備える。受信回路は、クロックに同期してシリアルデータを受信する。レジスタ回路は、複数ビットで構成されるアドレスを含み、該アドレスによって選択される受信データを複数記憶する。レジスタセレクト回路は、受信回路によってクロックサイクル毎に前記シリアルデータとして受信された複数ビットに含まれるアドレスに従って、レジスタ回路に記憶された複数の受信データから読出データをクロックに同期して選択する。送信回路は、レジスタセレクト回路によって選択された読出データをクロックに同期してシリアルデータとして送信する。レジスタセレクト回路は、複数ビットのうちの一部のビットに基づく複数の受信データからの複数の候補データの選択と、複数ビットのうちの一部のビットを除く残りのビットに基づく、複数の候補データからの読出データの選択とを、異なるクロックサイクルで実行する。

本発明のさらの他の局面によれば、クロックに同期してシリアルデータを送受信するデータ通信方法であって、レジスタ回路に記憶された複数のデータから読出データを選択するためのアドレスを構成する複数ビットのうちの一部のビットをシリアルデータとしてクロックサイクル毎に受信し、アドレスによって選択される受信データを複数記憶するレジスタ回路からの読出データを選択するための、該アドレスを構成する複数ビットのうちの一部のビットをシリアルデータとしてクロックサイクル毎に受信し、受信された一部のビットに基づき前記複数のデータから複数の候補データを選択し、アドレスの複数ビットのうちの一部のビットを除く残りのビットをシリアルデータとして受信し、受信された残りのビットに基づき、複数の候補データを選択するクロックサイクルよりも後のクロックサイクルにおいて、複数の候補データから前記読出データを選択し、選択された読出データをシリアルデータとしてクロックサイクル毎に送信する。

本発明によれば、クロックに同期したシリアルデータの送受信によって、複数ビットのアドレスに従って、レジスタに記憶された複数のデータから読出データを選択する処理が１つのクロックサイクルに集中することを回避できるので、シリアル通信のボーレートの低下や通信フォーマットの自由度の低下を防止することができる。

実施の形態１に係るデータ通信装置の構成を説明するブロック図である。 実施の形態１に係るデータ通信装置の動作波形図の一例である。 比較例に係るレジスタセレクト回路の構成を説明するブロック図である。 図３に示されたレジスタセレクト回路を備えるデータ通信装置の動作波形図の一例である。 実施の形態２に係るデータ通信装置の構成を説明するブロック図である。 実施の形態２に係るデータ通信装置の動作波形図の一例である。

以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１は、実施の形態１に係るデータ通信装置の構成を説明するブロック図である。

図１を参照して、実施の形態１に係るデータ通信装置１００は、電子機器等の外部機器からシリアル受信データＳＤＩを受信するためのシリアル受信回路１０１と、上記外部機器へシリアル送信データＳＤＯを送信するためのシリアル送信回路１０６とを備える。

データ通信装置１００は、送受信データを格納するレジスタ回路１０３と、シリアル受信回路１０１及びシリアル送信回路１０６を制御するシリアル通信制御回路１０４と、シリアル受信およびシリアル送信のタイミングを生成するシリアルタイミング制御回路１０５とをさらに備える。

シリアル受信回路１０１は、シリアル受信用のシフトレジスタ１０２を有する。シリアル送信回路１０６は、シリアル送信用のシフトレジスタ１１５を有する。シフトレジスタ１０２は、シリアルクロックＣＬＫに同期動作して、シリアル受信データＳＤＩを受信する。シフトレジスタ１１５は、シフトレジスタ１０２と共通のシリアルクロックＣＬＫに同期動作して、シリアル送信データＳＤＯを出力する。

レジスタ回路１０３は、ｎビット（ｎ：３以上の自然数）のアドレスに応じて選択可能である、２^ｎ個の受信データを記憶することが可能である。受信データの各々は、ｋビット（ｋ：２以上の自然数）で構成される。例えば、レジスタ回路１０３は、ｎビットのアドレスによって選択される２^ｎ個のレジスタ（図示せず）を内蔵しており、各レジスタは、ｋビットの受信データを記憶することができる。以下では、ｎ＝８、かつ、ｋ＝８であるものとし、アドレスＡ０〜Ａ７によって、レジスタ回路１０３に格納される２⁸＝２５６個の受信データ（レジスタ）のうちの１個が選択されて、ｋビット（８ビット）の受信データが、シリアル送信データＳＤＯとして、データ通信装置１００から出力される例を説明する。

シリアル送信回路１０６は、レジスタ回路１０３の２^ｎ個のデータ（受信データ）から１個の読出データＲＤＡＴを選択するレジスタセレクト回路１０７をさらに有する。レジスタセレクト回路１０７は、第１段のセレクタ１０８及び１０９と、第２段のセレクタ１１４とを有する。第１段のセレクタ１０８及び１０９と、第２段のセレクタ１１４の各々は、シリアル通信制御回路１０４によって、シリアルクロックＣＬＫと同期動作するように制御される。

第１段のセレクタ１０８及び１０９は、アドレスＡ０〜Ａ７のうちのアドレスＡ１〜Ａ７に基づいて、１２８（２^(n-1)）：１（１２８ ｔｏ １）の選択を行う。この結果、第１段のセレクタ１０８は、入力されたアドレスＡ１〜Ａ７及び、Ａ０＝“０”によって選択されるＤＡＴ０を候補データとして出力する。同様に、第１段のセレクタ１０９は、入力されたアドレスＡ１〜Ａ７及び、Ａ０＝“１”によって、選択されるＤＡＴ１を候補データとして出力する。即ち、候補データＤＡＴ０及びＤＡＴ１は、レジスタ回路１０３に記憶された２^ｎ個のデータから、アドレスＡ１〜Ａ７によって選択されたものである。

第１段のセレクタ１０８及び１０９による候補データＤＡＴ０及びＤＡＴ１の選択は、同一のクロックサイクルで実行され、かつ、当該クロックサイクルにおいて、候補データＤＡＴ０及びＤＡＴ１は、第２段のセレクタ１１４へ入力される。

第２段のセレクタ１１４は、入力されたアドレスＡ０に基づいて、第１段のセレクタ１０８及び１０９からの候補データＤＡＴ０及びＤＡＴ１の一方を読出データＲＤＡＴとして選択して、シフトレジスタ１１５へ出力する。例えば、入力されたアドレスＡ０＝“０”のときには、候補データＤＡＴ０が選択される一方で、入力されたアドレスＡ０＝“１”のときには、候補データＤＡＴ１が選択される。

この結果、シフトレジスタ１１５へは、入力されたアドレスＡ０〜Ａ７に基づいてレジスタセレクト回路１０７によって選択された、ｋビットの読出データＲＤＡＴが入力される。シフトレジスタ１１５は、シリアルクロックＣＬＫに同期して、ｋビットの読出データＲＤＡＴの１ビットずつを、シリアル送信データＳＤＯとして出力する。

図２は、実施の形態１に係るデータ通信装置１００の動作波形図である。図２には、シリアルクロックＣＬＫの各サイクル（クロックサイクル）におけるシリアル受信データＳＤＩ及びシリアル送信データＳＤＯの内容が示される。図中では、他のコマンド又はデータを割り当て可能である、“Don't Care（Ｄ．Ｃ）”のクロックサイクルには斜線が付されている。

図２を参照して、シリアルクロックＣＬＫの立下りに同期して、外部機器からのシリアル受信データＳＤＩが、シリアル受信回路１０１に入力される。シリアル受信回路１０１の内部のシフトレジスタ１０２は、シリアルクロックＣＬＫの立ち上がりに同期して、シリアル受信データＳＤＩを取り込む。

時刻ｔ０を含むクロックサイクルで取り込まれたシリアル受信ビットの値から、シリアル受信データＳＤＩがリードコマンド（ＲＣＭ）であることが確定する。更に、時刻ｔ１〜ｔ７を含むクロックサイクルで取り込まれたシリアル受信ビットの値から、アドレスＡ７〜Ａ１が確定する。

時刻ｔ７を含むクロックサイクルでは、ｎビットのアドレスのうちの１ビット、ここではアドレスＡ０が未確定であるため、レジスタ回路１０３から読み出されるべきデータには、２通りの可能性がある。従って、当該クロックサイクルでは、アドレスＡ１〜Ａ７が第１段のセレクタ１０８及び１０９に入力される。この結果、第１段のセレクタ１０８及び１０９は、当該クロックサイクル内において、確定したアドレスＡ１〜Ａ７及び未確定のＡ０＝“０”に対応する候補データＤＡＴ０、及び、確定したアドレスＡ１〜Ａ７及び未確定のＡ０＝“１”に対応する候補データＤＡＴ１を選択して、第２段のセレクタ１１４に対して出力する。

時刻ｔ８を含むクロックサイクルで取り込まれたシリアル受信ビットの値から、未確定のアドレスＡ０が確定する。確定したアドレスＡ０は、第２段のセレクタ１１４に入力される。第２段のセレクタ１１４は、当該クロックサイクル内において、第１段のセレクタ１０８及び１０９からの候補データＤＡＴ０及びＤＡＴ１の一方を、確定したアドレスＡ０に従って選択することで、読出データＲＤＡＴとして確定する。このように、レジスタセレクト回路１０７は、候補データＤＡＴ０，ＤＡＴ１を選択するクロックサイクルよりも後のクロックサイクルにおいて、読出データＲＤＡＴを確定している。即ち、レジスタセレクト回路１０７は、複数のクロックサイクルに分けた、２^ｎ個のデータからの段階的な選択によって、読出データＲＤＡＴを確定している。

この結果、時刻ｔ９を含むクロックサイクルでは、アドレスＡ０〜Ａ７に従って選択される読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０が確定している。従って、シフトレジスタ１１５は、時刻ｔ９〜ｔ１６を含むクロックサイクルの各々において、読出データを構成するビットＲＤ７〜ＲＤ０を、シリアル送信データＳＤＯとしてシリアルに出力する。

又、コマンド及びアドレスＡ０〜Ａ７がシリアル受信データＳＤＩとして取り込まれる、時刻ｔ０〜ｔ８を含むクロックサイクルでは、シリアル送信データＳＤＯは、“Don't Care（Ｄ．Ｃ）”とされる。一方で、読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０がシリアル送信データＳＤＯとして送信される、時刻ｔ９〜ｔ１６を含むクロックサイクルでは、シリアル受信データＳＤＩは、“Don't Care（Ｄ．Ｃ）”とされる。

これにより、実施の形態１に係るデータ通信装置では、コマンド１ビット、アドレス８ビット（ｎ＝８）、及び、データ８ビット（ｋ＝８）から構成される全二重シリアル通信フォーマットに従い、外部機器からレジスタリードコマンドを受信し、同一パケットにてレジスタ回路１０３からの読出データを返信する通信を行うことができる。

図３には、比較例に係るレジスタセレクト回路の構成が示される。
図３を参照して、比較例のレジスタセレクト回路１１０は、ｎビット（ｎ＝８）のアドレスＡ０〜Ａ７を受けて、１個のクロックサイクルにて、レジスタ回路１０３の２^ｎ個のデータ（レジスタ）のうちの１つを選択する。即ち、レジスタセレクト回路１０７は、シフトレジスタ１１５に対して、図１の第２段のセレクタ１１４と同様の読出データＲＤＡＴを直接出力する。この結果、実施の形態１のデータ通信装置では、２個のクロックサイクル内で２５６：１（２^ｎ：１）のレジスタ選択を行うのに対して、比較例の構成では、１個のクロックサイクル内で同規模のレジスタ選択を実行する必要がある。

従って、比較例のレジスタセレクト回路１１０による選択処理が間に合わない場合には、シリアルクロックＣＬＫの周波数を低下することが必要となり、シリアル通信速度が低下することが懸念される。

一方で、シリアルクロック周波数を同一に維持すると、図４に示すように、アドレスＡ０と読出データＲＤＡＴのビットＲＤ７との間にダミービットを設ける等、通信フォーマットの自由度の低下を招くことが懸念される。

図４を参照して、図２と同様の時刻ｔ０〜ｔ８を含むクロックサイクルにおいて、リードコマンド（ＲＣＭ）及びアドレスＡ０〜Ａ７が取り込まれることで、時刻ｔ８を含むクロックサイクルでアドレスＡ０〜Ａ７が確定する。一方で、レジスタセレクト回路１１０による２５６：１（２^ｎ：１）の選択処理に、図３と同様に、２個のクロックサイクルを要すると仮定すると、比較例では、アドレスＡ０〜Ａ７に従って選択される読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０は、次の時刻ｔ９を含むクロックサイクルでは未確定である場合が生じる虞があり、この場合には、さらに次の時刻ｔ１０を含むクロックサイクルにおいて、シフトレジスタ１１５から出力可能な状態となってしまう。このため、時刻ｔ１０〜ｔ１７を含むクロックサイクルにて、読出データを構成するビットＲＤ７〜ＲＤ０がシリアル送信データＳＤＯとしてシリアルに出力されることになる。

この結果、図４の動作波形では、アドレスが確定したクロックサイクルから、読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０のシリアル送信が開始されるクロックサイクルの間に、シリアル受信データＳＤＩ及びシリアル送信データＳＤＯの両方が“Don't Care（Ｄ．Ｃ）”となるクロックサイクル（図４中の時刻ｔ９を含むクロックサイクル）が生じてしまう。このことは、シリアルビット長の増加等により、通信フォーマットの自由度を低下させてしまう。

これに対して、実施の形態１に係るデータ通信装置によれば、ｎビットのアドレスの一部ビットずつを用いて、複数のクロックサイクルを用いて２^ｎ：１の選択処理を実行することができるため、全二重通信のシリアル通信速度のボーレートの低下や通信フォーマットの自由度の低下を防止することができる。

尚，実施の形態１では、複数ビットのアドレスＡ０〜Ａ７のうち、候補データＤＡＴ０及びＤＡＴ１を選択するためのアドレスＡ１〜Ａ７が「一部のビット」の一実施例に対応する。又、候補データＤＡＴ０，ＤＡＴ１から読出データＲＤＡＴを選択するためのアドレスＡ０は「残りのビット」の一実施例に対応する。

実施の形態２．
実施の形態１では、ｎビットのアドレスを２つに分けて、（ｎ−１）ビットに基づくレジスタ選択と、１ビットに基づくレジスタ選択とを、２個のクロックサイクルを用いて段階的に実行する例を説明した。しかしながら、この分割数ｍは２に限定されず、任意の２以上の自然数とすることができる（２≦ｍ＜ｎ）。実施の形態２では、ｍ＝３とする構成例を説明する。

図５は、実施の形態２に係るデータ通信装置の構成を説明するブロック図である。
図５を参照して、実施の形態２に係るデータ通信装置２００は、実施の形態１に係るデータ通信装置１００（図１）と比較して、シリアル送信回路１０６に代えて、シリアル送信回路２０６を備える点で異なる。シリアル送信回路２０６は、レジスタセレクト回路２０７と、図１と同様のシフトレジスタ１１５とを有する。実施の形態２に係るデータ通信装置２００のその他の部分の構成は、実施の形態１に係るデータ通信装置１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、実施の形態２においても、実施の形態１と同様に、ｎ＝８、かつ、ｋ＝８であるものとし、アドレスＡ０〜Ａ７によって、レジスタ回路１０３に格納される２⁸＝２５６個のデータ（レジスタ）のうちの１個が選択されて、シリアル送信データＳＤＯとして、ｋビット（８ビット）で構成される読出データＲＤＡＴがデータ通信装置２００から出力される例を説明する。

レジスタセレクト回路２０７は、第１段のセレクタ２０８〜２１１と、第２段のセレクタ２１２，２１３と、第３段のセレクタ２１４とを有する。各セレクタ２０８〜２１４は、シリアル通信制御回路１０４によって、シリアルクロックＣＬＫと同期動作するように制御される。

第１段のセレクタ２０８〜２１１は、アドレスＡ０〜Ａ７のうちのアドレスＡ２〜Ａ７に基づいて、６４（２^(n-2)）：１（６４ ｔｏ １）の選択を行う。この選択では、アドレスＡ０及びＡ１が未確定であるので、（Ａ０，Ａ１）＝（０，０）、（０，１）、（１，０）、及び、（１，１）の４通りの可能性が残っている。

第１段のセレクタ２０８は、入力されたアドレスＡ２〜Ａ７及び、Ａ１＝“０”，Ａ０＝“０”によって選択される候補データＤＡＴ００を出力する。同様に、第１段のセレクタ２０９は、入力されたアドレスＡ２〜Ａ７及び、Ａ１＝“０”，Ａ０＝“１”によって選択される候補データＤＡＴ０１を出力する。又、第１段のセレクタ２１０からは、入力されたアドレスＡ２〜Ａ７及び、Ａ１＝“１”，Ａ０＝“０”によって選択される候補データＤＡＴ１０が出力され、第１段のセレクタ２１１からは、入力されたアドレスＡ２〜Ａ７及び、Ａ１＝“１”，Ａ０＝“１”によって選択される候補データＤＡＴ１１が出力される。第１段のセレクタ２０８〜２１１による候補データＤＡＴ００〜ＤＡＴ１１の選択は、同一のクロックサイクルで実行され、かつ、当該クロックサイクルにおいて、候補データＤＡＴ００，ＤＡＴ０１は、第２段のセレクタ２１２へ入力され、候補データＤＡＴ１０，ＤＡＴ１１は、第２段のセレクタ２１３へ入力される。即ち、候補データＤＡＴ００、ＤＡＴ０１、ＤＡＴ１０、及びＤＡＴ１１は、レジスタ回路１０３に記憶された２^ｎ個のデータ（受信データ）から、アドレスＡ２〜Ａ７によって選択されたものである。

第２段のセレクタ２１２は、入力されたアドレスＡ１に基づいて、第１段のセレクタ２０８及び２０９からの候補データＤＡＴ００及びＤＡＴ０１の一方を選択して、候補データＤＡＴ０として出力する。同様に、第２段のセレクタ２１３は、入力されたアドレスＡ１に基づいて、第１段のセレクタ２１０及び２１１からの候補データＤＡＴ１０及びＤＡＴ１１の一方を選択して、候補データＤＡＴ１として出力する。この選択では、アドレスＡ０が未確定であるので、Ａ０＝“０”及び“１”の２通りの可能性が残っている。

第２段のセレクタ２１２及び２１３による候補データＤＡＴ０及びＤＡＴ１の選択は、同一のクロックサイクルで実行され、かつ、当該クロックサイクルにおいて、候補データＤＡＴ０及びＤＡＴ１は、第３段のセレクタ２１４へ入力される。

第３段のセレクタ２１４は、入力されたアドレスＡ０に基づいて、第２段のセレクタ２１２及び２１３からの候補データＤＡＴ０及びＤＡＴ１の一方を読出データＲＤＡＴとして選択して、シフトレジスタ１１５へ出力する。例えば、入力されたアドレスＡ０＝“０”のときには、候補データＤＡＴ０が出力される一方で、入力されたアドレスＡ０＝“１”のときには、候補データＤＡＴ１が出力される。

この結果、シフトレジスタ１１５へは、入力されたアドレスＡ０〜Ａ７に基づいて、３個のクロックサイクルに分けてレジスタセレクト回路２０７で選択された、ｋビットの読出データＲＤＡＴが入力される。シフトレジスタ１１５は、シリアルクロックＣＬＫに同期して、ｋビットの読出データＲＤＡＴの１ビットずつを、シリアル送信データＳＤＯとして出力する。

図６は、実施の形態２に係るデータ通信装置２００の動作波形図である。
図６を参照して、図２と同様の時刻ｔ０〜ｔ６を含むクロックサイクルにおいて、リードコマンド（ＲＣＭ）及びアドレスＡ２〜Ａ７が取り込まれる。時刻ｔ６を含むクロックサイクルでは、ｎビットのアドレスのうちの２ビット、ここではアドレスＡ０及びＡ１が未確定であるため、レジスタ回路１０３から読み出されるべき受信データには、４通りの可能性がある。従って、当該クロックサイクルでは、アドレスＡ２〜Ａ７が第１段のセレクタ２０８〜２１１に入力される。

この結果、第１段のセレクタ２０８及び２０９は、当該クロックサイクル内において、確定したアドレスＡ２〜Ａ７及び未確定のＡ１＝“０”かつＡ０＝“０”の候補データＤＡＴ００、及び、確定したアドレスＡ２〜Ａ７及び未確定のＡ１＝“０”かつＡ０＝“１”の候補データＤＡＴ０１を、第２段のセレクタ２１２に対してそれぞれ出力する。

同様に、第１段のセレクタ２１０及び２１１は、当該クロックサイクル内において、確定したアドレスＡ２〜Ａ７及び未確定のＡ１＝“１”かつＡ０＝“０”の候補データＤＡＴ１０、及び、確定したアドレスＡ２〜Ａ７及び未確定のＡ１＝“１”かつＡ０＝“１”の候補データＤＡＴ１１を、第２段のセレクタ２１３に対してそれぞれ出力する。

次の時刻ｔ７を含むクロックサイクルで取り込まれたシリアル受信ビットの値から、未確定のアドレスＡ１が確定する。確定したアドレスＡ１は、第２段のセレクタ２１２及び２１３に入力される。第２段のセレクタ２１２は、当該クロックサイクル内において、確定したアドレスＡ１に従って候補データＤＡＴ００及びＤＡＴ０１の一方を選択し、候補データＤＡＴ０として第３段のセレクタ２１４へ出力する。同様に、第２段のセレクタ２１３は、当該クロックサイクル内において、確定したアドレスＡ１に従って候補データＤＡＴ１０及びＤＡＴ１１の一方を選択し、候補データＤＡＴ１として第３段のセレクタ２１４へ出力する。

さらに次の時刻ｔ８を含むクロックサイクルで取り込まれたシリアル受信ビットの値から、未確定のアドレスＡ０が確定する。確定したアドレスＡ０は、第３段のセレクタ２１４に入力される。第３段のセレクタ２１４は、当該クロックサイクル内において、第２段のセレクタ２１２及び２１３からの候補データＤＡＴ０及びＤＡＴ１の一方を、確定したアドレスＡ０に従って、読出データＲＤＡＴとして確定する。実施の形態２においても、レジスタセレクト回路２０７は、候補データＤＡＴ０，ＤＡＴ１を選択するクロックサイクルよりも後のクロックサイクルにおいて、読出データＲＤＡＴを確定しており、複数のクロックサイクルに分けた、２^ｎ個のデータからの段階的な選択によって読出データＲＤＡＴを確定していることが理解される。

この結果、図２と同様に、次の時刻ｔ９を含むクロックサイクルでは、アドレスＡ０〜Ａ７に従って選択される読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０が確定している。従って、シフトレジスタ１１５は、時刻ｔ９〜ｔ１６を含む各クロックサイクル（シリアルクロックＣＬＫの立ち下がりエッジ）において、読出データＲＤＡＴを構成するビットＲＤ７〜ＲＤ０を、シリアル送信データＳＤＯとして出力することができる。

このように、実施の形態２に係るデータ通信装置においても、ｎビットのアドレスの一部ビットずつを用いて、複数のクロックサイクルを用いて２^ｎ：１の選択処理を実行することによって、全二重通信のシリアル通信速度のボーレートの低下や通信フォーマットの自由度の低下を防止することができる。即ち、予め定められた全二重シリアル通信フォーマットに従って、外部機器からレジスタリードコマンドを受信し、同一パケットにてレジスタ回路１０３からの読出データを返信する通信を行うことができる。

尚，実施の形態２では、複数ビットのアドレスＡ０〜Ａ７のうち、候補データＤＡＴ０，ＤＡＴ１を含む候補データＤＡＴ００〜ＤＡＴ１１を選択するためのアドレスＡ２〜Ａ７が「一部のビット」の一実施例に対応する。又、候補データＤＡＴ００〜ＤＡＴ１１から読出データＤＡＴを確定するためのアドレスＡ０，Ａ１は「残りのビット」の一実施例に対応する。即ち、実施の形態２に示されるように、一部のビットに基づいて選択された「候補データ」からの、残りのビットに基づく「読出データ」の選択は、複数のクロックサイクルに亘って実行されてもよい。

又、実施の形態１及び２では、ｎビットのアドレスによる２^ｎ：１のレジスタ選択処理をｍ段階に分割する際に、ｍ＝２及びｍ＝３とする例をそれぞれ説明したが、上述のように、分割数ｍ（ｍ：（２≦ｍ＜ｎ）の自然数）は任意とすることができる。但し、分割数の増加に応じてレジスタの配置個数が増加するデメリットも生じるため、通信速度及び回路規模のトレードオフを考慮して、分割数ｍを決定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１００，２００ データ通信装置、１０１ シリアル受信回路、１０２ シフトレジスタ（シリアル受信用）、１１５ シフトレジスタ（シリアル送信用）、１０３ レジスタ回路、１０４ シリアル通信制御回路、１０５ シリアルタイミング制御回路、１０６，２０６ シリアル送信回路、１０７，１１０，２０７ レジスタセレクト回路、１０８，１０９，１１４，２０８〜２１４ セレクタ、Ａ０〜Ａ７ アドレス、ＣＬＫ シリアルクロック、ＤＡＴ０，ＤＡＴ００，ＤＡＴ１，ＤＡＴ０１，ＤＡＴ１０，ＤＡＴ１１ 候補データ、ＲＤ０〜ＲＤ７ ビット（読出データ）、ＲＤＡＴ 読出データ、ＳＤＩ シリアル受信データ、ＳＤＯ シリアル送信データ。

Claims (5)

1. クロックに同期して動作するデータ通信装置であって、
   前記クロックに同期してシリアルデータを受信する受信回路と、
   複数ビットで構成されるアドレスを含み、該アドレスによって選択される複数の受信データを記憶するレジスタ回路と、
   前記受信回路によってクロックサイクル毎に前記シリアルデータとして受信された前記複数ビットに含まれる前記アドレスに従って、前記レジスタ回路に記憶された複数の前記受信データから読出データを前記クロックに同期して選択するレジスタセレクト回路と、
   前記レジスタセレクト回路によって選択された前記読出データを前記クロックに同期してシリアルデータとして送信する送信回路とを備え、
   前記レジスタセレクト回路は、前記複数ビットのうちの一部のビットに基づく前記複数の受信データからの複数の候補データの選択と、前記複数ビットのうちの前記一部のビットを除く残りのビットに基づく、前記複数の候補データからの前記読出データの選択とを、異なるクロックサイクルで実行する、データ通信装置。
2. 前記レジスタセレクト回路は、
   前記アドレスの前記一部のビットが前記受信回路によって受信されると前記複数の受信データから前記複数の候補データの選択を実行し、前記複数の候補データの選択後に、前記残りのビットが前記受信回路によって受信されるのに応じて、前記複数の候補データから前記読出データの選択を実行し、
   前記読出データは、前記受信回路によって前記アドレスの前記複数ビットの受信が完了したクロックサイクルにおいて選択される、請求項１記載のデータ通信装置。
3. 前記送信回路は、前記複数ビットの受信が完了したクロックサイクルの次のクロックサイクルにおいて、前記読出データを構成する複数のビットを含む前記シリアルデータの送信を開始する、請求項１又は２に記載のデータ通信装置。
4. クロックに同期してシリアルデータを送受信するデータ通信方法であって、
   アドレスによって選択される複数の受信データを記憶するレジスタ回路からの読出データを選択するための、該アドレスを構成する複数ビットのうちの一部のビットを前記シリアルデータとしてクロックサイクル毎に受信し、
   受信された前記一部のビットに基づき前記複数の受信データから複数の候補データを選択し、
   前記アドレスの前記複数ビットのうちの前記一部のビットを除く残りのビットを前記シリアルデータとして受信し、
   受信された前記残りのビットに基づき、前記複数の候補データを選択するクロックサイクルよりも後のクロックサイクルにおいて、前記複数の候補データから前記読出データを選択し、
   選択された前記読出データを、前記シリアルデータとしてクロックサイクル毎に送信する、データ通信方法。
5. 前記読出データを構成する複数のビットを含む前記シリアルデータの送信は、前記アドレスの前記複数ビットの受信が完了したクロックサイクルの次のクロックサイクルから開始される、請求項４記載のデータ通信方法。

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