JP2005072714A - データ受信回路 - Google Patents
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Abstract
【課題】 所定ビット数のユーザ情報と、同期情報とから構成される伝送データが、所定ビット数を単位として伝送される伝送システムにおいて、受信した伝送データの出力までの応答性能を向上させることができるデータ受信回路を提供する。
【解決手段】 本発明に係るデータ受信回路は、受信した伝送データの中における同期情報の位置を特定する同期ヘッダ抽出部11と、当該伝送データを所定のデータ格納容量を用いて繰り返し格納するFIFOレジスタ14と、特定された同期情報の位置に基づいて、格納部の所定の位置に同期情報が格納されるように、受信した伝送データを第1の所定ビット数毎に格納部に順次書き込み、書き込まれた伝送データを格納部の先頭位置からユーザ情報と同期情報とによって構成される伝送データとして順次読み出す書込み/読出し制御部15とを備える。
【選択図】 図1
【解決手段】 本発明に係るデータ受信回路は、受信した伝送データの中における同期情報の位置を特定する同期ヘッダ抽出部11と、当該伝送データを所定のデータ格納容量を用いて繰り返し格納するFIFOレジスタ14と、特定された同期情報の位置に基づいて、格納部の所定の位置に同期情報が格納されるように、受信した伝送データを第1の所定ビット数毎に格納部に順次書き込み、書き込まれた伝送データを格納部の先頭位置からユーザ情報と同期情報とによって構成される伝送データとして順次読み出す書込み/読出し制御部15とを備える。
【選択図】 図1
Description
本発明は、所定ビット数のユーザ情報と、同期情報とから構成される伝送データを受信するデータ受信回路、例えば、64B/66B符号を用いて符号化された伝送データを受信するデータ受信回路に関する。
従来、上位レイヤにおいて生成されたデータ(ユーザ情報)をLANなどの伝送システムを介して伝送する場合の符号化方法として、64B/66B符号が用いられている。64B/66B符号では、64ビットのデータと、2ビットの同期ヘッダ(同期情報)から構成される66ビットの情報が、伝送データとして伝送される。
このような64B/66B符号を用いた伝送システムにおいて、当該伝送データが64ビット単位で伝送される場合、一般的に、データ受信回路は、受信した64ビット単位の伝送データを66ビット単位に区切り直すとともに、66ビット単位に区切り直された伝送データの中から同期ヘッダ(SH)の位置を特定し、同期ヘッダ(SH)を最上位ビット、すなわち、MSB(Most Significant Bit)側に、同期ヘッダ(SH)に続く64ビットのデータをLSB(Least Significant Bit)側にして、66ビットの伝送データを出力する(例えば、非特許文献1参照)。
図5は、64B/66B符号により符号化された伝送データを64ビット単位で受信する、従来のデータ受信回路の論理ブロック構成を示している。
同図に示すように、データ受信回路100は、受信した64ビット単位のデータを66ビット単位に区切り直し、伝送データの速度変換処理を実行する速度変換部110と、66ビット単位に区切り直された伝送データの中から同期ヘッダ(SH)の位置を特定し、同期ヘッダ(SH)をMSB側として、66ビット単位の伝送データを出力するブロック同期処理を実行するブロック同期部120とを備えている。
また、ブロック同期部120は、66ビット単位に変換された伝送データを格納するレジスタ121と、同期ヘッダをMSB側として出力するために伝送データの読出し位置をシフトさせる多ビットシフタ122を有している。
図6は、図5に示したデータ受信回路100による伝送データの受信処理の概念を示している。同図(a)は、64B/66B符号を用いて符号化された伝送データを示している。同図(a)に示すように、伝送データは、64ビットのデータと2ビットの同期ヘッダ(SH)とによって構成され、64ビット毎に同期ヘッダ(SH)が付加されている。
同図(b)は、データ受信回路100が受信する64ビット単位の伝送データの例を示している。同図(b)に示すように、64ビット単位で伝送される伝送データの中におけるに同期ヘッダ(SH)の位置は不定である。
同図(c)は、速度変換部110において、64ビット単位で受信した伝送データが、66ビット単位の伝送データに変換された状況を示している。また、ここで、ブロック同期部120は、66ビット単位に変換された伝送データの中における同期ヘッダ(SH)の位置を特定する。
同図(d)は、ブロック同期部120において、65ビットの範囲までシフト処理が可能な多ビットシフタ122を用いて、伝送データの読出し位置をシフトし、2ビットの同期ヘッダ(SH)をMSB側とする66ビットの伝送データを出力する状態を示している。
"IEEE Standard for Information Technology - Local & Metropolitan Area Networks - Part 3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications - Media Access Control (MAC) Parameters, Physical Layer, and Management Parameters for 10 Gb/s Operation" (802.3ae)、IEEE、2002年6月
"IEEE Standard for Information Technology - Local & Metropolitan Area Networks - Part 3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications - Media Access Control (MAC) Parameters, Physical Layer, and Management Parameters for 10 Gb/s Operation" (802.3ae)、IEEE、2002年6月
しかしながら、上述した従来のデータ受信回路において、同期ヘッダを最上位ビットとして伝送データを出力するために用いられる多ビットシフタは、ハードウェアが大規模な上に、受信した伝送データの出力までの応答性能が低いという問題があった。すなわち、多ビットシフタが、データ受信回路の応答性能を決定する上での律速要因となっていた。
そこで、本発明は、以上の点に鑑みてなされたもので、所定ビット数のユーザ情報と、同期情報とから構成される伝送データが、所定ビット数を単位として伝送される伝送システムにおいて、受信した伝送データの出力までの応答性能を向上させることができるデータ受信回路を提供することをその目的とする。
上述した課題を解決するため、本発明は、次のような特徴を有している。まず、本発明の第1の特徴は、第1の所定ビット数を有するユーザ情報(データ)と、第2の所定ビット数を有する同期情報(同期ヘッダ)とによって構成される伝送データが、前記第1の所定ビット数を単位として伝送される伝送システムにおいて用いられるデータ受信回路であって、受信した前記伝送データの中における前記同期情報の位置を特定する同期情報位置特定部(同期ヘッダ抽出部11)と、所定のデータ格納容量を有し、受信した前記伝送データを前記所定のデータ格納容量を用いて繰り返し格納する格納部(FIFOレジスタ14)と、前記同期情報位置特定部によって特定された前記同期情報の位置に基づいて、前記格納部の所定の位置に同期情報が格納されるように、受信した前記伝送データを前記第1の所定ビット数毎に前記格納部に順次書き込む書込み制御部(書込み/読出し制御部15)と、前記格納部に書き込まれた前記伝送データを前記格納部の先頭位置から前記ユーザ情報と前記同期情報とによって構成される伝送データとして順次読み出す読出し制御部(書込み/読出し制御部15)とを備えることを要旨とする。
かかる特徴によれば、書込み制御部が、受信した伝送データの中における同期情報の位置に基づいて、当該伝送データを、第1の所定ビット数毎に、格納部の所定の位置に同期情報が格納されるように格納部に順次書き込み、読出し制御部が、格納部の先頭位置から、格納部に書き込まれた伝送データをユーザ情報と同期情報とによって構成される伝送データとして順次読み出すため、ユーザ情報と同期情報とによって構成される伝送データを出力するために伝送データの読出し位置のシフト処理を実行する多ビットシフタが不要となり、受信した伝送データの出力までの応答性能を向上させることができる。
本発明の第2の特徴は、本発明の第1の特徴において、前記第1の所定ビット数が64ビット、及び前記第2の所定ビット数が2ビットであり、前記格納部が、16ビットを1ワードとして、33ワード分の前記伝送データを繰り返し格納する容量を有し、前記書込み制御部が、前記同期情報の位置に基づいて、前記格納部の所定の位置に前記同期情報が格納されるように、受信した前記伝送データを64ビット毎に前記格納部に順次書込み、前記読出し制御部が、前記格納部の先頭ワードの最上位ビットから、書き込まれた前記伝送データを前記ユーザ情報と前記同期情報とによって構成される66ビットの伝送データとして順次読み出すことを要旨とする。
かかる特徴によれば、格納部が、16ビットを1ワードとして、33ワード分の伝送データを繰り返し格納する容量を有し、書込み制御部が、同期情報の位置に基づいて、格納部の所定の位置に同期情報が格納されるように、受信した前記伝送データを64ビット毎に格納部に順次書込むとともに、読出し制御部が、書き込まれた伝送データを格納部の先頭ワードの最上位ビット(MSB)から、ユーザ情報と同期情報とによって構成される66ビットの伝送データとして、順次読み出す。
このため、64B/66B符号を用いて符号化された伝送データが、64ビット単位で伝送される伝送システムにおいて用いられるデータ受信回路において、ユーザ情報と同期情報とによって構成される伝送データを出力するために伝送データの読出し位置のシフト処理を実行する多ビットシフタが不要となり、受信した伝送データの出力までの応答性能を向上させることができる。
つまり、受信した64ビット単位の伝送データにおける、33通りの同期情報の位置(同期情報が、64ビットの伝送データの0及び1ビット目に位置する場合から、62及び63ビット目に位置する場合までの32通り、さらに、同期情報が64ビットの伝送データに含まれない場合の1通り)に基づいて、受信した64ビット単位の伝送データが、格納部の所定の位置に同期情報が位置するように順次書き込まれることにより、格納部の先頭ワードの最上位ビット(MSB)に同期情報が位置するように伝送データが格納部に書き込まれるため、書き込まれた伝送データを格納部の先頭ワードの最上位ビットから66ビット単位で順次読み出すことにより、64ビットのユーザ情報と2ビットの同期情報とによって構成される66ビットの伝送データを順次出力することができる。
本発明によれば、所定ビット数のユーザ情報と、同期情報とから構成される伝送データが、所定ビット数を単位として伝送される伝送システムにおいて、受信した伝送データの出力までの応答性能を向上させることができるデータ受信回路を提供することができる。
(本実施形態に係るデータ受信回路の構成)
本発明の実施形態について図面を参照しながら説明する。図1は、本実施形態に係るデータ受信回路の論理ブロック構成を示している。
本発明の実施形態について図面を参照しながら説明する。図1は、本実施形態に係るデータ受信回路の論理ブロック構成を示している。
同図に示すように、本実施形態に係るデータ受信回路10は、同期ヘッダ抽出部11と、FIFOレジスタ14と、書込み/読出し制御部15とから構成されている。また、同期ヘッダ抽出部11は、レジスタ12と、1ビットシフタ13とを有している。
同期ヘッダ抽出部11は、受信した64ビット単位の伝送データの中における同期ヘッダ(SH)、つまり同期情報の位置を特定するものであり、本実施形態では、同期情報位置特定部を構成する。
具体的には、同期ヘッダ抽出部11は、受信した64ビット単位の伝送データをレジスタ12に格納し、格納した伝送データの中における同期ヘッダ(SH)の位置を特定する。
また、同期ヘッダ抽出部11は、同期ヘッダ(SH)の前側ビット(第1ビット)の位置が、レジスタ12上において、奇数ビット位置に該当する場合には、1ビットシフタ13を用いて、レジスタ12上の偶数ビット位置に同期ヘッダ(SH)が位置するように伝送データをシフトする。
このように、同期ヘッダ抽出部11が、1ビットシフタ13を用いて同期ヘッダ(SH)の位置を偶数ビット位置にシフトすることにより、受信した64ビット単位の伝送データの中における、同期ヘッダ(SH)の位置は、32通りとなる。すなわち、同期ヘッダ(SH)が伝送データの0及び1ビット目に位置する場合から、62及び63ビット目に位置する場合のいずれかとなる。
また、受信した64ビットの伝送データに同期ヘッダ(SH)が含まれない場合、つまり、64ビット全てがデータである場合を含めると、受信した伝送データの中における同期ヘッダ(SH)の位置としては、33通りが存在し得ることとなる。
FIFOレジスタ14は、所定のデータ格納容量を有し、受信した伝送データを所定のデータ格納容量を用いて繰り返し格納するものであり、本実施形態では、格納部を構成する。具体的には、FIFOレジスタ14は、図2に示すように、16ビットを1ワードとして、33ワード分の伝送データを繰り返し格納する容量を有している。
より具体的には、FIFOレジスタ14は、同期ヘッダ抽出部11から出力された64ビット単位の伝送データを、書込み/読出し制御部15からの制御に基づいて、所定の位置に格納する。なお、FIFOレジスタ14を用いた伝送データの書込み及び読出しの制御については、後述する。
書込み/読出し制御部15は、同期ヘッダ抽出部11によって特定された同期ヘッダ(SH)の位置に基づいて、FIFOレジスタ14の所定の位置に同期情報が格納されるように、受信した伝送データを64ビット毎にFIFOレジスタ14に順次書き込むものであり、本実施形態では、書込み制御部を構成する。
また、書込み/読出し制御部15は、FIFOレジスタ14に書き込まれた伝送データをFIFOレジスタ14の先頭位置から、64ビットのデータ(ユーザ情報)と同期ヘッダ(SH)とによって構成される66ビットの伝送データとして順次読み出すものであり、本実施形態では、読出し制御部を構成する。
(本実施形態に係るデータ受信回路の動作)
次に、上述した本実施形態に係るデータ受信回路の動作について説明する。
次に、上述した本実施形態に係るデータ受信回路の動作について説明する。
図2は、FIFOレジスタ14に格納される伝送データの状態を説明するための説明図である。上述したように、FIFOレジスタ14は、16ビットを1ワードとして、33ワード(f0〜f32)から構成されている。
まず、書込み/読出し制御部15は、同期ヘッダ抽出部11から出力された伝送データを、64ビット毎、すなわち4ワード毎にFIFOレジスタ14に書き込む。ここで、書込み/読出し制御部15は、同期ヘッダ抽出部11において特定された同期ヘッダ(SH)の位置に基づいて、FIFOレジスタ14の先頭ワード(f0)の最上位ビット(MSB)に同期ヘッダ(SH)が書き込まれるように、同期ヘッダ抽出部11から出力された64ビット単位の伝送データの書込み位置(f0〜f32)を制御する。
同図において、H0〜H7は、同期ヘッダ(SH)が書き込まれる位置を示しており、同期ヘッダ(SH)は、H0〜H7の何れかの位置に書き込まれるように制御される。ここで、H0〜H7の1ワード中における位置は、2ビットずづ、ずれている。例えば、H0のワードf0における位置は、0及び1ビット目であり、H1のワードf4における位置は、2及び3ビット目となっている。以下同様に、H7のワードf28における位置は、14及び15ビット目となっている。
ここで、図3を参照して、書込み/読出し制御部15が、同期ヘッダ(SH)の位置に基づいて、FIFOレジスタ14への伝送データの書き込み位置を制御する方法について、より具体的に説明する。
同図(a)では、同期ヘッダ抽出部11から出力された64ビットの伝送データにおいて、18及び19ビット目に同期ヘッダ(SH)が位置している(図中の伝送データ#1)。ここで、ワード単位、つまり、16ビット単位に伝送データを分割した場合、同期ヘッダ(SH)は、2ワード目(ワード#2)の3及び4ビット目に位置していることとなる。
ここで、当該伝送データを、図2に示したFIFOレジスタ14の同期ヘッダ(SH)の位置(H0〜H7)と比較した場合、同期ヘッダ(SH)が、ワード中の3及び4ビット目に位置するH1が含まれているFIFOレジスタ14のワードf4の位置に当該伝送データ(ワード#2)を書き込むべきものと判定される。したがって、図3(b)に示すように、当該伝送データ(伝送データ#1)の先頭の16ビット(ワード#1)は、FIFOレジスタ14のワードf3の位置に書き込まれ、以下、当該伝送データは、ワードf4、ワードf5、ワードf6に書き込まれる。
また、次のタイミングで同期ヘッダ抽出部11から出力された64ビットの伝送データ(伝送データ#2)において、同期ヘッダ(SH)は、2ワード目(ワード#2’)の5及び6ビット目に位置することから、当該伝送データ(伝送データ#2)の先頭の16ビット(ワード#1’)は、FIFOレジスタ14のワードf7の位置に、同期ヘッダ(SH)が含まれる次の16ビット(ワード#2’)は、FIFOレジスタ14のワードf8の位置に書き込まれ、以下、当該伝送データは、ワードf9、ワードf10に書き込まれる。
以上、書込み/読出し制御部15が、同期ヘッダ(SH)の位置に基づいて、FIFOレジスタ14への伝送データの書き込み位置を制御する方法の一例について説明したが、例えば、同期ヘッダ(SH)が3ワード目(ワード#3)の3及び4ビット目に位置する場合、上述の例と同様に、同期ヘッダ(SH)を含む16ビットの伝送データは、FIFOレジスタ14のワードf4の位置に書き込むべきものと判定される。
したがって、1ワード目及び2ワード目の伝送データは、FIFOレジスタ14のワードf2及びワードf3の位置に書き込まれるとともに、4ワード目の伝送データは、FIFOレジスタ14のワードf5の位置に書き込まれる。
また、同期ヘッダ抽出部11から出力された64ビットの伝送データに同期ヘッダ(SH)が含まれていない場合、つまり、64ビット全てがデータである場合、当該伝送データは、FIFOレジスタ14のワードf28の位置から書き込まれる。図2に示すように、FIFOレジスタ14のワードf28〜f32には、同期ヘッダ(SH)が割り当てられておらず、当該位置に64ビットの伝送データが書き込まれる。
このようにして、書込み/読出し制御部15は、FIFOレジスタ14の所定の位置(H0〜H7)に常に同期ヘッダ(SH)が書き込まれるように、同期ヘッダ抽出部11から出力された64ビットの伝送データのFIFOレジスタ14への書き込み位置(f0〜f32)を制御する。
一方、FIFOレジスタ14からの伝送データの読出しについては、FIFOレジスタ14のワードf0の位置に伝送データが書き込まれ次第、書込み/読出し制御部15が、ワードf0のMSBから66ビット単位で伝送データをFIFOレジスタ14から読み出す(図2の点線で囲まれた部分)ことにより、同期ヘッダ(SH)をMSBとする66ビットの伝送データを順次出力することができる。
図4は、上述した本実施形態に係るデータ受信回路による伝送データの受信処理の概念を示している。
同図(a)は、64B/66B符号を用いて符号化された伝送データを示している。同図(a)に示すように、伝送データは、64ビットのデータと2ビットの同期ヘッダ(SH)とによって構成され、64ビット毎に同期ヘッダ(SH)が付加されている。
同図(b)は、データ受信回路10が受信する64ビット単位の伝送データの例を示している。データ受信回路10は、受信した64ビット単位の伝送データの中から、同期ヘッダ(SH)の位置を特定、つまり同期を確立し、上述した方法により、当該伝送データをFIFOレジスタ14の所定の位置に書き込む。
同図(c)は、同期ヘッダ(SH)がMSBとなる位置、つまり、FIFOレジスタ14のワードf0の位置から66ビット単位に伝送データを読み出すことにより、出力される伝送データを示している。
すなわち、本実施形態に係るデータ受信回路10では、64ビット単位で受信した伝送データを、多ビットシフタを用いることなく、64ビットのデータと、2ビットの同期ヘッダ(SH)とから構成される伝送データとして順次出力することができる。
(本実施形態に係るデータ受信回路による作用・効果)
本実施形態によれば、書込み/読出し制御部15が、受信した伝送データの中における同期ヘッダ(SH)位置に基づいて、当該伝送データを、64ビット毎に、FIFOレジスタ14の所定の位置(H0〜H7)に同期ヘッダ(SH)が格納されるようにFIFOレジスタ14に順次書き込み、書込み/読出し制御部15が、FIFOレジスタ14の先頭ワードの最上位ビット(MSB)から、FIFOレジスタ14に書き込まれた伝送データを64ビットのデータ(ユーザ情報)と2ビットの同期ヘッダ(同期情報)とによって構成される伝送データとして順次読み出すため、ユーザ情報と同期情報とによって構成される66ビットの伝送データを出力するために伝送データの読出し位置のシフト処理を実行する多ビットシフタが不要となり、データ受信回路の応答性能を向上させることができる。
本実施形態によれば、書込み/読出し制御部15が、受信した伝送データの中における同期ヘッダ(SH)位置に基づいて、当該伝送データを、64ビット毎に、FIFOレジスタ14の所定の位置(H0〜H7)に同期ヘッダ(SH)が格納されるようにFIFOレジスタ14に順次書き込み、書込み/読出し制御部15が、FIFOレジスタ14の先頭ワードの最上位ビット(MSB)から、FIFOレジスタ14に書き込まれた伝送データを64ビットのデータ(ユーザ情報)と2ビットの同期ヘッダ(同期情報)とによって構成される伝送データとして順次読み出すため、ユーザ情報と同期情報とによって構成される66ビットの伝送データを出力するために伝送データの読出し位置のシフト処理を実行する多ビットシフタが不要となり、データ受信回路の応答性能を向上させることができる。
すなわち、本実施形態によれば、受信した64ビット単位の伝送データにおける、同期ヘッダ(SH)の33通りの位置に応じて、書込み/読出し制御部15が、当該伝送データをFIFOレジスタ14の所定の位置に書き込み、同期ヘッダ(SH)がMSBに位置するFIFOレジスタ14のワードf0の位置から、66ビットの伝送データを順次読出すことにより、FIFOレジスタ14と、書込み/読出し制御部15とによって、33-1セレクタと同等の処理を実行させることが可能となる。
さらに、本実施形態によれば、従来のデータ受信回路では、別個の処理として実行されていた速度変換処理と、ブロック同期処理とを、FIFOレジスタ14への書込みならびにFIFOレジスタ14からの読出し処理により、同時に実行することができる。
10…データ受信回路、11…同期ヘッダ抽出部、12…レジスタ、13…1ビットシフタ、14…FIFOレジスタ、15…書込み/読出し制御部、100…データ受信回路、110…速度変換部、120…ブロック同期部、121…レジスタ、122…多ビットシフタ
Claims (2)
- 第1の所定ビット数を有するユーザ情報と、第2の所定ビット数を有する同期情報とによって構成される伝送データが、前記第1の所定ビット数を単位として伝送される伝送システムにおいて用いられるデータ受信回路であって、
受信した前記伝送データの中における前記同期情報の位置を特定する同期情報位置特定部と、
所定のデータ格納容量を有し、受信した前記伝送データを前記所定のデータ格納容量を用いて繰り返し格納する格納部と、
前記同期情報位置特定部によって特定された前記同期情報の位置に基づいて、前記格納部の所定の位置に同期情報が格納されるように、受信した前記伝送データを前記第1の所定ビット数毎に前記格納部に順次書き込む書込み制御部と、
前記格納部に書き込まれた前記伝送データを前記格納部の先頭位置から前記ユーザ情報と前記同期情報とによって構成される伝送データとして順次読み出す読出し制御部と
を備えることを特徴とするデータ受信回路。 - 前記第1の所定ビット数が64ビット、及び前記第2の所定ビット数が2ビットであり、
前記格納部は、16ビットを1ワードとして、33ワード分の前記伝送データを繰り返し格納する容量を有し、
前記書込み制御部は、前記同期情報の位置に基づいて、前記格納部の所定の位置に前記同期情報が格納されるように、受信した前記伝送データを64ビット毎に前記格納部に順次書込み、
前記読出し制御部は、前記格納部の先頭ワードの最上位ビットから、書き込まれた前記伝送データを前記ユーザ情報と前記同期情報とによって構成される66ビットの伝送データとして順次読み出すことを特徴とする請求項1に記載のデータ受信回路。
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EP2365657A1 (en) | 2010-03-03 | 2011-09-14 | Hitachi Ltd. | Data transfer device and data transfer system |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011519233A (ja) * | 2008-04-30 | 2011-06-30 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 向上した符号語ロック状態機械 |
EP2365657A1 (en) | 2010-03-03 | 2011-09-14 | Hitachi Ltd. | Data transfer device and data transfer system |
US8831040B2 (en) | 2010-03-03 | 2014-09-09 | Hitachi, Ltd. | Data transfer device and data transfer system |
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Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061107 |