JP2000049623A - 伝送方法、多重送信回路、多重受信回路、多重送受信回路 - Google Patents

Abstract

(57)【要約】 【課題】 伝送路のビット速度を上げずにデータを伝送
し、雑音の発生原因を減少させる。 【解決手段】 １フレームで伝送されるパラレルデータ
ＤＡＴＡ０〜ＤＡＴＡ３を、このパラレルデータの各ビ
ットの並びで表現される一つの値とする。１フレームを
パラレルデータの各ビットの並びで表現される値の最大
値で複数のスロットに分割する。例えば、パラレルデー
タが４ビットの場合、スロットは１６となる。パラレル
データの各ビットの並びで表現される値が、例えば“１
０００”であった場合、８番目のスロットを示すような
シリアルデータとすることで、パラレルデータをシリア
ルデータに変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パラレル信号をシ
リアル信号に変換して伝送する伝送方法、多重受信回
路、多重送信回路、多重送受信回路に関する。

【０００２】

【従来の技術】従来、パラレル信号をシリアル信号に変
換して送信する場合は、一つのフレーム信号間の中でパ
ラレル信号のビット数分だけ時間分割し、各ビットデー
タをシリアルに多重化（時分割多重化）していた。ま
た、受信側では、シリアル受信データを、フレーム信号
を基準としてシリアル／パラレル変換を行いデータを再
生していた。即ち、従来の伝送方法では、パラレル信号
をビット数分だけ高速にシリアル多重を行って伝送して
いた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の方法でパラレル信号をシリアル伝送した場合、多重
された信号の変化は最大ビット数倍になり、データを伝
送する伝送路は高ビットレートのため、伝送路の周波数
帯域が必要であり、また、信号伝送時発生する雑音も高
周波成分まで含まれ、雑音対策が難しいという問題があ
った。

【０００４】例えば、４ビットのパラレルデータを時分
割多重でシリアル変換した場合、最大４回の信号の変化
（１フレーム中“１０１０”等で、２回の信号の立ち上
がり、２回の信号の立ち下がり）がある。従って、パラ
レルデータのビット数が大きい程、信号変化が大きくな
り、データの立ち上がりや立ち下がりで発生する雑音の
頻度も大きくなるという問題があった。

【０００５】このような点から、伝送路のビット速度を
上げることなくデータを伝送でき、かつ、雑音の発生原
因を減少させることのできる伝送方法の実現が望まれて
いた。

【０００６】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈構成１〉１フレームで伝送されるパラレルデータを、
パラレルデータの各ビットの並びで表現される一つの値
とし、かつ、１フレームを各ビットの並びで表現される
値の最大値で複数のスロットに分割し、パラレルデータ
の各ビットの並びで表現される一つの値を、スロット位
置で表すことで、パラレルデータをシリアルデータに変
換し伝送することを特徴とする伝送方法。

【０００７】〈構成２〉クロック信号をカウントし、カ
ウント値が、１フレーム分に達した場合にキャリー信号
を送出するカウンタと、カウンタから送出されるキャリ
ー信号を順次シフトして、送信するパラレルデータの各
ビットの並びで表現される最大値と等しいビット数で、
かつ、全ビットのうち１ビットのみが他のビットと値の
異なるパラレルデータとして出力するシフトレジスタ
と、シフトレジスタの出力と、送信するパラレルデータ
を入力し、送信するパラレルデータの値によって、シフ
トレジスタの出力を選択し、これを送信するパラレルデ
ータを変換したシリアルデータとして出力するセレクタ
とを備えたことを特徴とする多重送信回路。

【０００８】〈構成３〉フレーム信号を受信した場合に
オン信号を出力し、一方、受信したシリアルデータ中の
信号状態が変化した場合にオフ信号を出力するフリップ
フロップと、フリップフロップのオン出力に基づきカウ
ントを開始して、復元するパラレルデータの各ビットの
値としてカウントし、オフ信号でカウントを停止して、
その時点の各ビットの値を受信したシリアルデータを復
元したパラレルデータとして出力するカウンタ回路を備
えた多重受信回路。

【０００９】〈構成４〉送信するパラレルデータの各ビ
ットの並びで表現される最大値分の値を順次出力するカ
ウンタと、送信するパラレルデータのそれぞれの値に対
して、カウンタから出力される全ての値のうち、一つの
値の状態が他の値の状態とは異なるよう構成されたテー
ブルを格納し、送信するパラレルデータとカウンタから
出力される値に基づき、テーブル中の値を出力するメモ
リ回路と備え、メモリ回路の出力を送信するパラレルデ
ータを変換したシリアルデータとして出力する多重送信
回路。

【００１０】〈構成５〉入力される１フレーム分のシリ
アルデータを１ビットずつシフトし、復元するパラレル
データの各ビットの並びで表現される最大値に等しいビ
ットでアドレスデータを出力するシフトレジスタと、復
元するビット数のパラレルデータが、パラレルデータの
各ビットの並びで表現される最大値に等しいビットに対
応して予め決定され、シフトレジスタの出力したアドレ
スに対応したパラレルデータを順次出力するメモリ回路
と、１フレームの区切りを示すフレーム信号の入力タイ
ミングで、メモリ回路の出力したパラレルデータをラッ
チし、ラッチしたパラレルデータを、入力したシリアル
データから復元したパラレルデータとして出力するラッ
チ回路とを備えたことを特徴とする多重受信回路。

【００１１】〈構成６〉請求項５に記載の多重受信回路
において、２＾Ｎ（Ｎは正の整数）のアドレス以外のア
ドレスが指定された場合はエラー出力を行うメモリ回路
とを備えたことを特徴とする多重受信回路。

【００１２】〈構成７〉入力される１フレーム分のシリ
アルデータを１ビットずつシフトし、復元するパラレル
データの各ビットの並びで表現される最大数に等しいビ
ットでアドレスデータを出力するシフトレジスタと、復
元するビット数の正論理と負論理のパラレルデータが、
パラレルデータの各ビットの並びで表現される最大数に
等しいビットに対応して予め決定され、シフトレジスタ
の出力したアドレスに対応した正論理と負論理のパラレ
ルデータを順次出力するメモリ回路と、１フレームの区
切りを示すフレーム信号の入力タイミングで、メモリ回
路の出力した正論理と負論理のパラレルデータをラッチ
し、ラッチした正論理と負論理のパラレルデータを、入
力したシリアルデータから復元したパラレルデータとし
て出力するラッチ回路とを備えたことを特徴とする多重
受信回路。

【００１３】〈構成８〉請求項５〜７のいずれかにおい
て、シフトレジスタの出力タイミングを決定するための
クロック信号を、受信したフレーム信号に基づき生成す
るクロック生成回路を備えたことを特徴とする多重受信
回路。

【００１４】〈構成９〉請求項８に記載の多重受信回路
において、クロック生成回路は、与えられる電圧値に基
づいた周波数のクロック信号を発生する電圧制御型発振
回路と、電圧制御型発振回路から送出されるクロック信
号をカウントし、復元するパラレルデータの各ビットの
並びで表現される最大値のカウント数でキャリー信号を
送出するカウンタと、フレーム信号と、キャリー信号と
を入力し、これら信号の位相比較を行って、一致した場
合に、電圧制御型発振回路に対してそのタイミングでク
ロック信号を送出するよう制御を行う位相比較回路とで
構成されていることを特徴とする多重受信回路。

【００１５】〈構成１０〉各ビット１または０からなる
複数ビットの組み合わせで、０と１との状態変化が１回
以内である組み合わせの個数が、伝送するパラレルデー
タの各ビットの並びで表現される最大値を満たしている
複数ビットのデータを用い、前記伝送するパラレルデー
タの各ビットの並びで表現される値を、前記０と１との
状態変化が１回以内である組み合わせに割り当て、当該
割り当てた値をビット数の並びとしてシリアルデータに
展開して伝送することを特徴とする伝送方法。

【００１６】〈構成１１〉多重送信回路と多重受信回路
からなる多重送受信装置であって、多重送信回路は、各
ビット１または０からなる複数ビットの組み合わせで、
０と１との状態変化が１回以内である組み合わせの個数
が、伝送するパラレルデータの各ビットの並びで表現さ
れる最大値を満たしている複数ビットを表すデータを下
位アドレスとして順次出力するカウンタと、送信するパ
ラレルデータのそれぞれの値に対して、カウンタから出
力される全ての値のうち、一つの値の状態が他の値の状
態とは異なるよう構成されたテーブルを格納し、送信す
るパラレルデータとカウンタから出力される値に基づ
き、テーブル中の値を出力するメモリ回路と備え、メモ
リ回路の出力を送信するパラレルデータを変換したシリ
アルデータとして出力するよう構成され、多重受信回路
は、入力される１フレーム分のシリアルデータを１ビッ
トずつシフトし、各ビット１または０からなる複数ビッ
トの組み合わせで、０と１との状態変化が１回以内であ
る組み合わせの個数が、復元するパラレルデータの各ビ
ットの並びで表現される最大値を満たしている複数ビッ
トと等しいビット数でアドレスデータを出力するシフト
レジスタと、復元するビット数のパラレルデータが、複
数ビットに対応して予め決定され、シフトレジスタの出
力したアドレスに対応したパラレルデータを順次出力す
るメモリ回路と、１フレームの区切りを示すフレーム信
号の入力タイミングで、メモリ回路の出力したパラレル
データをラッチし、ラッチしたパラレルデータを、入力
したシリアルデータから復元したパラレルデータとして
出力するラッチ回路とにより構成したことを特徴とする
多重送受信回路。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 《具体例１》 〈構成および動作〉図１は本発明の伝送方法を具体例１
として示すタイムチャートである。図示の例は、パラレ
ルデータがＤＡＴＡ０〜ＤＡＴＡ３の４ビットの場合を
示している。先ず、パラレルデータを送信する間隔は、
フレーム信号間とする。即ち、１フレームとは、パラレ
ルデータの各ビットの値が一つの値を示している区間を
意味している。

【００１８】フレーム信号間をパラレルデータで表すこ
とのできる状態（図示例では４ビットであるため、２＾
４＝１６通りのスロット）に分割する。

【００１９】そして、送信するＤＡＴＡ０〜ＤＡＴＡ３
のデータ内容により、この分割した各スロット（０〜１
５）の位置に信号ビットを立てる。例えば、ＤＡＴＡ０
〜ＤＡＴＡ３が全て“０”ならば、スロット０（タイム
チャート中の多重データ０に相当）にビットが立つ。ま
た、ＤＡＴＡ０およびＤＡＴＡ１が“１”、ＤＡＴＡ２
およびＤＡＴＡ３が“０”ならば、各ビットで表現され
る値は“００１１”であるため、スロット３（タイムチ
ャート中の多重データ３に相当）のビットが立つ。

【００２０】このように、ＤＡＴＡ０〜ＤＡＴＡ３で表
される値により、そのスロットにビットを立てることに
よりパラレルデータをシリアルに多重化する。

【００２１】また、受信回路側では、受信したデータに
対して、フレーム信号を基準にスロット番号を検出する
ことにより、シリアルデータをパラレルデータに変換す
る。

【００２２】〈効果〉以上のように、パラレルデータを
そのまま時分割多重するのではなく、パラレルデータの
各ビットの並びで表現される値の対応した位相信号を作
成して伝送し、受信回路側ではフレーム信号とシリアル
データとの位相差から、元のパラレルデータを再生する
ことにより、伝送路のビット速度を上げることなく伝送
することができる。また、パラレルデータのビット数が
大きくなっても、データの立ち上がりと立ち下がりは１
回だけであるため、雑音の発生原因も減少させることが
できる。

【００２３】《具体例２》具体例２は、具体例１の伝送
方法を実現するスロット多重送信回路に関する例であ
る。また、以下の具体例ではパラレルデータとして４ビ
ットのデータを例として説明する。

【００２４】〈構成〉図２は、具体例２の多重送信回路
の構成図である。図の回路は、カウンタ１０、シフトレ
ジスタ２０、セレクタ４０、ドライバ６０，７０，８０
からなる。

【００２５】カウンタ１０は、送信するパラレルデータ
のビット数に対応したカウンタであり、本具体例では４
ビットカウンタとなっている。このカウンタ１０のクロ
ック端子ＣＫ（１１）にはクロック信号が入力され、ク
リア端子ＣＬＲ（１２）にはフレーム信号が入力されて
いる。また、カウンタ１０のキャリー端子Ｃａｒｒｙ
（１３）は、シフトレジスタ２０のシリアル入力端子３
７に接続されている。

【００２６】即ち、このカウンタ１０は、入力されるク
ロック信号に基づき、出力端子Ｑ０〜Ｑ３（図示省略）
からカウント出力を行うと共に、４ビット分（１６カウ
ント）した場合にキャリー出力を行う機能を有してい
る。

【００２７】シフトレジスタ２０は１６ビットのシフト
レジスタであり、上述したように、そのシリアル入力端
子Ｓｉ（３７）に、カウンタ１０のキャリー端子Ｃａｒ
ｒｙ（１３）が接続されている。また、クロック端子Ｃ
Ｋ（３８）にはクロック信号が入力されている。一方、
シフトレジスタ２０の出力端子Ｑ０（２１）〜Ｑ１５
（３６）は、セレクタ４０の入力端子Ｉ００（４１）〜
Ｉ１５（５６）に接続されている。

【００２８】即ち、このシフトレジスタ２０は、クロッ
ク信号に基づき、カウンタ１０のキャリー出力を１ビッ
トずつシフトしたパラレルデータを出力するシフトレジ
スタである。

【００２９】セレクタ４０は、セレクト信号端子Ｓ０〜
Ｓ３にパラレルデータＤＡＴＡ０〜ＤＡＴＡ３が入力さ
れ、このパラレルデータの値によって、シフトレジスタ
２０からの１６ビットの入力（入力端子Ｉ００〜Ｉ１５
の入力）のうち、いずれかデータを選択し、出力端子Ｏ
ｕｔ（４８）から出力する１６−１セレクタである。

【００３０】また、ドライバ６０は、セレクタ４０から
のシリアルデータを伝送路に出力するためのドライバ、
ドライバ７０は、クロック信号を伝送路に出力するため
のドライバ、ドライバ８０は、フレーム信号を伝送路に
出力するためのドライバである。

【００３１】〈動作〉図３は、具体例２の動作を説明す
るためのタイムチャートである。先ず、クロック信号が
カウンタ１０のクロック端子ＣＫ（１１）に入力される
と、カウンタ１０の出力端子Ｑ０〜Ｑ３（図２中では、
図示を省略している）の出力、およびキャリー端子Ｃａ
ｒｒｙ（１３）の出力は、それぞれ図３中のＱ０〜Ｑ３
およびＣａｒｒｙのようになる。

【００３２】このキャリー出力が次段のシフトレジスタ
２０のシリアル入力端子Ｓｉ（３７）に入力されると、
シフトレジスタ２０の出力Ｑ０〜Ｑ１５は、図３中のｄ
ａｔｅ０〜ｄａｔｅ１５のようなタイミングで１スロッ
ト幅の信号が得られる。この信号を送信データ（ＤＡＴ
Ａ０〜ＤＡＴＡ３）のビット列により、セレクタ４０に
より選択すると、データ幅に相当するスロット位置にビ
ットが立つ信号が得られ、ドライバ６０，７０，８０に
より、データ、クロック、フレーム信号を伝送路を介し
て伝送することができる。

【００３３】例えば、パラレルデータＤＡＴＡ０〜ＤＡ
ＴＡ３の値が“０１００”であった場合、セレクタ４０
では入力端子Ｉ０８（４９）の入力を選択して出力す
る。即ち、これは、１フレームを１６分割した８番目の
位置にビットが立つ信号である。このシリアル信号をド
ライバ６０を介して伝送路に出力することにより、パラ
レルデータに対応したシリアルデータを伝送することが
できる。

【００３４】〈効果〉以上のように、具体例２によれ
ば、クロック信号をカウントするカウンタ１０のキャリ
ー信号をシフトレジスタ２０でシフトし、このシフトし
た信号の中からパラレルデータの値で選択して出力する
ようにしたので、パラレルデータの値に合わせたシリア
ルデータの位相信号を作成することができる。これによ
り、伝送路のビット速度を上げることなく伝送すること
ができ、また、雑音の発生原因を減少させることができ
る。

【００３５】《具体例３》具体例３は、伝送路を介して
受信したシリアル多重データをフリップフロップとカウ
ンタを用いてパラレルデータに復元するようにしたもの
である。

【００３６】〈構成〉図の回路は、インバータ１１０，
１３０、レシーバ１２０、ＮＡＮＤ回路１４０、ＳＲフ
リップフロップ１５０、カウンタ１６０からなる。

【００３７】インバータ１１０は、伝送路からのシリア
ル多重データを入力し、その反転信号を出力する回路で
ある。また、インバータ１３０は、伝送路からのフレー
ム信号を入力し、その反転信号を出力する回路である。
更に、レシーバ１２０は、伝送路からのクロック信号を
入力し、カウンタ１６０のクロック端子ＣＫ（１６２）
に与えるための回路である。

【００３８】ＮＡＮＤ回路１４０は、インバータ１１０
の出力とインバータ１３０の出力とを入力し、反転論理
積信号を出力する出力する論理回路である。

【００３９】フリップフロップ１５０は、反転Ｓ（セッ
ト）端子１５１にインバータ１１０の出力、反転Ｒ（リ
セット）端子１５２にＮＡＮＤ回路１４０の出力が入力
され、対応した出力Ｑと、反転Ｑ端子１５３から反転Ｑ
出力を送出するフリップフロップである。

【００４０】カウンタ１６０は、そのイネーブル端子Ｅ
Ｎ（１６１）にフリップフロップ１５０の反転Ｑ端子１
５３が接続され、クロック端子ＣＫ（１６２）にレシー
バ１２０を介したクロック信号が入力され、また、クリ
ア端子ＣＬＲ（１６３）に伝送路からのフレーム信号が
入力されるよう構成されている。一方、カウンタ１６０
の出力端子Ｑ０（１６４）〜Ｑ３（１６７）は、パラレ
ルデータＤＡＴＡ０〜ＤＡＴＡ３を出力するための端子
である。

【００４１】〈動作〉図５は、具体例３の動作を示すタ
イムチャートである。本具体例では、送信データが、
“１０００”のパラレルデータをシリアルデータとして
受信した場合を説明する。

【００４２】先ず、伝送路よりフレーム信号を受信する
ことにより、カウンタ１６０がリセットされ、その出力
Ｑ０〜Ｑ３は“００００”となる。また、フレーム信号
はインバータ１３０でその論理が反転されて（“０”→
“１”）、ＮＡＮＤ回路１４０の他方の入力端子１４１
に入力される。従って、ＮＡＮＤ回路１４０の出力は、
一方の入力端子１４２の値にかかわらず、“０”とな
る。この信号がフリップフロップ１５０の反転Ｒ端子１
５２に入力されることにより、フリップフロップ１５０
はリセットされ、反転Ｑ端子１５３の値は“１”とな
る。

【００４３】一方、シリアル多重データは、インバータ
１１０でその論理が反転して、フリップフロップ１５０
の反転Ｓ端子１５１に入力されると共に、ＮＡＮＤ回路
１４０の一方の入力端子１４２に入力される。例えば、
１フレームのシリアルデータの値が“１０００”だとす
ると、タイミング０では、フリップフロップ１５０のセ
ット入力は“１”である。また、この値がＮＡＮＤ回路
１４０の一方の入力端子１４２に入力されるが、フレー
ム信号が“０”の場合、他方の入力端子１４１の値が
“１”であることからＮＡＮＤ回路１４０の出力は、
“１”となり、この出力がフリップフロップ１５０の反
転Ｒ端子１５２に入力され、従って反転Ｑ端子１５３の
出力は“１”状態となる。

【００４４】その後は、フレーム信号が“１”になる
が、シリアルデータの値が“０”である限り、フリップ
フロップ１５０の反転Ｓ端子１５１の値は“１”、反転
Ｒ端子１５２の値は“１”であることから、反転Ｑ端子
１５３の値は“１”状態で保持される。

【００４５】カウンタ１６０は、そのイネーブル端子Ｅ
Ｎ（１６１）に値“１”が入力されることからカウント
を開始し、そのパラレル出力端子Ｑ０（１６４）〜Ｑ３
（１６７）の値は、図５中のＱ０〜Ｑ３のようになる。

【００４６】その後、図５中のＤＡＴＡに示すように、
シリアルデータが８スロット目で“１”になると、フリ
ップフロップ１５０の反転Ｓ端子１５１の値は“０”と
なり、その結果、反転Ｑ端子１５３の値が“０”とな
る。

【００４７】これによりカウンタ１６０のイネーブル端
子ＥＮ（１６１）の値が“０”となることから、カウン
タ１６０のカウントが停止し、その時点のパラレル出力
端子Ｑ０（１６４）〜Ｑ３（１６７）の値“１０００”
が、シリアルデータに対応したパラレルデータの値とし
て出力される。

【００４８】〈効果〉以上のように、具体例３によれ
ば、フリップフロップ１５０とカウンタ１６０を用い
て、シリアルデータの値をパラレルデータに変換するよ
うにしたので、パラレルデータの値に合わせた位相信号
のシリアルデータを、伝送路のビット速度を上げること
なく伝送した信号を再生することができる。

【００４９】《具体例４》具体例４は、予め、パラレル
データのアドレスに対応したシリアルデータを送出する
ためのメモリ回路を設け、このメモリ回路を用いてパラ
レルデータをシリアルデータに変換して送出するように
したスロット多重送信回路である。

【００５０】〈構成〉図６は、具体例４の構成図であ
る。図の回路は、カウンタ２１０、メモリ回路２２０、
ドライバ２３０，２４０，２５０からなる。カウンタ２
１０は、そのクロック端子ＣＫ（２１２）にクロック信
号を、そのクリア端子ＣＬＲ（２１３）にはフレーム信
号（ＦＲＭ）が入力されるよう構成されている。即ち、
このカウンタ２１０は、フレーム信号によってリセット
され、クロック信号に基づいてカウントした出力をパラ
レル出力端子Ｑ０（２１４）〜Ｑ３（２１７）から出力
するカウンタである。

【００５１】メモリ回路２２０は、カウンタ２１０の値
とパラレルデータＤＡＴＡ０〜ＤＡＴＡ３の値に対応し
たシリアルデータをＲＯＭ等に格納する回路である。メ
モリ回路２２０の下位アドレス端子ＡＤ０（２２１）〜
ＡＤ３（２２４）には、カウンタ２１０の出力Ｑ０（２
１４）〜Ｑ３（２１７）の値が供給され、上位アドレス
にはパラレルデータＤＡＴＡ０〜ＤＡＴＡ３の値が供給
されるよう構成されている。

【００５２】図７は、メモリ回路２２０の格納データの
説明図である。図示のように、メモリ回路２２０は、そ
の上位アドレスと下位アドレスに対応した値が設定され
ている。従って、メモリ回路２２０の出力Ｄ０からは、
パラレルデータＤＡＴＡ０〜ＤＡＴＡ３の値に対応した
データ列の値が、その下位アドレスで指定されるタイミ
ングで出力されることになる。

【００５３】また、ドライバ２３０は、メモリ回路２２
０からのシリアルデータを伝送路に出力するためのドラ
イバ、ドライバ２４０は、クロック信号を伝送路に出力
するためのドライバ、ドライバ２５０は、フレーム信号
を伝送路に出力するためのドライバである。

【００５４】〈動作〉図８は、具体例４の動作を示すタ
イムチャートである。フレーム信号（ＦＲＭ）によりカ
ウンタ２１０がリセットされ、カウンタ出力Ｑ０（２１
４）〜Ｑ３（２１７）が“００００”の状態となる。ま
た、送信するパラレルデータＤＡＴＡ０〜ＤＡＴＡ３に
より、メモリ回路２２０の上位アドレスＡＤ４（２２
５）〜ＡＤ７（２２８）が指定され、一方、下位アドレ
スＡＤ０（２２１）〜ＡＤ３（２２４）が、カウンタ２
１０によりカウントアップされる。これにより、ＤＡＴ
Ａ０〜ＤＡＴＡ３の値に相当するシリアルデータがメモ
リ回路２２０の出力端子Ｄ０から出力される。

【００５５】例えば、ＤＡＴＡ０〜ＤＡＴＡ３の値が
“１０００”であった場合、メモリ回路２２０の上位ア
ドレスが“１０００”となる。そして、下位アドレスが
カウンタ２１０のカウントアップされる値となるため、
メモリ回路２２０の出力は、図８中のメモリ出力に示す
ように、スロット８が“１”となるシリアルデータとな
る。

【００５６】そして、このデータをドライバ２３０を介
して伝送路に出力すると共に、クロック信号およびフレ
ーム信号をドライバ２４０およびドライバ２５０を介し
て伝送路に出力する。

【００５７】〈効果〉以上のように、具体例４によれ
ば、パラレルデータに対応した値を格納するメモリ回路
２２０を備え、この値をカウンタ２１０からのカウント
アップデータによってシリアルに出力するようにしたの
で、伝送路のビット速度を上げることなく伝送すること
ができる。また、メモリ回路２２０のアドレス線の増加
と、カウンタのビット数を増加させることにより、多重
度を上げることができる。

【００５８】《具体例５》具体例５は、シリアルデータ
をシフトレジスタで、パラレルデータの値に対応した値
を出力し、この値をアドレスとするメモリ回路を設け、
このメモリ回路の出力をラッチしてパラレルデータを復
元するようにしたものである。

【００５９】〈構成〉図９は、具体例５の多重受信回路
の構成図である。図の回路は、レシーバ３００，３１
０、インバータ３２０、シフトレジスタ３３０、メモリ
回路３６０、ラッチ回路３９０からなる。

【００６０】レシーバ３００は、伝送路からシリアルデ
ータを受信するためのレシーバであり、その出力はシフ
トレジスタ３３０のシリアル入力端子Ｓｉ（３３１）に
供給されるよう接続されている。レシーバ３１０は、伝
送路からクロック信号を受信するためのレシーバであ
り、その出力はシフトレジスタ３３０のクロック端子Ｃ
Ｋ（３３２）に供給されるよう接続されている。また、
インバータ３２０は、伝送路からフレーム信号を受信
し、その論理を反転してラッチ回路３９０のクロックと
するための回路である。

【００６１】シフトレジスタ３３０は、入力されるシリ
アルデータの値を、クロック信号に基づき、１ビットず
つシフトし、１６ビットのパラレルデータとして、パラ
レル出力端子Ｑ０（３４０）〜Ｑ１５（３５５）から出
力するレジスタである。

【００６２】メモリ回路３６０は、アドレス入力端子Ａ
Ｄ０（３７０）〜ＡＤ１５（３８５）にシフトレジスタ
のパラレルデータをアドレスとして入力し、そのアドレ
スに対応したパラレルデータを出力する回路であり、予
めアドレスに対応したデータをＲＯＭ等に格納してい
る。

【００６３】図１０は、メモリ回路３６０の格納値を示
す説明図である。図示のように、入力されるアドレス
が、２＾０から２＾１６に対応した４ビットのデータが
予め格納されている。

【００６４】ラッチ回路３９０は、メモリ回路３６０か
らのパラレルデータをラッチする回路であり、その入力
端子Ｄ０（３９２）〜Ｄ３（３９５）にメモリ回路３６
０からのパラレルデータを入力してその値をラッチし、
そのクロック端子ＣＫ（３９１）に入力される信号に基
づき、ラッチしたパラレルデータを、パラレル出力端子
Ｑ０（３９６）〜Ｑ３（３９９）から出力する回路であ
る。

【００６５】〈動作〉図１１は、具体例５の動作を示す
タイムチャートである。本具体例では、送信データが
“１０００”のパラレルデータをシリアルデータとして
受信した場合を説明する。

【００６６】先ず、受信したシリアルデータをシフトレ
ジスタ３３０で、クロックに同期してフレーム信号から
フレーム信号までのデータを受信することにより、シフ
トレジスタ３３０の出力Ｑ０（３４０）〜Ｑ１５（３５
５）の状態が変化する。そのデータをメモリ回路３６０
のアドレス入力端子ＡＤ０（３７０）〜ＡＤ１５（３８
５）に入力することにより、メモリ回路３６０は、対応
するパラレルデータを出力端子Ｑ０（３６１）〜Ｑ３
（３６４）から出力する。

【００６７】ラッチ回路３９０は、メモリ回路３６０か
ら出力されるパラレルデータをフレーム信号でラッチ
し、そのラッチデータを、出力端子Ｑ０（３９６）〜Ｑ
３（３９９）からパラレルデータＤＡＴＡ０〜ＤＡＴＡ
３として出力する。

【００６８】本具体例では、送信データが“１０００”
のパラレルデータをシリアルデータとして受信した例で
あるため、そのシリアルデータはスロット８にビットが
立っているデータである。従って、スロット１５におけ
るメモリ回路３６０のアドレスは“２５６”であり、そ
の結果、出力端子Ｑ０（３６１）〜Ｑ３（３６４）の値
は“１０００”となる。この値が、フレーム信号の反転
信号が入力されることによりラッチされ、パラレルデー
タＤＡＴＡ０〜ＤＡＴＡ３の値“１０００”として出力
される。

【００６９】〈効果〉以上のように具体例５によれば、
シリアルデータをシフトレジスタ３３０でパラレルデー
タとして展開し、このパラレルデータをアドレスとして
メモリ回路３６０から復元するパラレルデータを出力
し、このパラレルデータをフレーム信号に基づいてラッ
チするようにしたので、シリアル伝送された信号を、伝
送路のビット速度を上げることなく伝送した信号を再生
することができる。

【００７０】《具体例６》具体例６は、具体例５におい
て、メモリ回路でエラーを検出した場合はエラー検出ビ
ットを“１”とするようにし、伝送路でのシリアルデー
タのエラーを検出するようにしたものである。

【００７１】〈構成〉図１２は、具体例６の構成図であ
る。図の回路は、レシーバ３００，３１０、インバータ
３２０、シフトレジスタ３３０、メモリ回路３６０ａ、
ラッチ回路３９０からなる。

【００７２】メモリ回路３６０ａは、アドレス入力端子
ＡＤ０（３７０）〜ＡＤ１５（３８５）にシフトレジス
タのパラレルデータをアドレスとして入力し、そのアド
レスに対応したパラレルデータを出力する回路であり、
予めアドレスに対応したデータをＲＯＭ等に格納してい
る。

【００７３】図１３は、メモリ回路３６０ａの格納値を
示す説明図である。図示のように、入力されるアドレス
が、２＾０から２＾１６に対応した５ビットのデータ
（Ｑ０〜Ｑ４）が予め格納されている。そして、具体例
６のメモリ回路３６０ａが具体例５のメモリ回路３６０
と異なるのは、アドレスが２＾Ｎ（Ｎ＝０〜１５の整
数）以外では、エラー検出ビットであるＱ４の値が
“１”となっていることである。即ち、２＾Ｎ以外のア
ドレスで示されるデータは伝送誤り等の異常データであ
るため、エラー検出ビット出力端子Ｑ４（３６５）から
出力されるエラー検出ビットの値を“１”とする。そし
て、この２＾Ｎ以外のアドレスで示されるデータは用い
ないため、この場合のＱ０〜Ｑ３の値は“０”または
“１”のどちらでもよい。

【００７４】メモリ回路３６０ａ以外の各構成は具体例
５と同様であるため、ここでの説明は省略する。

【００７５】〈動作〉メモリ回路３６０ａの出力端子Ｑ
４から出力されるエラー検出ビット以外の動作は、図１
１に示した具体例５の動作と同様であるため、図１１を
援用して説明する。

【００７６】本具体例でも、具体例５と同様に、送信デ
ータが“１０００”のパラレルデータをシリアルデータ
として受信した場合を説明する。

【００７７】受信したシリアルデータをシフトレジスタ
３３０で１６ビットのパラレルデータとして出力し、こ
のパラレルデータをアドレスとしてメモリ回路３６０ａ
より４ビットの出力（Ｑ０〜Ｑ３）を出力するのは具体
例５と同様である。

【００７８】このとき、伝送路上でシリアルデータに雑
音等によりビットエラーが発生した場合、シフトレジス
タ３３０の出力端子Ｑ０（３４０）〜Ｑ１５（３５５）
には２ビット以上“１”になるか、あるいはＡＬＬ
“０”になることが考えられる。このような場合、メモ
リ回路３６０ａのエラー検出ビット出力端子Ｑ４（３６
５）の値が“０”から“１”へと変化する。

【００７９】ラッチ回路３９０は、メモリ回路３６０ａ
から出力されるパラレルデータをフレーム信号でラッチ
し、そのラッチデータを、出力端子Ｑ０（３９６）〜Ｑ
３（３９９）からパラレルデータＤＡＴＡ０〜ＤＡＴＡ
３として出力する。一方、エラー検出ビットの値が
“１”であった場合は、ラッチ回路３９０の出力Ｑ０
（３９５）〜Ｑ３（３９８）を採用しない。

【００８０】〈効果〉以上のように具体例６によれば、
シリアルデータをシフトレジスタ３３０でパラレルデー
タとして展開し、このパラレルデータをアドレスとして
メモリ回路３６０から復元するパラレルデータを出力
し、このパラレルデータをフレーム信号に基づいてラッ
チするようにしたので、シリアル伝送された信号を、伝
送路のビット速度を上げることなく伝送した信号を再生
することができる。また、受信データパターンビットに
１ビット付加することにより、伝送路のエラーチェック
を可能とする効果が得られる。

【００８１】《具体例７》具体例７は、具体例５と同様
にメモリ回路からパラレルデータを送出すると共に、メ
モリ回路にビットの反転信号を送出する端子を設け、こ
れをラッチするようにしたものである。

【００８２】〈構成〉図１４は、具体例７の構成図であ
る。図の回路は、レシーバ３００，３１０、インバータ
３２０、シフトレジスタ３３０、メモリ回路３６０ｂ、
ラッチ回路３９０，４００からなる。ここで、レシーバ
３００〜シフトレジスタ３３０およびラッチ回路３９０
は、具体例５と同様であるため、ここでの説明は省略す
る。

【００８３】メモリ回路３６０ｂは、アドレス入力端子
ＡＤ０（３７０）〜ＡＤ１５（３８５）にシフトレジス
タのパラレルデータをアドレスとして入力し、そのアド
レスに対応した正論理と負論理のパラレルデータを出力
する回路であり、予めアドレスに対応した正論理と負論
理のパラレルデータをＲＯＭ等に格納している。

【００８４】図１５は、メモリ回路３６０ｂの格納値を
示す説明図である。図示のように、入力されるアドレス
が、２＾０から２＾１６に対応した４ビットの正論理デ
ータ（Ｑ０〜Ｑ４）と４ビットの負論理データ（Ｑ４〜
Ｑ７）が予め格納されている。尚、具体例５と同様、ア
ドレスが２＾Ｎ（Ｎ＝０〜１５の整数）以外のデータ値
は、“１”“０”のどちらの値でもよい。

【００８５】ラッチ回路４００は、その入力端子Ｄ０
（４０１）〜Ｄ３（４０４）をメモリ回路３６０ｂの反
転出力Ｑ４（３６６）〜Ｑ７（３６９）に接続し、ま
た、インバータ３２０の出力をクロック端子４０９に入
力し、このクロックに基づき、入力したデータをラッチ
し、出力Ｑ０（４０５）〜Ｑ３（４０８）から反転ＤＡ
ＴＡ０〜ＤＡＴＡ３として出力する回路である。

【００８６】〈動作〉受信したシリアルデータをシフト
レジスタ３３０で１６ビットのパラレルデータとして出
力し、このパラレルデータをアドレスとしてメモリ回路
３６０ｂより４ビットの正論理のデータ（Ｑ０〜Ｑ３）
を出力し、これをラッチ回路３９０でラッチし、ＤＡＴ
Ａ０〜ＤＡＴＡ３として出力するのは具体例５と同様で
ある。

【００８７】一方、メモリ回路３６０ｂの出力端子Ｑ４
（３６６）〜Ｑ７（３６９）からは、出力端子Ｑ０（３
６１）〜Ｑ３（３６４）の反転ビットデータが出力され
る。例えば、アドレスが“１０００”（＝２５６）の場
合、出力端子Ｑ０（３６１）〜Ｑ３（３６４）からは
“０００１”のデータが出力されるのに対し、出力端子
Ｑ４（３６６）〜Ｑ７（３６９）からは、“１１１０”
が出力される。

【００８８】そして、ラッチ回路３９０は、具体例５と
同様に、伝送路からのシリアルデータを復元したパラレ
ルデータＤＡＴＡ０〜ＤＡＴＡ３を出力する。また、ラ
ッチ回路４００は、反転論理の信号をラッチすることに
より、パラレルデータＤＡＴＡ０〜ＤＡＴＡ３の反転Ｄ
ＡＴＡ０〜反転ＤＡＴＡ３を出力する。

【００８９】〈効果〉以上のように具体例６によれば、
シリアルデータをシフトレジスタ３３０でパラレルデー
タとして展開し、このパラレルデータをアドレスとして
メモリ回路３６０から復元するパラレルデータを出力
し、このパラレルデータをフレーム信号に基づいてラッ
チするようにしたので、シリアル伝送された信号を、伝
送路のビット速度を上げることなく伝送した信号を再生
することができる。また、メモリ回路から正論理のビッ
トデータと負論理のビットデータとを出力するようにし
たので、スキューのない反転論理をハードウェアの追加
なしに生成することが可能となる。即ち、正論理と負論
理のデータを、メモリ回路３６０ｂの出力として同時に
出力するため、インバータ等を用いて正論理から負論理
のビットデータを生成する場合に発生するそれぞれのデ
ータのスキュー等が発生しない。

【００９０】《具体例８》具体例８は、伝送路を介して
受信したフレーム信号から、多重受信回路としてのクロ
ックを生成するようにしたものである。

【００９１】〈構成〉図１６は具体例８の構成図であ
る。図の回路は、レシーバ４１０，４２０、位相比較回
路４３０、電圧制御型発振回路４４０、カウンタ４５
０、シフトレジスタ４６０、メモリ回路４９０、ラッチ
回路５２０、フリップフロップ５３０からなる。また、
位相比較回路４３０、電圧制御型発振回路４４０、カウ
ンタ４５０、フリップフロップ５３０によってクロック
生成回路６００が構成されている。

【００９２】ここで、レシーバ４１０、シフトレジスタ
４６０、メモリ回路４９０、ラッチ回路５２０の構成
は、図９に示した具体例５のレシーバ３００、シフトレ
ジスタ３３０、メモリ回路３６０、ラッチ回路３９０の
構成と同様であるため、その説明は省略する。

【００９３】また、レシーバ４２０は伝送路からフレー
ム信号を入力するためのレシーバである。位相比較回路
４３０は、一方の入力端子に、レシーバ４２０からの出
力、他方の入力端子にフリップフロップ５３０の反転Ｑ
出力を接続し、その位相を比較し、その結果に対応した
電圧を出力する回路である。電圧制御型発振回路４４０
は、位相比較回路４３０の出力電圧に基づき発振周波数
を変化させて出力する回路であり、その発振出力は、シ
フトレジスタのクロック端子ＣＫ（４８１）に接続され
ていると共に、カウンタ４５０のクロック端子ＣＫ（４
５１）とフリップフロップ５３０のクロック端子ＣＫ
（５３１）に接続されている。

【００９４】カウンタ４５０は４ビットカウンタであ
り、そのキャリー出力をフリップフロップ５３０に入力
するよう構成されている。フリップフロップ５３０は、
Ｄフリップフロップであり、クロック端子ＣＫ（５３
１）に電圧制御型発振回路４４０の出力を入力し、その
データ入力端子Ｄ（５３２）にカウンタ４５０のキャリ
ー出力を入力するよう構成されている。また、フリップ
フロップ５３０のＱ出力（５３４）は、ラッチ回路５２
０のクロック端子ＣＫ（５２９）に接続され、反転Ｑ出
力（５３３）は、位相比較回路４３０の他方の入力端に
接続されている。

【００９５】〈動作〉図１７は、具体例８の動作を示す
タイムチャートである。伝送路からのフレーム信号を位
相比較回路４３０で受信する。電圧制御型発振回路４４
０で発振した信号は、カウンタ４５０のクロック端子Ｃ
Ｋ（４５１）に入力され、これを１６分周（４ビットカ
ウント）し、そのキャリー信号をフリップフロップ５３
０のデータ入力端子Ｄ（５３２）に入力する。これによ
り、反転Ｑ出力５３３からの出力が“１”となり、これ
が位相比較回路４３０の他方の入力端４３２に入力され
る。

【００９６】位相比較回路４３０は、これらの入力の位
相を比較することにより、電圧制御型発振回路４４０に
与える電圧を制御する。これにより、電圧制御型発振回
路４４０の発振周波数を変化させて同期引き込みを行
う。

【００９７】このような動作により、受信したフレーム
信号から、シフトレジスタ４６０へのクロックと、ラッ
チ回路５２０へのクロックを作成し、シフトレジスタ４
６０およびラッチ回路５２０に与える。そして、これ以
降のシフトレジスタ４６０、メモリ回路４９０およびラ
ッチ回路５２０の動作は具体例５と同様である。

【００９８】〈効果〉以上のように、具体例８によれ
ば、受信したフレーム信号から、このフレーム信号に同
期したクロックを作成し、これをシフトレジスタ４６０
やラッチ回路５２０に与えるようにしたので、クロック
信号、フレーム信号およびデータ信号の伝送線の一番周
波数の高いクロック信号を伝送することなく、信号の送
受信を可能とすることができる。その結果、伝送線の本
数を削減することができる。

【００９９】《具体例９》具体例９は、複数ビットの組
み合わせで、“０”から“１”および“１”から“０”
への変化点がそれぞれ１回以内である組み合わせの個数
が、伝送するパラレルデータの値を表現するのに必要な
値を満たしているビット数のデータを用いてパラレルデ
ータをシリアルデータとして展開し、受信側では逆操作
することによりシリアルデータをパラレルデータとして
復元するようにしたものである。

【０１００】図１８は、具体例９における伝送方法のビ
ット組み合わせを示す説明図である。上述した具体例１
〜８では、フレーム信号間をパラレルデータで表すこと
のできる状態（上記の具体例では２＾４＝１６通り）に
分割して、１フレーム間でのデータ変化は、立ち上がり
・立ち下がりそれぞれ１回ずつの変化でデータを作成し
ていた。

【０１０１】一方、図１８に示すように、５ビットの状
態変化を考えると、１フレーム間で立ち上がり・立ち下
がりの変化が１回ずつの状態が１６通りある（図中の組
み合わせ番号：０，１，２，３，４，６，７，８，１
２，１４，１５，１６，２４，２８，３０，３１）。

【０１０２】そこで、この１６通りの組み合わせのみを
用い、これらの５ビットの値を４ビットの送信データと
対応させることで、上記各具体例と同様に、１フレーム
間で立ち上がり・立ち下がりの変化が１回ずつのシリア
ルデータとして伝送することができる。

【０１０３】〈構成〉図１９は、具体例９としてのタイ
ムスロット多重送受信回路の構成図である。図の回路
は、送信回路が、カウンタ２１０ａ、メモリ回路２２０
ａ、ドライバ２３０，２４０，２５０からなり、受信回
路が、レシーバ３００，３１０，３２０、シフトレジス
タ３３０ａ、メモリ回路３６０ｃ、ラッチ回路３９０か
らなる。

【０１０４】送信回路のカウンタ２１０ａは、３ビット
のカウンタであり、クロックがクロック端子ＣＫ（２１
２）に、また、フレーム信号がクリア端子ＣＬＲ（２１
３）に入力され、出力端子Ｑ０（２１４）〜Ｑ２（２１
６）からは３ビットのデータが出力される。

【０１０５】メモリ回路２２０ａは、アドレス入力端子
ＡＤ０（２２１）〜ＡＤ２（２２３）に、カウンタ２１
０ａの出力端子Ｑ０（２１４）〜Ｑ２（２１６）が接続
され、アドレス入力端子ＡＤ３（２２５）〜ＡＤ６（２
２８）には、送信するパラレルデータＤＡＴＡ０〜ＤＡ
ＴＡ３が入力されるよう構成されている。また、データ
出力端子Ｄ０（２２９）は、ドライバ２３０に接続され
ている。

【０１０６】図２０は、メモリ回路２２０ａの格納デー
タの説明図である。図示のように、メモリ回路２２０ａ
は、４ビットの上位アドレスと３ビットの下位アドレス
に対応した値が設定されている。

【０１０７】ドライバ２３０，２４０，２５０は、具体
例４の構成と同様であるため、その説明は省略する。

【０１０８】受信回路のシフトレジスタ３３０ａは、レ
シーバ３００を介して入力されるシリアルデータの値
を、クロック信号に基づいて１ビットずつシフトし、５
ビットのパラレルデータとして出力するレジスタであ
る。即ち、シリアル信号がレシーバ３００を介してシリ
アル入力端子Ｓｉ（３３１）に入力され、クロックがレ
シーバ３１０を介してクロック端子ＣＫ（３１０）に入
力される。そして、出力端子Ｑ０（３４０）〜Ｑ４（３
４４）は、メモリ回路３６０ｃのアドレス入力端子ＡＤ
０（３７０）〜ＡＤ４（３７４）に接続されている。

【０１０９】メモリ回路３６０ｃは、アドレス入力端子
ＡＤ０（３７０）〜ＡＤ４（３７４）にシフトレジスタ
３３０ａのパラレルデータをアドレスとして入力し、そ
のアドレスに対応したパラレルデータを出力する回路で
あり、予めアドレスに対応したデータをＲＯＭ等に格納
している。即ち、メモリ回路３６０ｃのアドレス入力端
子ＡＤ０（３７０）〜ＡＤ４（３７４）は、シフトレジ
スタ３３０ａの出力端子Ｑ０（３４０）〜Ｑ４（３４
４）に接続され、メモリ回路３６０ｃの出力端子Ｑ０
（３６１）〜Ｑ３（３６４）は、ラッチ回路３９０のデ
ータ入力端子Ｄ０（３９１）〜Ｄ３（３９５）に接続さ
れている。

【０１１０】図２１は、メモリ回路３６０ｃの格納値を
示す説明図である。図示のように、入力される５ビット
のアドレスに対応した４ビットのデータが予め格納され
ている。

【０１１１】ラッチ回路３９０は、具体例５と同様に、
メモリ回路３６０ｃからのパラレルデータをラッチする
回路であり、その入力端子Ｄ０（３９２）〜Ｄ３（３９
５）にメモリ回路３６０ｃからのパラレルデータを入力
してその値をラッチし、そのクロック端子ＣＫ（３９
１）に入力される信号に基づき、ラッチしたパラレルデ
ータを、パラレル出力端子Ｑ０（３９６）〜Ｑ３（３９
９）から出力する回路である。

【０１１２】〈動作〉図２２は、具体例９の動作を示す
タイムチャートである。先ず、図示のように１フレーム
間を５分割する。これは、図１８に示したように１フレ
ーム内に、変化点を立ち上がり・立ち下がりをそれぞれ
１回に制限し、かつ、１６通りのパターンが存在する最
小のビット数が５ビットだからである。

【０１１３】そこで、パラレルデータ（送信側のＤＡＴ
Ａ０〜ＤＡＴＡ３）により、送信回路のメモリ回路２２
０ａの上位アドレスＡＤ３（２２５）〜ＡＤ６（２２
８）を指定し、また、下位アドレスＡＤ０（２２１）〜
ＡＤ２（２２３）をカウンタ２１０ａの出力Ｑ０（２１
４）〜Ｑ２（２１６）で指定する。

【０１１４】カウンタ２１０ａは、５進カウンタであ
り、クロックに同期してカウントアップし、フレーム信
号によりリセットされる。このカウンタ２１０ａのカウ
ントアップにより、メモリ回路２２０ａの内容が順次読
み出され、ドライバ２３０を介して受信回路に伝送され
る。

【０１１５】受信回路では、送信回路からクロック信
号、フレーム信号、シリアルデータを、レシーバ３１
０，３２０，３００で受け、データをシフトレジスタ３
３０ａでクロックに同期して受信し、そのデータで受信
回路側のメモリ回路３６０ｃのアドレスを指定する。

【０１１６】メモリ回路３６０ｃでは、図２１に示すよ
うなデータ変換を行い、このデータをラッチ回路３９０
でフレーム信号により位相合わせを行ってラッチし、復
元したパラレルデータを出力する。

【０１１７】〈効果〉以上のように、具体例９によれ
ば、パラレルデータの各ビットをひとかたまりの組み合
わせとした場合、“０”から“１”および“１”から
“０”への変化点がそれぞれ１回以内である組み合わせ
を用いて、パラレルデータをシリアルデータとして展開
するようにしたので、１フレーム間での分割数を減らす
ことができ、従って、メモリの容量やシフトレジスタの
ビット数などを削減することができる。

【０１１８】以上のように、上記各具体例では、パラレ
ルデータの例として４ビットの場合を説明したが、これ
に限定されるものではなく、任意のビット数のパラレル
データに適用可能である。

【０１１９】また、上記具体例９では、４ビットのパラ
レルデータを変化点が１回のみのビットの並びで表現す
るための最小のビット数が５ビットである場合を説明し
たが、パラレルデータが４ビット以外であれば、それに
応じたビット数を用いることにより、具体例９と同様の
効果を奏することができる。

【０１２０】以上、各具体例では伝送路を介してパラレ
ルデータをシリアルデータに変換して伝送する例を説明
したが、この適用範囲として、信号をまとめて送受信す
るバス接続回路を使用している電子機器に用いることが
できる。

【図面の簡単な説明】

【図１】本発明の具体例１の伝送方法を示すタイムチャ
ートである。

【図２】本発明の具体例２の多重送信回路の構成図であ
る。

【図３】本発明の具体例２の多重送信回路の動作を示す
タイムチャートである。

【図４】本発明の具体例３の多重受信回路の構成図であ
る。

【図５】本発明の具体例３の多重受信回路の動作を示す
タイムチャートである。

【図６】本発明の具体例４の多重送信回路の構成図であ
る。

【図７】本発明の具体例４の多重送信回路におけるメモ
リ回路の格納データの説明図である。

【図８】本発明の具体例４の多重送信回路の動作を示す
タイムチャートである。

【図９】本発明の具体例５の多重受信回路の構成図であ
る。

【図１０】本発明の具体例５の多重受信回路におけるメ
モリ回路の格納データの説明図である。

【図１１】本発明の具体例５の多重受信回路の動作を示
すタイムチャートである。

【図１２】本発明の具体例６の多重受信回路の構成図で
ある。

【図１３】本発明の具体例６の多重受信回路におけるメ
モリ回路の格納データの説明図である。

【図１４】本発明の具体例７の多重受信回路の構成図で
ある。

【図１５】本発明の具体例７の多重受信回路におけるメ
モリ回路の格納データの説明図である。

【図１６】本発明の具体例８の多重受信回路の構成図で
ある。

【図１７】本発明の具体例８の多重受信回路の動作を示
すタイムチャートである。

【図１８】本発明の具体例９の伝送方法のビット組み合
わせを示す説明図である。

【図１９】本発明の具体例９の多重送受信回路の構成図
である。

【図２０】本発明の具体例９の多重送受信回路における
送信側のメモリ回路の格納データの説明図である。

【図２１】本発明の具体例９の多重送受信回路における
受信側のメモリ回路の格納データの説明図である。

【図２２】本発明の具体例９の多重送受信回路の動作を
示すタイムチャートである。

【符号の説明】

１０、１６０、２１０、２１０ａ、４５０ カウンタ ２０、３３０、３３０ａ、４６０ シフトレジスタ ４０ セレクタ １５０ フリップフロップ ２２０、２２０ａ、３６０、３６０ａ、３６０ｂ、３６
０ｃ メモリ回路 ３９０、４００ ラッチ回路 ４３０ 位相比較回路 ４４０ 電圧制御型発振回路 ６００ クロック生成回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 １フレームで伝送されるパラレルデータ
   を、当該パラレルデータの各ビットの並びで表現される
   一つの値とし、 かつ、１フレームを前記各ビットの並びで表現される値
   の最大値で複数のスロットに分割し、 前記パラレルデータの各ビットの並びで表現される一つ
   の値を、前記スロット位置で表すことで、前記パラレル
   データをシリアルデータに変換し伝送することを特徴と
   する伝送方法。
2. 【請求項２】 クロック信号をカウントし、カウント値
   が、１フレーム分に達した場合にキャリー信号を送出す
   るカウンタと、 前記カウンタから送出されるキャリー信号を順次シフト
   して、前記送信するパラレルデータの各ビットの並びで
   表現される最大値と等しいビット数で、かつ、全ビット
   のうち１ビットのみが他のビットと値の異なるパラレル
   データとして出力するシフトレジスタと、 前記シフトレジスタの出力と、前記送信するパラレルデ
   ータを入力し、当該送信するパラレルデータの値によっ
   て、前記シフトレジスタの出力を選択し、これを前記送
   信するパラレルデータを変換したシリアルデータとして
   出力するセレクタとを備えたことを特徴とする多重送信
   回路。
3. 【請求項３】 フレーム信号を受信した場合にオン信号
   を出力し、一方、受信したシリアルデータ中の信号状態
   が変化した場合にオフ信号を出力するフリップフロップ
   と、 前記フリップフロップのオン出力に基づきカウントを開
   始して、復元するパラレルデータの各ビットの値として
   カウントし、オフ信号でカウントを停止して、その時点
   の各ビットの値を前記受信したシリアルデータを復元し
   たパラレルデータとして出力するカウンタ回路を備えた
   多重受信回路。
4. 【請求項４】 送信するパラレルデータの各ビットの並
   びで表現される最大値分の値を順次出力するカウンタ
   と、 前記送信するパラレルデータのそれぞれの値に対して、
   前記カウンタから出力される全ての値のうち、一つの値
   の状態が他の値の状態とは異なるよう構成されたテーブ
   ルを格納し、前記送信するパラレルデータと前記カウン
   タから出力される値に基づき、前記テーブル中の値を出
   力するメモリ回路と備え、 前記メモリ回路の出力を前記送信するパラレルデータを
   変換したシリアルデータとして出力する多重送信回路。
5. 【請求項５】 入力される１フレーム分のシリアルデー
   タを１ビットずつシフトし、復元するパラレルデータの
   各ビットの並びで表現される最大値に等しいビットでア
   ドレスデータを出力するシフトレジスタと、 復元するビット数のパラレルデータが、当該パラレルデ
   ータの各ビットの並びで表現される最大値に等しいビッ
   トに対応して予め決定され、前記シフトレジスタの出力
   したアドレスに対応したパラレルデータを順次出力する
   メモリ回路と、 １フレームの区切りを示すフレーム信号の入力タイミン
   グで、前記メモリ回路の出力したパラレルデータをラッ
   チし、当該ラッチしたパラレルデータを、前記入力した
   シリアルデータから復元したパラレルデータとして出力
   するラッチ回路とを備えたことを特徴とする多重受信回
   路。
6. 【請求項６】 請求項５に記載の多重受信回路におい
   て、 ２＾Ｎ（Ｎは正の整数）のアドレス以外のアドレスが指
   定された場合はエラー出力を行うメモリ回路とを備えた
   ことを特徴とする多重受信回路。
7. 【請求項７】 入力される１フレーム分のシリアルデー
   タを１ビットずつシフトし、復元するパラレルデータの
   各ビットの並びで表現される最大数に等しいビットでア
   ドレスデータを出力するシフトレジスタと、 復元するビット数の正論理と負論理のパラレルデータ
   が、当該パラレルデータの各ビットの並びで表現される
   最大数に等しいビットに対応して予め決定され、前記シ
   フトレジスタの出力したアドレスに対応した正論理と負
   論理のパラレルデータを順次出力するメモリ回路と、 １フレームの区切りを示すフレーム信号の入力タイミン
   グで、前記メモリ回路の出力した正論理と負論理のパラ
   レルデータをラッチし、当該ラッチした正論理と負論理
   のパラレルデータを、前記入力したシリアルデータから
   復元したパラレルデータとして出力するラッチ回路とを
   備えたことを特徴とする多重受信回路。
8. 【請求項８】 請求項５〜７のいずれかにおいて、 シフトレジスタの出力タイミングを決定するためのクロ
   ック信号を、受信したフレーム信号に基づき生成するク
   ロック生成回路を備えたことを特徴とする多重受信回
   路。
9. 【請求項９】 請求項８に記載の多重受信回路におい
   て、 クロック生成回路は、 与えられる電圧値に基づいた周波数のクロック信号を発
   生する電圧制御型発振回路と、 前記電圧制御型発振回路から送出されるクロック信号を
   カウントし、復元するパラレルデータの各ビットの並び
   で表現される最大値のカウント数でキャリー信号を送出
   するカウンタと、 フレーム信号と、前記キャリー信号とを入力し、これら
   信号の位相比較を行って、一致した場合に、前記電圧制
   御型発振回路に対してそのタイミングでクロック信号を
   送出するよう制御を行う位相比較回路とで構成されてい
   ることを特徴とする多重受信回路。
10. 【請求項１０】 各ビット１または０からなる複数ビッ
    トの組み合わせで、０と１との状態変化が１回以内であ
    る組み合わせの個数が、伝送するパラレルデータの各ビ
    ットの並びで表現される最大値を満たしている複数ビッ
    トのデータを用い、 前記伝送するパラレルデータの各ビットの並びで表現さ
    れる値を、前記０と１との状態変化が１回以内である組
    み合わせに割り当て、当該割り当てた値をビット数の並
    びとしてシリアルデータに展開して伝送することを特徴
    とする伝送方法。
11. 【請求項１１】 多重送信回路と多重受信回路からなる
    多重送受信装置であって、 前記多重送信回路は、 各ビット１または０からなる複数ビットの組み合わせ
    で、０と１との状態変化が１回以内である組み合わせの
    個数が、伝送するパラレルデータの各ビットの並びで表
    現される最大値を満たしている複数ビットを表すデータ
    を下位アドレスとして順次出力するカウンタと、 送信するパラレルデータのそれぞれの値に対して、前記
    カウンタから出力される全ての値のうち、一つの値の状
    態が他の値の状態とは異なるよう構成されたテーブルを
    格納し、前記送信するパラレルデータと前記カウンタか
    ら出力される値に基づき、前記テーブル中の値を出力す
    るメモリ回路と備え、 前記メモリ回路の出力を前記送信するパラレルデータを
    変換したシリアルデータとして出力するよう構成され、 前記多重受信回路は、 入力される１フレーム分のシリアルデータを１ビットず
    つシフトし、各ビット１または０からなる複数ビットの
    組み合わせで、０と１との状態変化が１回以内である組
    み合わせの個数が、復元するパラレルデータの各ビット
    の並びで表現される最大値を満たしている複数ビットと
    等しいビット数でアドレスデータを出力するシフトレジ
    スタと、 復元するビット数のパラレルデータが、前記複数ビット
    に対応して予め決定され、前記シフトレジスタの出力し
    たアドレスに対応したパラレルデータを順次出力するメ
    モリ回路と、 １フレームの区切りを示すフレーム信号の入力タイミン
    グで、前記メモリ回路の出力したパラレルデータをラッ
    チし、当該ラッチしたパラレルデータを、前記入力した
    シリアルデータから復元したパラレルデータとして出力
    するラッチ回路とにより構成したことを特徴とする多重
    送受信回路。