JPH0934810A - 信号送受用集積回路及び半導体集積回路 - Google Patents
信号送受用集積回路及び半導体集積回路Info
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- JPH0934810A JPH0934810A JP7187385A JP18738595A JPH0934810A JP H0934810 A JPH0934810 A JP H0934810A JP 7187385 A JP7187385 A JP 7187385A JP 18738595 A JP18738595 A JP 18738595A JP H0934810 A JPH0934810 A JP H0934810A
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Abstract
(57)【要約】
【目的】 端子数を増すことなく、既存の端子を利用し
てエラーの内容を表わすデータをも通信制御装置に出力
することができる信号送受用集積回路を得る。 【構成】 共通バス１上にエラーが発生すると、それが
レシーバ１６を介してエラー検出回路１７により検出さ
れ、それの出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…，
Ｅｒｒ１５にエラーの内容に応じたパラレルエラーデー
タが出力され、シフトレジスタ２０にロードされる。エ
ラー検出回路１７によるエラー検出に応じＨレベルとな
ったオア回路１８の出力によりセレクタ１９が切換えら
れ、通信制御装置からＴｘ端子９に入力された信号がク
ロック信号としてシフトレジスタ２０に入力され、シフ
トレジスタ２０内のエラーの内容を示すデータが出力端
子Ｑからシリアルデータとしてエラーデータ線１３ｂに
出力され、セレクタ１９を介してＲｘ端子１０から通信
制御装置３に出力される。
てエラーの内容を表わすデータをも通信制御装置に出力
することができる信号送受用集積回路を得る。 【構成】 共通バス１上にエラーが発生すると、それが
レシーバ１６を介してエラー検出回路１７により検出さ
れ、それの出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…，
Ｅｒｒ１５にエラーの内容に応じたパラレルエラーデー
タが出力され、シフトレジスタ２０にロードされる。エ
ラー検出回路１７によるエラー検出に応じＨレベルとな
ったオア回路１８の出力によりセレクタ１９が切換えら
れ、通信制御装置からＴｘ端子９に入力された信号がク
ロック信号としてシフトレジスタ２０に入力され、シフ
トレジスタ２０内のエラーの内容を示すデータが出力端
子Ｑからシリアルデータとしてエラーデータ線１３ｂに
出力され、セレクタ１９を介してＲｘ端子１０から通信
制御装置３に出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、通信制御装置と
信号送受用集積回路とからなる複数のユニット間で、共
通データ回線（以下共通バスという）を介して通信を行
う通信システムにおいて、上記共通バスに接続され、上
記通信制御装置の制御により信号の送受信を行なう、ト
ランシーバＩＣとよばれる上記信号送受用集積回路に関
し、特にそれの共通バス上のエラーを検出する機能の改
良に関するものである。
信号送受用集積回路とからなる複数のユニット間で、共
通データ回線（以下共通バスという）を介して通信を行
う通信システムにおいて、上記共通バスに接続され、上
記通信制御装置の制御により信号の送受信を行なう、ト
ランシーバＩＣとよばれる上記信号送受用集積回路に関
し、特にそれの共通バス上のエラーを検出する機能の改
良に関するものである。
【０００２】
【従来の技術】図５は従来一般のこの種通信システムを
示す構成図、図６はこの通信システム内の一ユニットの
構成を示すブロック線図、図７はこのユニット内の信号
送受用集積回路の構成を一部ブロックで示す回路図、図
８は共通バス上のエラーの内容例を示す図である。図に
おいて、１は共通バス、２ａ〜２ｅはユニットＡ〜Ｅ、
３は通信制御装置、４は信号送受用集積回路、５は通信
制御装置３と信号送受用集積回路４間のデータ出力信号
線、６はデータ入力信号線、７はエラー検出信号線であ
る。
示す構成図、図６はこの通信システム内の一ユニットの
構成を示すブロック線図、図７はこのユニット内の信号
送受用集積回路の構成を一部ブロックで示す回路図、図
８は共通バス上のエラーの内容例を示す図である。図に
おいて、１は共通バス、２ａ〜２ｅはユニットＡ〜Ｅ、
３は通信制御装置、４は信号送受用集積回路、５は通信
制御装置３と信号送受用集積回路４間のデータ出力信号
線、６はデータ入力信号線、７はエラー検出信号線であ
る。
【０００３】８ａ，８ｂは共通バス１に接続される入出
力端子で、８ａは、２本からなる共通バス１の正論理の
ＢＵＳ(＋)に接続され、８ｂは負論理のＢＵＳ(−)に接
続される。９はデータ出力信号線５に接続される端子
（以下Ｔｘ端子という）、１０はデータ入力信号線６に
接続される端子（以下Ｒｘ端子という）、１１はエラー
検出信号線７に接続される端子（以下Ｅｒｒ端子とい
う）、１２は信号送受用集積回路４内のデータ出力信号
線、１３はデータ入力信号線、１４は送信信号用の出力
制御回路、１５は送信信号駆動用のドライバ回路、１６
は受信用のレシーバ、１７はレシーバ１６からの受信信
号から共通バス１上のエラーを検出し、エラーの内容に
応じた出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…，Ｅｒ
ｒ１５からエラー信号を出力するエラー検出回路、１８
はオア回路である。
力端子で、８ａは、２本からなる共通バス１の正論理の
ＢＵＳ(＋)に接続され、８ｂは負論理のＢＵＳ(−)に接
続される。９はデータ出力信号線５に接続される端子
（以下Ｔｘ端子という）、１０はデータ入力信号線６に
接続される端子（以下Ｒｘ端子という）、１１はエラー
検出信号線７に接続される端子（以下Ｅｒｒ端子とい
う）、１２は信号送受用集積回路４内のデータ出力信号
線、１３はデータ入力信号線、１４は送信信号用の出力
制御回路、１５は送信信号駆動用のドライバ回路、１６
は受信用のレシーバ、１７はレシーバ１６からの受信信
号から共通バス１上のエラーを検出し、エラーの内容に
応じた出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…，Ｅｒ
ｒ１５からエラー信号を出力するエラー検出回路、１８
はオア回路である。
【０００４】次にその動作について説明する。ユニット
２ａから他のユニットにデータを送信する場合は、通信
制御装置３から出力されたデータは信号線５を介して、
信号送受用集積回路４のＴｘ端子９に入力され、その送
信データ信号は信号線１２、出力制御回路１４を介して
ドライバ回路１５に入力され、入出力端子８ａ，８ｂか
ら共通バス１上に出力される。共通バス１上のデータは
入出力端子８ａ，８ｂより入力され、レシーバ１６、信
号線１３を介してＲｘ端子１０から入力データとして通
信制御装置３に出力される。
２ａから他のユニットにデータを送信する場合は、通信
制御装置３から出力されたデータは信号線５を介して、
信号送受用集積回路４のＴｘ端子９に入力され、その送
信データ信号は信号線１２、出力制御回路１４を介して
ドライバ回路１５に入力され、入出力端子８ａ，８ｂか
ら共通バス１上に出力される。共通バス１上のデータは
入出力端子８ａ，８ｂより入力され、レシーバ１６、信
号線１３を介してＲｘ端子１０から入力データとして通
信制御装置３に出力される。
【０００５】また、共通バス１上のデータはレシーバ１
６を介してエラー検出回路１７にも入力され共通バス上
のエラーを検出する。共通バス１上のエラーには、例え
ば図８で示すような種類、即ち、共通バス１の一方（Ｂ
ＵＳ＋）が断線（エラー１）、それが大地と短絡（エラ
ー２）、共通バス１の他方（ＢＵＳ−）が断線（エラー
４）、それが電源と短絡（エラー８）、及びこれらの組
合わせ（エラー３，５〜７，９〜１５）がある。このよ
うなエラーが共通バス１上に発生すると、共通バス１
（ＢＵＳ＋，ＢＵＳ−）にエラーの内容に応じた電位レ
ベルの変動が発生し、それがエラー検出回路１７により
検出され、エラー検出回路１７の出力線Ｅｒｒ１，Ｅｒ
ｒ２，Ｅｒｒ３，…Ｅｒｒ１５の内、エラーの内容に対
応した信号線が第１のレベル（以下Ｌレベルという）か
ら、第２のレベル（以下Ｈレベルという）となる。これ
がオア回路１８により検出されＥｒｒ端子１１がＨレベ
ルとなり、エラー検出信号線７を介して通信制御装置３
に出力される。
６を介してエラー検出回路１７にも入力され共通バス上
のエラーを検出する。共通バス１上のエラーには、例え
ば図８で示すような種類、即ち、共通バス１の一方（Ｂ
ＵＳ＋）が断線（エラー１）、それが大地と短絡（エラ
ー２）、共通バス１の他方（ＢＵＳ−）が断線（エラー
４）、それが電源と短絡（エラー８）、及びこれらの組
合わせ（エラー３，５〜７，９〜１５）がある。このよ
うなエラーが共通バス１上に発生すると、共通バス１
（ＢＵＳ＋，ＢＵＳ−）にエラーの内容に応じた電位レ
ベルの変動が発生し、それがエラー検出回路１７により
検出され、エラー検出回路１７の出力線Ｅｒｒ１，Ｅｒ
ｒ２，Ｅｒｒ３，…Ｅｒｒ１５の内、エラーの内容に対
応した信号線が第１のレベル（以下Ｌレベルという）か
ら、第２のレベル（以下Ｈレベルという）となる。これ
がオア回路１８により検出されＥｒｒ端子１１がＨレベ
ルとなり、エラー検出信号線７を介して通信制御装置３
に出力される。
【０００６】
【発明が解決しようとする課題】従来の信号送受用集積
回路は以上のように構成されているので、共通バス上に
エラーが発生したことを通信制御装置に知らせることは
できるが、その内容までは知らせることができなかっ
た。一方、共通バスとのインターフェースとしての機能
上、また、ユニット全体の小型化からも、信号送受用集
積回路の端子（ピン）を可能な限り少なくすることが要
求されてきた。
回路は以上のように構成されているので、共通バス上に
エラーが発生したことを通信制御装置に知らせることは
できるが、その内容までは知らせることができなかっ
た。一方、共通バスとのインターフェースとしての機能
上、また、ユニット全体の小型化からも、信号送受用集
積回路の端子（ピン）を可能な限り少なくすることが要
求されてきた。
【０００７】この発明は上述のような課題を解決するた
めになされたもので、端子数を増すことなく、共通バス
上のエラー発生を検出するのみでなく、そのエラーの内
容を表わすデータをも通信制御装置に出力することがで
きる信号送受用集積回路を得ることを目的とする。
めになされたもので、端子数を増すことなく、共通バス
上のエラー発生を検出するのみでなく、そのエラーの内
容を表わすデータをも通信制御装置に出力することがで
きる信号送受用集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の第１の発明に
かかる信号送受用集積回路は、共通バスに接続され、こ
の共通バスを介して通信制御装置の制御により信号の送
受信を行なうとともに、上記共通バス上のエラーを検出
する機能を有する信号送受用集積回路において、共通バ
スから検出されたエラーの内容に応じたデータを蓄積
し、複数の端子からパラレルデータとして出力するエラ
ー検出回路と、上記共通バス上のエラー検出に応じて通
信制御装置から入力されるクロック信号によって、上記
エラー検出回路からのパラレルデータをシリアルデータ
として上記通信制御装置に出力するシフトレジスタとを
備えたものである。
かかる信号送受用集積回路は、共通バスに接続され、こ
の共通バスを介して通信制御装置の制御により信号の送
受信を行なうとともに、上記共通バス上のエラーを検出
する機能を有する信号送受用集積回路において、共通バ
スから検出されたエラーの内容に応じたデータを蓄積
し、複数の端子からパラレルデータとして出力するエラ
ー検出回路と、上記共通バス上のエラー検出に応じて通
信制御装置から入力されるクロック信号によって、上記
エラー検出回路からのパラレルデータをシリアルデータ
として上記通信制御装置に出力するシフトレジスタとを
備えたものである。
【０００９】第２の発明にかかる信号送受用集積回路
は、共通バスに接続され、この共通バスを介して通信制
御装置の制御により信号の送受信を行なうとともに、上
記共通バス上のエラーを検出する機能を有する信号送受
用集積回路において、共通バスから検出されたエラーの
内容に応じたデータを蓄積し、複数の端子からパラレル
データとして出力するエラー検出回路と、クロック信号
によって上記エラー検出回路からのパラレルデータをシ
リアルデータとして連続して繰返し通信制御装置に出力
するシフトレジスタとを備え、この連続して繰返し出力
されるシリアルデータを、エラーの内容に応じてデュー
ティ比の異った信号としたものである。
は、共通バスに接続され、この共通バスを介して通信制
御装置の制御により信号の送受信を行なうとともに、上
記共通バス上のエラーを検出する機能を有する信号送受
用集積回路において、共通バスから検出されたエラーの
内容に応じたデータを蓄積し、複数の端子からパラレル
データとして出力するエラー検出回路と、クロック信号
によって上記エラー検出回路からのパラレルデータをシ
リアルデータとして連続して繰返し通信制御装置に出力
するシフトレジスタとを備え、この連続して繰返し出力
されるシリアルデータを、エラーの内容に応じてデュー
ティ比の異った信号としたものである。
【００１０】第３の発明にかかる信号送受用集積回路
は、通信制御装置からの送信信号を共通バスへ送出する
ドライバー手段と、上記共通バス上の信号を受信信号と
して通信制御装置へ送出するレシーバ手段と、上記共通
バス上のエラーを検出するエラー検出手段を備え、通信
制御装置と送信信号線、受信信号線で接続された信号送
受用集積回路において、上記エラー検出手段は、上記共
通バス上の複数のエラー内容に対応した各々のデータを
格納し、この格納された各々のデータをシリアルデータ
に変換するシリアルデータ変換手段と、上記エラー検出
手段がエラーを検出しない場合、上記送信信号線からの
信号を上記ドライバー手段に入力し、上記レシーバ手段
による受信信号を上記受信信号線に出力し、上記エラー
検出手段が共通バス上のエラーを検出した場合、上記送
信信号線からの信号を上記シリアルデータ変換手段にク
ロック信号として入力し、上記シリアルデータ変換手段
からのシリアルデータに変換されたエラーデータを上記
受信信号線に出力する送受信信号選択手段を備えたもの
である。
は、通信制御装置からの送信信号を共通バスへ送出する
ドライバー手段と、上記共通バス上の信号を受信信号と
して通信制御装置へ送出するレシーバ手段と、上記共通
バス上のエラーを検出するエラー検出手段を備え、通信
制御装置と送信信号線、受信信号線で接続された信号送
受用集積回路において、上記エラー検出手段は、上記共
通バス上の複数のエラー内容に対応した各々のデータを
格納し、この格納された各々のデータをシリアルデータ
に変換するシリアルデータ変換手段と、上記エラー検出
手段がエラーを検出しない場合、上記送信信号線からの
信号を上記ドライバー手段に入力し、上記レシーバ手段
による受信信号を上記受信信号線に出力し、上記エラー
検出手段が共通バス上のエラーを検出した場合、上記送
信信号線からの信号を上記シリアルデータ変換手段にク
ロック信号として入力し、上記シリアルデータ変換手段
からのシリアルデータに変換されたエラーデータを上記
受信信号線に出力する送受信信号選択手段を備えたもの
である。
【００１１】第４の発明にかかる信号送受用集積回路
は、通信制御装置からの送信信号を共通バスへ送出する
ドライバー手段と、上記共通バス上の信号を受信信号と
して通信制御装置へ送出するレシーバ手段と、上記共通
バス上のエラーを検出するエラー検出手段を備えた信号
送受用集積回路において、上記エラー検出手段は、上記
共通バス上の複数のエラー内容に対応した各々のデータ
を格納し、この格納された各々のデータをシリアルデー
タに変換し、エラーの内容に応じてデューティ比の異な
った信号として繰返し出力するシリアルデータ変換手段
を備えたものである。
は、通信制御装置からの送信信号を共通バスへ送出する
ドライバー手段と、上記共通バス上の信号を受信信号と
して通信制御装置へ送出するレシーバ手段と、上記共通
バス上のエラーを検出するエラー検出手段を備えた信号
送受用集積回路において、上記エラー検出手段は、上記
共通バス上の複数のエラー内容に対応した各々のデータ
を格納し、この格納された各々のデータをシリアルデー
タに変換し、エラーの内容に応じてデューティ比の異な
った信号として繰返し出力するシリアルデータ変換手段
を備えたものである。
【００１２】第５の発明にかかる半導体集積回路は、共
通バス上の信号を受け、受信信号として出力端子に出力
するレシーバ手段、上記共通バス上の複数種類のエラー
を検出し、上記複数種類のエラーに対応してパラレルデ
ータとして出力するエラー検出回路、このエラー検出回
路からのパラレルデータを受け、入力されるクロック信
号に同期して上記受けたパラレルデータをシリアルデー
タに変換して出力するシリアルデータ変換手段を備えた
ものである。
通バス上の信号を受け、受信信号として出力端子に出力
するレシーバ手段、上記共通バス上の複数種類のエラー
を検出し、上記複数種類のエラーに対応してパラレルデ
ータとして出力するエラー検出回路、このエラー検出回
路からのパラレルデータを受け、入力されるクロック信
号に同期して上記受けたパラレルデータをシリアルデー
タに変換して出力するシリアルデータ変換手段を備えた
ものである。
【００１３】第６の発明にかかる半導体集積回路は、共
通バス上の信号を受け、受信信号として出力するレシー
バ手段、上記共通バス上の複数種類のエラーを検出し、
エラーを検出しないとすべてのビットが第１のレベルで
あり，エラーを検出すると上記複数種類のエラーに対応
して、少なくとも１ビットが第２レベルとされる複数ビ
ットからなるパラレルデータとして出力するエラー検出
回路、このエラー検出回路からのパラレルデータを受
け、受けたパラレルデータの複数ビットの内少なくとも
１ビットが第２のレベルであるエラー検出を意味するエ
ラー検出信号を出力する演算手段、この演算手段からの
エラー検出信号に応じた信号を受けると上記エラー検出
回路からのパラレルデータを取り込み、入力されるクロ
ック信号に同期して上記受けたパラレルデータをシリア
ルデータに変換してエラー信号出力端子に出力するシリ
アルデータ変換手段を備えたものである。
通バス上の信号を受け、受信信号として出力するレシー
バ手段、上記共通バス上の複数種類のエラーを検出し、
エラーを検出しないとすべてのビットが第１のレベルで
あり，エラーを検出すると上記複数種類のエラーに対応
して、少なくとも１ビットが第２レベルとされる複数ビ
ットからなるパラレルデータとして出力するエラー検出
回路、このエラー検出回路からのパラレルデータを受
け、受けたパラレルデータの複数ビットの内少なくとも
１ビットが第２のレベルであるエラー検出を意味するエ
ラー検出信号を出力する演算手段、この演算手段からの
エラー検出信号に応じた信号を受けると上記エラー検出
回路からのパラレルデータを取り込み、入力されるクロ
ック信号に同期して上記受けたパラレルデータをシリア
ルデータに変換してエラー信号出力端子に出力するシリ
アルデータ変換手段を備えたものである。
【００１４】第７の発明にかかる信号送受用集積回路
は、共通バス上の信号を受け、受信信号として出力端子
に出力するレシーバ手段、送信信号を上記共通バスへ送
出するためのドライバ手段、上記共通バス上の複数種類
のエラーを検出し、エラーを検出しないとすべてのビッ
トが第１のレベルであり，エラーを検出すると上記複数
種類のエラーに対応して、少なくとも１ビットが第２レ
ベルとされる複数ビットからなるパラレルデータとして
出力するエラー検出回路、このエラー検出回路からのパ
ラレルデータを受け、受けたパラレルデータの複数ビッ
トの内少なくとも１ビットが第２のレベルであるエラー
検出を意味するエラー検出信号を出力する演算手段、こ
の演算手段からのエラー検出信号に応じた信号を受ける
と上記エラー検出回路からのパラレルデータを取り込
み、入力されるクロック信号に同期して上記受けたパラ
レルデータをシリアルデータに変換して出力するシリア
ルデータ変換手段、制御信号に応答して、上記レシーバ
手段からの受信信号又は上記シリアルデータ変換手段か
らのシリアルデータの一方を選択的に出力端子に伝達さ
せるとともに、入力端子に入力された送信信号を上記ド
ライバ手段に伝達させるか入力端子に入力されたクロッ
ク信号を上記シリアルデータ変換手段に伝達させるかを
選択的に行う選択手段を備えたものである。
は、共通バス上の信号を受け、受信信号として出力端子
に出力するレシーバ手段、送信信号を上記共通バスへ送
出するためのドライバ手段、上記共通バス上の複数種類
のエラーを検出し、エラーを検出しないとすべてのビッ
トが第１のレベルであり，エラーを検出すると上記複数
種類のエラーに対応して、少なくとも１ビットが第２レ
ベルとされる複数ビットからなるパラレルデータとして
出力するエラー検出回路、このエラー検出回路からのパ
ラレルデータを受け、受けたパラレルデータの複数ビッ
トの内少なくとも１ビットが第２のレベルであるエラー
検出を意味するエラー検出信号を出力する演算手段、こ
の演算手段からのエラー検出信号に応じた信号を受ける
と上記エラー検出回路からのパラレルデータを取り込
み、入力されるクロック信号に同期して上記受けたパラ
レルデータをシリアルデータに変換して出力するシリア
ルデータ変換手段、制御信号に応答して、上記レシーバ
手段からの受信信号又は上記シリアルデータ変換手段か
らのシリアルデータの一方を選択的に出力端子に伝達さ
せるとともに、入力端子に入力された送信信号を上記ド
ライバ手段に伝達させるか入力端子に入力されたクロッ
ク信号を上記シリアルデータ変換手段に伝達させるかを
選択的に行う選択手段を備えたものである。
【００１５】第８の発明にかかる信号送受用集積回路
は、第７の発明において、選択手段に与えられた制御信
号を、演算手段からのエラー検出信号としたものであ
る。
は、第７の発明において、選択手段に与えられた制御信
号を、演算手段からのエラー検出信号としたものであ
る。
【００１６】第９の発明にかかる半導体集積回路は、共
通バス上の信号を受け、受信信号として出力するレシー
バ手段、上記共通バス上の複数種類のエラーを検出し、
エラーを検出しないとすべてのビットが第１のレベルで
あり，エラーを検出すると上記複数種類のエラーに対応
して、少なくとも１ビットが第２レベルとされる複数ビ
ットからなるパラレルデータとして出力するエラー検出
回路、このエラー検出回路からのパラレルデータを受
け、受けたパラレルデータの複数ビットの内少なくとも
１ビットが第２のレベルであるエラー検出を意味するエ
ラー検出信号を出力する演算手段、この演算手段からの
エラー検出信号に応じた信号を受けると上記エラー検出
回路からのパラレルデータを取り込み、入力されるクロ
ック信号に同期して上記受けたパラレルデータをシリア
ルデータに繰り返し変換して連続してエラー信号出力端
子に出力するシリアルデータ変換手段を備えたものであ
る。
通バス上の信号を受け、受信信号として出力するレシー
バ手段、上記共通バス上の複数種類のエラーを検出し、
エラーを検出しないとすべてのビットが第１のレベルで
あり，エラーを検出すると上記複数種類のエラーに対応
して、少なくとも１ビットが第２レベルとされる複数ビ
ットからなるパラレルデータとして出力するエラー検出
回路、このエラー検出回路からのパラレルデータを受
け、受けたパラレルデータの複数ビットの内少なくとも
１ビットが第２のレベルであるエラー検出を意味するエ
ラー検出信号を出力する演算手段、この演算手段からの
エラー検出信号に応じた信号を受けると上記エラー検出
回路からのパラレルデータを取り込み、入力されるクロ
ック信号に同期して上記受けたパラレルデータをシリア
ルデータに繰り返し変換して連続してエラー信号出力端
子に出力するシリアルデータ変換手段を備えたものであ
る。
【００１７】第１０の発明にかかる半導体集積回路は、
第９の発明において、エラー検出回路からのパラレルデ
ータを、複数種類のエラーに応じて第２のレベルとされ
るビット数が異なるようにしたものである。第１１の発
明にかかる半導体集積回路は、第９の発明において、シ
リアルデータ変換手段に与えるクロック信号を発生する
クロック発生回路をさらに備えたものである。
第９の発明において、エラー検出回路からのパラレルデ
ータを、複数種類のエラーに応じて第２のレベルとされ
るビット数が異なるようにしたものである。第１１の発
明にかかる半導体集積回路は、第９の発明において、シ
リアルデータ変換手段に与えるクロック信号を発生する
クロック発生回路をさらに備えたものである。
【００１８】
実施例１．以下この発明の実施例１を図について説明す
る。図１は実施例１の信号送受用集積回路の構成を一部
ブロックで示す回路図、図２はこの実施例におけるシフ
トレジスタの構成を一部ブロックで示す回路図である。
なお、図５、図６及び図８はこの実施例にも適用され
る。図１において、８ａ，８ｂは入出力端子、９はＴｘ
端子、１０はＲｘ端子、１１はＥｒｒ端子、１２ａは出
力データ信号線、１２ｂはクロック信号線、１３ａは入
力データ信号線、１３ｂはエラーデータ線、１４は出力
制御回路、１５はドライバ手段であるドライバ回路、１
６はレシーバ手段であるレシーバ、１７はレシーバ１６
からの受信信号から共通バス１上のエラーを検出し、エ
ラーの内容に応じたパラレルエラーデータ信号を出力線
Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５から出力
するエラー検出手段であるエラー検出回路、１８はエラ
ー検出回路１７からのパラレルデータを受け、受けたパ
ラレルデータの複数ビットの内少なくとも１ビットがＨ
レベルであるとエラー検出信号を出力する演算手段であ
るオア回路である。
る。図１は実施例１の信号送受用集積回路の構成を一部
ブロックで示す回路図、図２はこの実施例におけるシフ
トレジスタの構成を一部ブロックで示す回路図である。
なお、図５、図６及び図８はこの実施例にも適用され
る。図１において、８ａ，８ｂは入出力端子、９はＴｘ
端子、１０はＲｘ端子、１１はＥｒｒ端子、１２ａは出
力データ信号線、１２ｂはクロック信号線、１３ａは入
力データ信号線、１３ｂはエラーデータ線、１４は出力
制御回路、１５はドライバ手段であるドライバ回路、１
６はレシーバ手段であるレシーバ、１７はレシーバ１６
からの受信信号から共通バス１上のエラーを検出し、エ
ラーの内容に応じたパラレルエラーデータ信号を出力線
Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５から出力
するエラー検出手段であるエラー検出回路、１８はエラ
ー検出回路１７からのパラレルデータを受け、受けたパ
ラレルデータの複数ビットの内少なくとも１ビットがＨ
レベルであるとエラー検出信号を出力する演算手段であ
るオア回路である。
【００１９】１９は、Ｔｘ端子９と出力データ信号線１
２ａとの接続及びＲｘ端子１０と入力データ信号線１３
ａとの接続を、オア回路１８からの信号により、Ｔｘ端
子９とクロック信号線１２ｂとの接続及びＲｘ端子１０
とエラーデータ線１３ｂとの接続に切換える選択手段で
あるセレクタ、２０は、エラー検出回路１７からのパラ
レルエラーデータをクロック信号によってシリアルデー
タに変換して出力するシリアルデータ変換手段であるシ
フトレジスタ、２１はリセット信号線、２２は通信制御
装置３からリセット信号を入力するリセット信号端子、
２３はオア回路１８の出力がＬレベルからＨレベルへの
立上り時にパルスを発生するパルス発生回路、２３１，
２３２，２３３はこのパルス発生回路２３を構成するア
ンド回路、インバータ回路及びコンデンサーである。
２ａとの接続及びＲｘ端子１０と入力データ信号線１３
ａとの接続を、オア回路１８からの信号により、Ｔｘ端
子９とクロック信号線１２ｂとの接続及びＲｘ端子１０
とエラーデータ線１３ｂとの接続に切換える選択手段で
あるセレクタ、２０は、エラー検出回路１７からのパラ
レルエラーデータをクロック信号によってシリアルデー
タに変換して出力するシリアルデータ変換手段であるシ
フトレジスタ、２１はリセット信号線、２２は通信制御
装置３からリセット信号を入力するリセット信号端子、
２３はオア回路１８の出力がＬレベルからＨレベルへの
立上り時にパルスを発生するパルス発生回路、２３１，
２３２，２３３はこのパルス発生回路２３を構成するア
ンド回路、インバータ回路及びコンデンサーである。
【００２０】図２において、３１，３２，３３，…４５
はシフトレジスタ２０の１ビット対応回路、３１１，３
２１，…４５１はＤ形フリップフロップ、３１２，３２
２，…４５２はアンド回路、３１３，３２３，…４５３
はインバータ回路、３１４，３２４，…４５４はアンド
回路、３１５，３２５，…４５５はオア回路である。
はシフトレジスタ２０の１ビット対応回路、３１１，３
２１，…４５１はＤ形フリップフロップ、３１２，３２
２，…４５２はアンド回路、３１３，３２３，…４５３
はインバータ回路、３１４，３２４，…４５４はアンド
回路、３１５，３２５，…４５５はオア回路である。
【００２１】次に実施例１の動作を説明する。Ｔｘ端子
９から入力された通信制御装置３からの出力データは、
セレクタ１９により出力データ信号線１２ａと接続され
出力制御回路１４を介してドライバ回路１５に入力さ
れ、入出力端子８ａ，８ｂから共通バス１上に出力され
る。共通バス１上のデータは入出力端子８ａ，８ｂより
入力され、レシーバ１６、信号線１３ａを介してセレク
タ１９に入力され、Ｒｘ端子１０から入力データとして
通信制御装置３へ出力される。
９から入力された通信制御装置３からの出力データは、
セレクタ１９により出力データ信号線１２ａと接続され
出力制御回路１４を介してドライバ回路１５に入力さ
れ、入出力端子８ａ，８ｂから共通バス１上に出力され
る。共通バス１上のデータは入出力端子８ａ，８ｂより
入力され、レシーバ１６、信号線１３ａを介してセレク
タ１９に入力され、Ｒｘ端子１０から入力データとして
通信制御装置３へ出力される。
【００２２】共通バス１上にエラーが発生すると、共通
バス１にエラーの内容に応じた電位変動が発生し、それ
がエラー検出回路５０により検出され、エラー検出回路
５０の出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ
１５の内、エラーの内容に対応した信号線がＬレベルか
らＨレベルとなる（エラー未検出時は全出力線がＬレベ
ル）。これがオア回路１８により検出されＥｒｒ端子１
１がＨレベルとなり、エラー検出信号線７を介して通信
制御装置３に出力される。また、オア回路１８の出力は
パルス発生回路２３にも入力され、そのオア回路１８の
出力がＨレベルとなったタイミングでパルスが発生し、
シフトレジスタのＬ（ロード）端子に印加され、この時
点でエラー検出回路５０の出力線Ｅｒｒ１，Ｅｒｒ２，
Ｅｒｒ３，…Ｅｒｒ１５のデータがシフトレジスタ２０
の入力端子Ｄ１，Ｄ２，…Ｄ１５に入力されロードされ
る。
バス１にエラーの内容に応じた電位変動が発生し、それ
がエラー検出回路５０により検出され、エラー検出回路
５０の出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ
１５の内、エラーの内容に対応した信号線がＬレベルか
らＨレベルとなる（エラー未検出時は全出力線がＬレベ
ル）。これがオア回路１８により検出されＥｒｒ端子１
１がＨレベルとなり、エラー検出信号線７を介して通信
制御装置３に出力される。また、オア回路１８の出力は
パルス発生回路２３にも入力され、そのオア回路１８の
出力がＨレベルとなったタイミングでパルスが発生し、
シフトレジスタのＬ（ロード）端子に印加され、この時
点でエラー検出回路５０の出力線Ｅｒｒ１，Ｅｒｒ２，
Ｅｒｒ３，…Ｅｒｒ１５のデータがシフトレジスタ２０
の入力端子Ｄ１，Ｄ２，…Ｄ１５に入力されロードされ
る。
【００２３】また、オア回路１８のＨレベル出力により
セレクタ１９は切換えられ、Ｔｘ端子９がクロック信号
線１２ｂに、Ｒｘ端子１０がエラーデータ線１３ｂに接
続される。それで、Ｔｘ端子９に入力された信号はクロ
ック信号としてシフトレジスタ２０のクロック端子Ｔへ
入力される。これにより、シフトレジスタ２０内のエラ
ーの内容を示すデータは出力端子Ｑからシリアルデータ
としてエラーデータ線１３ｂに出力され、セレクタ１９
を介してエラー信号出力端子としてのＲｘ端子１０から
通信制御装置３に出力される。エラー検出が終了する
と、通信制御装置３からリセット信号が送出され、リセ
ット信号端子２２、信号線２１を介してリセット端子Ｒ
に印加されシフトレジスタ２０はリセットされる。
セレクタ１９は切換えられ、Ｔｘ端子９がクロック信号
線１２ｂに、Ｒｘ端子１０がエラーデータ線１３ｂに接
続される。それで、Ｔｘ端子９に入力された信号はクロ
ック信号としてシフトレジスタ２０のクロック端子Ｔへ
入力される。これにより、シフトレジスタ２０内のエラ
ーの内容を示すデータは出力端子Ｑからシリアルデータ
としてエラーデータ線１３ｂに出力され、セレクタ１９
を介してエラー信号出力端子としてのＲｘ端子１０から
通信制御装置３に出力される。エラー検出が終了する
と、通信制御装置３からリセット信号が送出され、リセ
ット信号端子２２、信号線２１を介してリセット端子Ｒ
に印加されシフトレジスタ２０はリセットされる。
【００２４】このように、共通バス１上にエラーが発生
したことを示すエラー検出信号はＥｒｒ端子１１から、
そのエラーの内容を示すエラーデータは既存のＲｘ端子
１０から、それぞれ通信制御装置３に出力されるので、
信号送受用集積回路４の端子を何等増やすことなく、エ
ラーの内容を通信制御装置３に知らせることができる。
したことを示すエラー検出信号はＥｒｒ端子１１から、
そのエラーの内容を示すエラーデータは既存のＲｘ端子
１０から、それぞれ通信制御装置３に出力されるので、
信号送受用集積回路４の端子を何等増やすことなく、エ
ラーの内容を通信制御装置３に知らせることができる。
【００２５】次に、図２によりシフトレジスタ２０の動
作について説明する。ロード端子Ｌに入力された、オア
回路１８からのＨレベルは、アンド回路３１２，３２
２，…４５２、及びアンド回路３１４，３２４，…４５
４に入力される。一方、エラー検出回路５０から入力端
子Ｄ１，Ｄ２，…Ｄ１５に入力されたパラレルエラーデ
ータは、アンド回路３１２，３２２，…４５２、及びイ
ンバータ回路３１３，３２３，…４５３で反転されてア
ンド回路３１４，３２４，…４５４に入力される。
作について説明する。ロード端子Ｌに入力された、オア
回路１８からのＨレベルは、アンド回路３１２，３２
２，…４５２、及びアンド回路３１４，３２４，…４５
４に入力される。一方、エラー検出回路５０から入力端
子Ｄ１，Ｄ２，…Ｄ１５に入力されたパラレルエラーデ
ータは、アンド回路３１２，３２２，…４５２、及びイ
ンバータ回路３１３，３２３，…４５３で反転されてア
ンド回路３１４，３２４，…４５４に入力される。
【００２６】従って、入力端子例えばＤ１がＨレベルで
ある１ビット対応回路３１では、アンド回路３１２から
Ｈレベルが出力され、Ｄ形フリップフロップ３１１のセ
ット端子Ｓに入力される。また、入力端子例えばＤ２〜
Ｄ１５がＬレベルである１ビット対応回路３２〜４５で
はアンド回路３２４〜４５４からＨレベルが出力され、
オア回路３２５〜４５５を介してＤ形フリップフロップ
３２１〜４５１のリセット端子Ｒに入力される。このよ
うにして、ロード端子ＬがＨレベルになると、エラー検
出回路５０からのパラレルエラーデータはそれぞれのＤ
形フリップフロップ３１１，３２１，…４５１にラッチ
される。
ある１ビット対応回路３１では、アンド回路３１２から
Ｈレベルが出力され、Ｄ形フリップフロップ３１１のセ
ット端子Ｓに入力される。また、入力端子例えばＤ２〜
Ｄ１５がＬレベルである１ビット対応回路３２〜４５で
はアンド回路３２４〜４５４からＨレベルが出力され、
オア回路３２５〜４５５を介してＤ形フリップフロップ
３２１〜４５１のリセット端子Ｒに入力される。このよ
うにして、ロード端子ＬがＨレベルになると、エラー検
出回路５０からのパラレルエラーデータはそれぞれのＤ
形フリップフロップ３１１，３２１，…４５１にラッチ
される。
【００２７】Ｄ形フリップフロップ３１１，３２１，…
４５１の出力端子Ｑは次段のＤ形フリップフロップの入
力端子Ｄに接続されているので、クロック入力端子Ｔに
クロック信号が入力されると、これに同期してＤ形フリ
ップフロップ３１１，３２１，…４５１にラッチされた
パラレルエラーデータは、最終１ビット対応回路４５の
Ｄ形フリップフロップ４５１の出力端子Ｑからシリアル
エラーデータとしてエラーデータ線１３ｂに出力され
る。
４５１の出力端子Ｑは次段のＤ形フリップフロップの入
力端子Ｄに接続されているので、クロック入力端子Ｔに
クロック信号が入力されると、これに同期してＤ形フリ
ップフロップ３１１，３２１，…４５１にラッチされた
パラレルエラーデータは、最終１ビット対応回路４５の
Ｄ形フリップフロップ４５１の出力端子Ｑからシリアル
エラーデータとしてエラーデータ線１３ｂに出力され
る。
【００２８】実施例２．次にこの発明の実施例２を図に
ついて説明する。図３は実施例２の信号送受用集積回路
の構成を一部ブロックで示す回路図、図４はこの実施例
の動作を説明するタイムチャートである。図において、
８ａ，８ｂは入出力端子、９はＴｘ端子、１０はＲｘ端
子、１１はＥｒｒ端子、１２ａは出力データ信号線、１
３ａは入力データ信号線、１４は出力制御回路、１５は
ドライバ回路、１６はレシーバ、１８はオア回路、２１
はリセット信号線、２２はリセット信号端子、２３はパ
ルス発生回路、２３１はアンド回路、２３２はインバー
タ回路、２３３はコンデンサーで、以上は図１に示す実
施例１と同様のものである。
ついて説明する。図３は実施例２の信号送受用集積回路
の構成を一部ブロックで示す回路図、図４はこの実施例
の動作を説明するタイムチャートである。図において、
８ａ，８ｂは入出力端子、９はＴｘ端子、１０はＲｘ端
子、１１はＥｒｒ端子、１２ａは出力データ信号線、１
３ａは入力データ信号線、１４は出力制御回路、１５は
ドライバ回路、１６はレシーバ、１８はオア回路、２１
はリセット信号線、２２はリセット信号端子、２３はパ
ルス発生回路、２３１はアンド回路、２３２はインバー
タ回路、２３３はコンデンサーで、以上は図１に示す実
施例１と同様のものである。
【００２９】５０はレシーバ１６からの受信信号から共
通バス１上のエラーを検出し、エラーの内容に応じてＨ
レベルとなるビット数が異なるパラレルエラーデータ信
号を出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１
５から出力するエラー検出手段であるエラー検出回路、
５１はエラー検出回路５０からのパラレルエラーデータ
をクロック信号によってシリアルデータに変換して繰返
し出力するシフトレジスタ、５２はクロック信号を発生
するクロック発生回路、５３はクロック信号線、５４は
エラーデータ線である。
通バス１上のエラーを検出し、エラーの内容に応じてＨ
レベルとなるビット数が異なるパラレルエラーデータ信
号を出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１
５から出力するエラー検出手段であるエラー検出回路、
５１はエラー検出回路５０からのパラレルエラーデータ
をクロック信号によってシリアルデータに変換して繰返
し出力するシフトレジスタ、５２はクロック信号を発生
するクロック発生回路、５３はクロック信号線、５４は
エラーデータ線である。
【００３０】次に実施例２の動作を説明する。Ｔｘ端子
９から入力された通信制御装置２からの出力データは出
力データ信号線１２ａ、出力制御回路１４を介してドラ
イバ回路１５に入力され、入出力端子８ａ，８ｂから共
通バス１上に出力される。共通バス１上のデータは入出
力端子８ａ，８ｂより入力され、レシーバ１６、信号線
１３ａを介してＲｘ端子１０から入力データとして通信
制御装置３へ出力される。この時、共通バス１にはエラ
ーが発生していないので、エラー検出回路５０の出力線
Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５からはす
べてＬレベルのパラレルエラーデータが出力され、従っ
て、エラーデータ線５４はＬレベルでＥｒｒ端子２２か
らは図４の‘エラーなし’で示すような連続してＬレベ
ルのシリアルエラーデータが通信制御装置２に出力され
る。
９から入力された通信制御装置２からの出力データは出
力データ信号線１２ａ、出力制御回路１４を介してドラ
イバ回路１５に入力され、入出力端子８ａ，８ｂから共
通バス１上に出力される。共通バス１上のデータは入出
力端子８ａ，８ｂより入力され、レシーバ１６、信号線
１３ａを介してＲｘ端子１０から入力データとして通信
制御装置３へ出力される。この時、共通バス１にはエラ
ーが発生していないので、エラー検出回路５０の出力線
Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５からはす
べてＬレベルのパラレルエラーデータが出力され、従っ
て、エラーデータ線５４はＬレベルでＥｒｒ端子２２か
らは図４の‘エラーなし’で示すような連続してＬレベ
ルのシリアルエラーデータが通信制御装置２に出力され
る。
【００３１】共通バス１上にエラーが発生すると、それ
がエラー検出回路５０により検出され、エラー検出回路
５０の出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ
１５にエラーの内容に応じたパラレルエラーデータ信号
が出力される。例えば、図８の‘エラー１’に示すエラ
ーが発生したとすると、出力線Ｅｒｒ１のみがＨレベル
で他の出力線Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５がＬレ
ベルに、‘エラー６’に示すエラーが発生したとする
と、出力線Ｅｒｒ１〜Ｅｒｒ６がＨレベルで他の出力線
Ｅｒｒ７〜Ｅｒｒ１５がＬレベルとなる。このように出
力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５の何
れかがＨレベルになると、これがオア回路１８により検
出されそのＨレベル出力がパルス発生回路２３に入力さ
れてパルスが発生し、シフトレジスタ５１のＬ端子に印
加され、この時点でエラー検出回路５０の出力線Ｅｒｒ
１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５のデータがシフ
トレジスタ５１の入力端子Ｄ１，Ｄ２，…Ｄ１５に入力
されロードされる。
がエラー検出回路５０により検出され、エラー検出回路
５０の出力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ
１５にエラーの内容に応じたパラレルエラーデータ信号
が出力される。例えば、図８の‘エラー１’に示すエラ
ーが発生したとすると、出力線Ｅｒｒ１のみがＨレベル
で他の出力線Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５がＬレ
ベルに、‘エラー６’に示すエラーが発生したとする
と、出力線Ｅｒｒ１〜Ｅｒｒ６がＨレベルで他の出力線
Ｅｒｒ７〜Ｅｒｒ１５がＬレベルとなる。このように出
力線Ｅｒｒ１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５の何
れかがＨレベルになると、これがオア回路１８により検
出されそのＨレベル出力がパルス発生回路２３に入力さ
れてパルスが発生し、シフトレジスタ５１のＬ端子に印
加され、この時点でエラー検出回路５０の出力線Ｅｒｒ
１，Ｅｒｒ２，Ｅｒｒ３，…Ｅｒｒ１５のデータがシフ
トレジスタ５１の入力端子Ｄ１，Ｄ２，…Ｄ１５に入力
されロードされる。
【００３２】そこで、このシフトレジスタ５１のクロッ
ク入力端子Ｔに、クロック発生回路５２で発生したクロ
ック信号が信号線５３を介して入力されると、それに同
期して出力端子Ｑからこれにロードされたパラレルエラ
ーデータが、シリアルエラーデータとしてエラーデータ
線５４を介してエラー信号出力端子であるＥｒｒ端子１
１に出力される。また、シフトレジスタ５１の出力は入
力端子Ｄ０へ接続されており、シフトレジスタ５１にロ
ードされたデータは繰り返しＥｒｒ端子１１から通信制
御装置３へ出力される。また、シフトレジスタ５１は、
通信制御装置３からリセット信号端子２２、信号線２１
を介してＲ端子に入力されるリセット信号によりリセッ
トすることができる。
ク入力端子Ｔに、クロック発生回路５２で発生したクロ
ック信号が信号線５３を介して入力されると、それに同
期して出力端子Ｑからこれにロードされたパラレルエラ
ーデータが、シリアルエラーデータとしてエラーデータ
線５４を介してエラー信号出力端子であるＥｒｒ端子１
１に出力される。また、シフトレジスタ５１の出力は入
力端子Ｄ０へ接続されており、シフトレジスタ５１にロ
ードされたデータは繰り返しＥｒｒ端子１１から通信制
御装置３へ出力される。また、シフトレジスタ５１は、
通信制御装置３からリセット信号端子２２、信号線２１
を介してＲ端子に入力されるリセット信号によりリセッ
トすることができる。
【００３３】図４はＥｒｒ端子１１から出力されるシリ
アルエラーデータの信号波形の一例を示したタイムチャ
ートで、エラーの内容に応じてデューティー比の異なっ
た信号となる。例えば、‘エラー１’のエラーが発生し
た場合、一定周期の１６分の１がＨレベルに、１６分の
１５がＬレベルになる繰り返し信号が、‘エラー６’の
エラーが発生した場合、一定周期の１６分の６がＨレベ
ルに、１６分の１０がＬレベルになる繰り返し信号が出
力される。また、‘エラー１５’のエラーが発生した場
合、一定周期の１６分の１５ががＨレベルに、１６分の
１がＬレベルになる繰り返し信号が出力される。以上の
ように、Ｅｒｒ端子１１から、Ｈレベルの幅とＬレベル
の幅の比、即ちデューティー比がエラーの内容に応じて
異なるシリアルエラーデータが通信制御装置３に出力さ
れる。
アルエラーデータの信号波形の一例を示したタイムチャ
ートで、エラーの内容に応じてデューティー比の異なっ
た信号となる。例えば、‘エラー１’のエラーが発生し
た場合、一定周期の１６分の１がＨレベルに、１６分の
１５がＬレベルになる繰り返し信号が、‘エラー６’の
エラーが発生した場合、一定周期の１６分の６がＨレベ
ルに、１６分の１０がＬレベルになる繰り返し信号が出
力される。また、‘エラー１５’のエラーが発生した場
合、一定周期の１６分の１５ががＨレベルに、１６分の
１がＬレベルになる繰り返し信号が出力される。以上の
ように、Ｅｒｒ端子１１から、Ｈレベルの幅とＬレベル
の幅の比、即ちデューティー比がエラーの内容に応じて
異なるシリアルエラーデータが通信制御装置３に出力さ
れる。
【００３４】
【発明の効果】この発明は以上説明したように構成され
ているので、、端子数を増やすことなくエラーの内容ま
で通信制御装置に知らせることができる効果がある。
ているので、、端子数を増やすことなくエラーの内容ま
で通信制御装置に知らせることができる効果がある。
【図１】 この発明の実施例１の構成を一部ブロックで
示す回路図。
示す回路図。
【図２】 実施例１におけるシフトレジスタの構成を一
部ブロックで示す回路図。
部ブロックで示す回路図。
【図３】 この発明の実施例２の構成を一部ブロックで
示す回路図。
示す回路図。
【図４】 実施例２の動作を説明するタイムチャート。
【図５】 一般の通信システムを示す構成図、
【図６】 一般の通信システム内の一ユニットの構成を
示すブロック線図。
示すブロック線図。
【図７】 従来の信号送受用集積回路の構成を一部ブロ
ックで示す回路図。
ックで示す回路図。
【図８】 図８は共通バス上のエラーの内容例を示す
図。
図。
１ 共通バス、３ 通信制御装置、４ 信号送受用集積
回路、１０ Ｒｘ端子（エラー信号出力端子）、１１
Ｅｒｒ端子（エラー信号出力端子）、１５ ドライバ回
路（ドライバ手段）、１６ レシーバ（レシーバ手
段）、１２ｂ，５３クロック信号線、１７，５０ エラ
ー検出回路（エラー検出手段）、１８ オア回路（演算
手段）、１９ セレクタ（選択手段）、２０，５１ シ
フトレジスタ（シリアルデータ変換手段）、５２ クロ
ック発生回路。
回路、１０ Ｒｘ端子（エラー信号出力端子）、１１
Ｅｒｒ端子（エラー信号出力端子）、１５ ドライバ回
路（ドライバ手段）、１６ レシーバ（レシーバ手
段）、１２ｂ，５３クロック信号線、１７，５０ エラ
ー検出回路（エラー検出手段）、１８ オア回路（演算
手段）、１９ セレクタ（選択手段）、２０，５１ シ
フトレジスタ（シリアルデータ変換手段）、５２ クロ
ック発生回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/02 Ｈ０４Ｌ 13/00 ３０１Ｂ
Claims (11)
- 【請求項１】 共通バスに接続され、この共通バスを介
して通信制御装置の制御により信号の送受信を行なうと
ともに、上記共通バス上のエラーを検出する機能を有す
る信号送受用集積回路において、上記共通バスから検出
されたエラーの内容に応じたデータを蓄積し、複数の端
子からパラレルデータとして出力するエラー検出回路
と、上記共通バス上のエラー検出に応じて上記通信制御
装置から入力されるクロック信号によって、上記エラー
検出回路からのパラレルデータをシリアルデータとして
上記通信制御装置に出力するシフトレジスタとを備えた
ことを特徴とする信号送受用集積回路。 - 【請求項２】 共通バスに接続され、この共通バスを介
して通信制御装置の制御により信号の送受信を行なうと
ともに、上記共通バス上のエラーを検出する機能を有す
る信号送受用集積回路において、上記共通バスから検出
されたエラーの内容に応じたデータを蓄積し、複数の端
子からパラレルデータとして出力するエラー検出回路
と、クロック信号によって上記エラー検出回路からのパ
ラレルデータをシリアルデータとして連続して繰返し上
記通信制御装置に出力するシフトレジスタとを備え、こ
の連続して繰返し出力されるシリアルデータを、エラー
の内容に応じてデューティ比の異った信号としたことを
特徴とする信号送受用集積回路。 - 【請求項３】 通信制御装置からの送信信号を共通バス
へ送出するドライバー手段と、上記共通バス上の信号を
受信信号として通信制御装置へ送出するレシーバ手段
と、上記共通バス上のエラーを検出するエラー検出手段
を備え、通信制御装置と送信信号線、受信信号線で接続
された信号送受用集積回路において、上記エラー検出手
段からの共通バス上の複数のエラー内容に対応した各々
のデータを格納し、この格納された各々のデータをシリ
アルデータに変換するシリアルデータ変換手段と、上記
エラー検出手段がエラーを検出しない場合、上記送信信
号線からの信号を上記ドライバー手段に入力し、上記レ
シーバ手段による受信信号を上記受信信号線に出力し、
上記エラー検出手段が共通バス上のエラーを検出した場
合、上記送信信号線からの信号を上記シリアルデータ変
換手段にクロック信号として入力し、上記シリアルデー
タ変換手段からのシリアルデータに変換されたエラーデ
ータを上記受信信号線に出力する送受信信号選択手段を
備えたことを特徴とする信号送受用集積回路。 - 【請求項４】 通信制御装置からの送信信号を共通バス
へ送出するドライバー手段と、上記共通バス上の信号を
受信信号として通信制御装置へ送出するレシーバ手段
と、上記共通バス上のエラーを検出するエラー検出手段
を備えた信号送受用集積回路において、上記エラー検出
手段からの共通バス上の複数のエラー内容に対応した各
々のデータを格納し、この格納された各々のデータをシ
リアルデータに変換し、エラーの内容に応じてデューテ
ィ比の異なった信号として繰返し出力するシリアルデー
タ変換手段を備えたことを特徴とする信号送受用集積回
路。 - 【請求項５】 共通バス上の信号を受け、受信信号とし
て出力端子に出力するレシーバ手段、上記共通バス上の
複数種類のエラーを検出し、上記複数種類のエラーに対
応してパラレルデータとして出力するエラー検出手段、
このエラー検出手段からのパラレルデータを受け、入力
されるクロック信号に同期して上記受けたパラレルデー
タをシリアルデータに変換して出力するシリアルデータ
変換手段を備えた半導体集積回路。 - 【請求項６】 共通バス上の信号を受け、受信信号とし
て出力するレシーバ手段、上記共通バス上の複数種類の
エラーを検出し、エラーを検出しないとすべてのビット
が第１のレベルであり、エラーを検出すると上記複数種
類のエラーに対応して、少なくとも１ビットが第２レベ
ルとされる複数ビットからなるパラレルデータとして出
力するエラー検出手段、このエラー検出手段からのパラ
レルデータを受け、受けたパラレルデータの複数ビット
の内少なくとも１ビットが第２のレベルであるエラー検
出を意味するエラー検出信号を出力する演算手段、この
演算手段からのエラー検出信号に応じた信号を受けると
上記エラー検出手段からのパラレルデータを取り込み、
入力されるクロック信号に同期して上記受けたパラレル
データをシリアルデータに変換してエラー信号出力端子
に出力するシリアルデータ変換手段を備えた半導体集積
回路。 - 【請求項７】 共通バス上の信号を受け、受信信号とし
て出力端子に出力するレシーバ手段、送信信号を上記共
通バスへ送出するためのドライバ手段、上記共通バス上
の複数種類のエラーを検出し、エラーを検出しないとす
べてのビットが第１のレベルであり，エラーを検出する
と上記複数種類のエラーに対応して、少なくとも１ビッ
トが第２レベルとされる複数ビットからなるパラレルデ
ータとして出力するエラー検出手段、このエラー検出手
段からのパラレルデータを受け、受けたパラレルデータ
の複数ビットの内少なくとも１ビットが第２のレベルで
あるエラー検出を意味するエラー検出信号を出力する演
算手段、この演算手段からのエラー検出信号に応じた信
号を受けると上記エラー検出手段からのパラレルデータ
を取り込み、入力されるクロック信号に同期して上記受
けたパラレルデータをシリアルデータに変換して出力す
るシリアルデータ変換手段、制御信号に応答して、上記
レシーバ手段からの受信信号又は上記シリアルデータ変
換手段からのシリアルデータの一方を選択的に出力端子
に伝達させるとともに、入力端子に入力された送信信号
を上記ドライバ手段に伝達させるか入力端子に入力され
たクロック信号を上記シリアルデータ変換手段に伝達さ
せるかを選択的に行う選択手段を備えた信号送受用集積
回路。 - 【請求項８】 選択手段に与えられた制御信号は、演算
手段からのエラー検出信号であることを特徴とする請求
項７記載の信号送受用集積回路。 - 【請求項９】 共通バス上の信号を受け、受信信号とし
て出力するレシーバ手段、上記共通バス上の複数種類の
エラーを検出し、エラーを検出しないとすべてのビット
が第１のレベルであり，エラーを検出すると上記複数種
類のエラーに対応して、少なくとも１ビットが第２レベ
ルとされる複数ビットからなるパラレルデータとして出
力するエラー検出手段、このエラー検出手段からのパラ
レルデータを受け、受けたパラレルデータの複数ビット
の内少なくとも１ビットが第２のレベルであるエラー検
出を意味するエラー検出信号を出力する演算手段、この
演算手段からのエラー検出信号に応じた信号を受けると
上記エラー検出手段からのパラレルデータを取り込み、
入力されるクロック信号に同期して上記受けたパラレル
データをシリアルデータに繰り返し変換して連続してエ
ラー信号出力端子に出力するシリアルデータ変換手段を
備えた半導体集積回路。 - 【請求項１０】 エラー検出手段からのパラレルデータ
は、複数種類のエラーに応じて第２のレベルとされるビ
ット数が異なることを特徴とする請求項９記載の半導体
集積回路。 - 【請求項１１】 シリアルデータ変換手段に与えるクロ
ック信号を発生するクロック発生回路をさらに備えてい
ることを特徴とする請求項９記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187385A JPH0934810A (ja) | 1995-07-24 | 1995-07-24 | 信号送受用集積回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187385A JPH0934810A (ja) | 1995-07-24 | 1995-07-24 | 信号送受用集積回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934810A true JPH0934810A (ja) | 1997-02-07 |
Family
ID=16205098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7187385A Pending JPH0934810A (ja) | 1995-07-24 | 1995-07-24 | 信号送受用集積回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934810A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042352A (ja) * | 2011-08-16 | 2013-02-28 | Hitachi Ltd | 無線通信装置、及びそれを使った列車制御システム |
| US10665091B2 (en) | 2017-06-29 | 2020-05-26 | Yazaki Corporation | Information setting device and electronic appliance |
-
1995
- 1995-07-24 JP JP7187385A patent/JPH0934810A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042352A (ja) * | 2011-08-16 | 2013-02-28 | Hitachi Ltd | 無線通信装置、及びそれを使った列車制御システム |
| US10665091B2 (en) | 2017-06-29 | 2020-05-26 | Yazaki Corporation | Information setting device and electronic appliance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |