JP2000349834A - 非同期式直列情報受信装置および非同期式直列情報送信装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの取込みエラーの発生を回避するた
め、ボーレートの最大値が制限されるという課題があっ
た。 【解決手段】 非同期式直列情報送受信装置での非同期
シリアル転送において、カウント補正回路２からのカウ
ント補正信号１５を入力し、制御信号生成回路１がデー
タシフト信号１２０を生成し出力する。このデータシフ
ト信号１２０を元に、直列並列変換回路３による通信デ
ータ４のサンプリング間隔をビット毎に切替えて、動作
クロック１１０の整数倍より細かなサンプリング間隔を
設定し最大ボーレートを向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュータなどのデータ処理装置に接続または内蔵される非
同期式直列情報受信装置および非同期式直列情報送信装
置に関し、特に詳細には、受信装置において通信データ
を構成する各ビットのサンプリング間隔が一定でない場
合や、送信装置において各ビットの送信間隔が一定でな
い場合の制御も可能な非同期式直列情報送受信方式に基
づく非同期式直列情報受信装置および非同期式直列情報
送信装置に関するものである。

【０００２】

【従来の技術】マイクロコンピュータ間の通信、または
マイクロコンピュータに接続された周辺装置との間にお
けるデータ通信は、データを複数ビット毎に並列に送受
信する方式と、データを直列に送受信する方式の２つに
分類できる。データを複数ビット毎に並列に送受信する
方式は、データを直列に送受信する方式と比較して単位
時間あたりより多くのデータを通信できる。しかしなが
ら、必要な配線数が多くなるため通信費用が増大すると
いう課題がある。

【０００３】一方、データを直列に送受信する方式で
は、通信クロックを用いて送信側と受信側との間で時間
的な同期を取る同期式直列情報送受信方式と、通信クロ
ックを用いない非同期式直列情報送受信方式に分類でき
る。非同期式直列情報送受信方式は通信クロックを必要
としないため、同期式直列情報送受信方式と比較して配
線数は少ないが、通信速度は遅くなる傾向がある。

【０００４】図２３は、非同期式直列情報通信の受信部
および送信部の概念を示す説明図であり、図において、
２２０は非同期式直列情報通信における送信部としての
非同期式直列情報送信装置、２２１は非同期式直列情報
通信における受信部としての非同期式直列情報受信装
置、２２３は受信部２２１から出力され、送信部２２０
へ入力される通信イネーブル、２２４は送信部２２０か
ら出力され、受信部２２１に入力される通信データであ
る。

【０００５】次に動作について説明する。以下では、非
同期式直列情報送受信方式について説明する。図２４
は、非同期式直列情報通信で使用される通信データ形式
を示す説明図であり、図において、５はスタートビット
であり１ビットのローレベル信号、６はデータビット、
７はパリティビットでありデータの信頼性を向上させる
ために通信データに付加される。８はデータの転送終了
を示すストップビットであり、１ビットまたは２ビット
分のハイレベル信号である。

【０００６】パリティには、データビット６とパリティ
ビット７とを合わせて全体の通信データ内のビット
“１”の個数が偶数になるようにパリティビットを設定
する偶数パリティや、データビット６とパリティビット
７とを合わせて“１”の個数が奇数になるようにパリテ
ィビットを設定する奇数パリティ等がある。

【０００７】パリティビットを使用しない通信データ形
式も使用されている。図２５は、受信部２２１としての
従来の非同期式直列情報受信装置の構成を示すブロック
図であり、図において、２５１は通信データ２２４を入
力し、動作クロック１１に同期して、データシフト信号
２５４を生成する制御信号生成回路であり、２５２はデ
ータシフト信号２５４に基づいて通信データ２２４を取
り込み、直列データから並列データ２５３へ変換する直
列並列変換回路である。

【０００８】図２６は、図２５に示した直列並列変換回
路２５２の動作を示すタイミングチャートである。受信
部２２１がデータ信号を受信可能な状態である時、通信
イネーブル２２３をローレベルに設定して送信部２２０
へ出力する。送信部２２０は、通信イネーブル２２３が
ローレベルであることを認識し、２進数のデータ信号
“０１０１００１００１”を送信する。

【０００９】このとき、送信する２進数のデータ信号の
先頭にスタートビット５、最後にストップビット８が付
加される。受信部２２１は、通信データ２２４を受信し
スタートビット５を検出して通信データ２２４の受信動
作を開始する。

【００１０】送信部２２０、受信部２２１には同一の通
信速度（ボーレート）が設定されており、そのボーレー
トに従って、通信データの送信／受信動作が実行され
る。

【００１１】理想的な条件では、通信データ２２４の各
ビットの中心で通信データ２２４の値は直列並列変換回
路２５２内に取込まれる。図２６では通信データ２２４
は、データシフト信号２５４がハイレベルからローレベ
ルに変化する時に、直列並列変換回路２５２内に取込ま
れる。

【００１２】

【発明が解決しようとする課題】従来の非同期式直列情
報送受信装置は、以上のように構成されているので、送
信部２２０、受信部２２１は、一般に、異なる周波数の
動作クロックで動作している。従って、１ビット分の通
信時間は動作クロック周期の整数倍にしか設定できない
ので、ボーレートを、送信部２２０と受信部２２１で同
一に設定しようとしても、厳密には、ボーレートの設定
誤差が発生するという課題があった。

【００１３】図２６では、受信部２２１で使用する動作
クロック１１で、４サイクル分を１ビット分の通信時間
と設定し、データビット６が８ビット、ストップビット
８が１ビットからなる通信データを受信した場合の動作
例を示している。

【００１４】図２６では、データシフト信号２５４がハ
イレベルからローレベルに変化する時に、通信データ２
２４が直列並列変換回路２５２内に取込まれる構成にな
っており、直列並列変換回路２５２内取込まれる通信デ
ータ２２４は、スタートビット５を除いて“１０１００
０１０”となる。

【００１５】図２６に示す例では、通信データ２２４の
６，７，９ビット目に通信データの取込みエラーが発生
している。図２６に示した例に対し、ボーレートをより
小さく設定すれば、１ビット分の通信時間が大きくなる
ので、１ビットの通信時間に対するボーレート設定誤差
の比率を下げることが可能である。

【００１６】上記した理由のため、実際の非同期式直列
情報送受信装置では、通信データの取り込みエラーが発
生しない程度に、ボーレートの最大値が制限されるとい
う課題があった。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、非同期式直列情報送受信におい
て、受信部としての非同期式直列情報受信装置と送信部
である非同期式直列情報送信装置でのボーレートをより
詳細に設定可能にして、受信部、送信部の動作クロック
周波数を変更することなく、ボーレートの最大値を向上
できる非同期式直列情報送受信方式に基づいた非同期式
直列情報受信装置および非同期式直列情報送信装置を得
ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る非同期式
直列情報受信装置は、受信したスタートビットから始ま
る１転送単位の通信データを取込み、並列データへ変換
し、出力する直列並列変換手段と、前記直列並列変換手
段が前記通信データを構成する各ビットデータを取込む
タイミングを指示するデータシフト信号を生成し、生成
した前記データシフト信号を前記直列並列変換手段へ出
力する制御信号生成手段と、受信した前記通信データの
第１のビットデータを前記直列並列変換手段内へ取込む
第１の時刻と、前記第１のビットデータに続く第２のビ
ットデータを前記直列並列変換手段内へ取込む第２の時
刻との間の時間間隔を、前記通信データの各ビットデー
タ毎に制御するカウント補正信号を生成し、生成した前
記カウント補正信号を前記制御信号生成手段へ出力する
カウント補正手段とを備えている。そして、前記制御信
号生成手段が、前記カウント補正手段から出力された前
記カウント補正信号に従って、前記データシフト信号の
出力タイミングを制御し、前記直列並列変換手段は、前
記データシフト信号に基づいて、前記通信データの各ビ
ットデータを取込むことを特徴とするものである。

【００１９】この発明に係る非同期式直列情報受信装置
内のカウント補正手段は、データシフト信号を入力し、
前記データシフト信号の数をカウントするカウンタ手段
と、前記カウンタ手段からの出力と、所定値とのいずれ
かを選択し、選択した値をカウント補正信号として、前
記制御信号生成手段へ出力するセレクタ手段とを有して
いることを特徴とするものである。

【００２０】この発明に係る非同期式直列情報送信装置
は、スタートビットから始まる１転送単位の通信データ
を直列データへ変換し、出力する並列直列変換手段と、
前記並列直列変換手段が前記通信データを構成する各ビ
ットデータを送信するタイミングを指示するデータシフ
ト信号を生成し、生成した前記データシフト信号を前記
並列直列変換手段へ出力する制御信号生成手段と、送信
する前記通信データの第１のビットデータを前記並列直
列変換手段内へ出力開始する第１の時刻と、前記第１の
ビットデータに続く第２のビットデータを前記並列直列
変換手段内へ出力開始する第２の時刻との間の時間間隔
を、前記通信データの各ビットデータ毎に制御するカウ
ント補正信号を生成し、生成した前記カウント補正信号
を前記制御信号生成手段へ出力するカウント補正手段と
を備えている。そして、前記制御信号生成手段は、前記
カウント補正手段から出力された前記カウント補正信号
に従って、前記データシフト信号の出力タイミングを制
御し、前記並列直列変換手段は、前記データシフト信号
に基づいて、前記通信データの各ビットデータを出力す
ることを特徴とするものである。

【００２１】この発明に係る非同期式直列情報送信装置
内のカウント補正手段は、データシフト信号を入力し、
前記データシフト信号の数をカウントするカウンタ手段
と、前記カウンタ手段からの出力と、所定値のいずれか
を選択し、選択した値をカウント補正信号として、前記
制御信号生成手段へ出力するセレクタ手段とを有してい
ることを特徴とするものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．この発明の実施の形態１による非同期式
直列情報受信方式に基づく非同期式直列情報受信装置の
構成および動作について、図１〜図８を用いて説明す
る。図１は、この発明による実施の形態１による非同期
式直列情報受信装置の構成を示すブロック図であり、図
において、１は受信部の動作クロック１１０と通信デー
タ４とを入力し、データシフト信号１２０を生成し出力
する制御信号生成回路（制御信号生成手段）である。
尚、この発明の非同期式直列情報受信装置および非同期
式直列情報送信装置の全体の概略構成は図２３に示され
ている。

【００２３】２はデータシフト信号１２０を入力し、カ
ウント補正信号１５を生成し、出力するカウント補正回
路（カウント補正手段）、３はデータシフト信号１２０
を入力して通信データ４を内部に取込み、直列データの
通信データから並列データの通信データ１３０へ変換す
る直列並列変換回路（直列並列変換手段）である。

【００２４】この実施の形態１による非同期式直列情報
受信装置では、１ビット分の通信時間は動作クロック１
１０の整数倍だけでなく、例えば、３．５サイクル，
４．０サイクル，４．５サイクル等のように、０．５サ
イクル単位で設定する。

【００２５】次に動作について説明する。図２は、図１
に示した非同期式直列情報受信方式に基づく非同期式直
列情報受信装置の動作を示すタイミングチャートであ
る。図１に示す構成を備えた非同期式直列情報受信装置
において、１ビット分の通信時間を動作クロック１１０
の４．５サイクル分に設定した時の受信動作を図２のタ
イミングチャートで示す。尚、以下の説明におけるサイ
クル数は動作クロック１１０のサイクル数を表わすもの
とする。また、通信データ４の構成は、図２４に示す構
造を有しているものとする。

【００２６】制御信号生成回路１は、通信データ４を入
力した場合、通信データ４からスタートビット５を検出
するとデータシフト信号１２０の制御を開始する。デー
タシフト信号１２０がハイレベルからローレベルに立下
がる時点で、通信データ４の値が通信データを構成する
データビットの１ビット目として直列並列変換回路３内
に取込まれる。そして、以下、ストップビット８を取込
むまで同様の動作をする。

【００２７】ストップビット８を直列並列変換回路３内
に取込むと、次の通信データのスタートビット５を検出
するまで、制御信号生成回路１により、データシフト信
号１２０はローレベルに設定され保持される。この時、
通信データ４内のスタートビット５を取込んでからスト
ップビット８を取込むまでのスタートビットを除く全ビ
ットにおいて、直列並列変換回路３が先のビットを内部
に取込んでから、次のビットを取込むまでの時間間隔
は、即ち、データシフト信号１２０の立下がり時刻から
次の立下がり時刻までの時間間隔は、５サイクルの場合
（例えば、タイミングＴ１とＴ２との間）と４サイクル
の場合（例えば、タイミングＴ２とＴ３との間）とが交
互に繰り返される。この動作により、通信データ４を直
列並列変換回路３内に取込む時間間隔は平均して４．５
サイクルになる。

【００２８】図３は、図１に示した非同期式直列情報受
信装置内の直列並列変換回路３の構成を示すブロック図
であり、図において、３１は記憶素子であるフリップフ
ロップ（ＦＦ）であり、制御信号生成回路１から供給さ
れるデータシフト信号１２０のレベルが立下がる時に、
通信データ４を内部に取込み記憶する。同様に、各フリ
ップフロップ３１は、データシフト信号１２０のレベル
が立下がる時に合わせて、左隣に配置されたフリップフ
ロップ３１からの出力データ１３００〜１３０７を記憶
する。

【００２９】このように直列並列変換回路３を構成する
フリップフロップの出力データ１３００〜１３０８は、
図１に示す直列並列変換回路３の通信データ１３０を１
ビット毎に表現したものに相当するものである。図３に
示した直列並列変換回路３の構成要素は、シフトレジス
タである。

【００３０】図４は、直列並列変換回路の動作を示すタ
イミングチャートである。制御信号生成回路１から供給
されるデータシフト信号１２０の立下がるタイミング
で、通信データ４のビットデータが第１段目のフリップ
フロップ３１内に取込まれ、このフリップフロップ３１
の出力値１３００が更新される。同時に、データシフト
信号１２０が立下がる前の第１段目のフリップフロップ
３１の出力値１３００が第２段目のフリップフロップ３
１内へ取込まれ、第２段目のフリップフロップ３１の出
力値１３０１が更新される。以降の段の各フリップフロ
ップ３１の動作も同様に並行して行われる。

【００３１】この様に、データシフト信号１２０のレベ
ルが立下がる度に、第１段目のフリップフロップ３１に
新たな通信データのビット値が取込まれ、各データ出力
値１３００〜１３０７が１段ごとに右側へシフトされ、
次段以降のフリップフロップ３１内に順に取り込まれ
る。

【００３２】図５は、図１の非同期式直列情報受信装置
内の制御信号生成回路１の構成を示すブロック図あり、
図において、５１は動作クロック１１０、通信データ
４、およびデータシフト信号１２０を入力し、カウンタ
イネーブル信号２２を生成し、出力するカウンタイネー
ブル制御回路である。

【００３３】５２はカウンタ回路であり、動作クロック
１１０およびカウンタイネーブル信号２２、データシフ
ト信号１２０を入力し、また、カウンタイネーブル信号
２２をローレベルにすることで、カウンタ回路５２の動
作が停止される。そして、データシフト信号１２０をハ
イレベルにすることで、次サイクルでカウンタ値のクリ
アを行う。

【００３４】５３は比較器であり、入力信号２３とセレ
クタ出力信号２５との２つの信号間の比較を行い、両者
のレベルが等しければハイレベル信号を出力し、それ以
外の場合はローレベルの信号を出力する。

【００３５】５４は通信時間設定信号２４に対し１を加
算した値を出力するインクリメンタ、５５は通信時間設
定信号２４およびインクリメンタ５４からの出力信号と
を入力し、カウント補正信号１５に従って、これら２つ
の入力信号のいずれかを選択し出力するセレクタであ
る。また、２４は通信時間設定信号であり、１ビットの
通信時間に相当するサイクル数のうち、整数部分が入力
される。例えば、通信データの１ビットの通信時間を動
作クロック６．５サイクル分に設定した場合、通信時間
設定信号２４として６を指定する。尚、この通信時間設
定信号２４は、ＣＰＵ（図示せず）等で値を設定、変更
可能な記憶素子（図示せず）からの出力信号である。

【００３６】図６および図７は、図５に示す制御信号生
成回路１の動作を示すタイミングチャートである。図６
は、通信データ４の形式がデータビット８ビット、スト
ップビット１ビットの場合における制御信号生成回路１
の動作を示すタイミングチャートであり、特に、通信デ
ータ４を構成する１ビットの通信時間を動作クロック１
１０の４．５サイクル分に設定した場合を示している。
一方、図７は、図６に示す制御信号生成回路１の構成要
素であるカウンタ回路５２の動作を示すタイミングチャ
ートである。

【００３７】図６に示すように、カウンタイネーブル制
御回路５１は通信データ４のスタートビットを検出する
と、スタートビットの中心（通信データ４が立下がって
から、１ビットの通信時間の半分が経過したタイミング
Ｔ６４）でカウンタイネーブル信号２２をハイレベルに
する。カウンタイネーブル信号２２がハイレベルになる
と、カウンタ回路５２の動作が開始される。

【００３８】図７に示すように、カウント値２３とセレ
クタ出力信号２５の値が等しくなると、データシフト信
号１２０がハイレベルになる（タイミングＴ７１，Ｔ７
３，Ｔ７５）。カウント補正信号１５の値はデータシフ
ト信号１２０が立ち下がる毎に変化し、セレクタ５５に
よりセレクタ出力信号２５の値が切り替わる（タイミン
グＴ７２，Ｔ７４，Ｔ７６）。これにより通信データ４
のサンプリング間隔（タイミングＴ７２−Ｔ７４，タイ
ミングＴ７４−Ｔ７６）を変化させている。

【００３９】データシフト信号１２０が９回ハイレベル
になると、カウンタイネーブル制御回路５１は、カウン
タイネーブル信号２２をローレベルにし、受信動作を停
止する。

【００４０】図８は、カウント補正回路２の構成を示す
ブロック図であり、図において、８１は１ビットのカウ
ンタ（カウンタ手段）であり、データシフト信号１２０
が立下がる毎にカウンタ出力値２７のレベルが反転す
る。８２はセレクタ（セレクタ手段）であり、セレクタ
選択信号２８として、１ビットデータの通信時間にあた
るサイクル数のうち少数部分の２倍が入力される。具体
的には、通信データ内の１ビットデータの通信時間を動
作クロック６．５サイクルに設定した場合、０．５の２
倍である値１が入力される。また、同様に、１ビットデ
ータの通信時間を動作クロック７．０サイクルに設定し
た場合、０．０の２倍である０が入力される。尚、この
セレクタ信号選択２８は、ＣＰＵ（図示せず）等で値を
設定、変更可能な記憶素子（図示せず）からの出力信号
である。

【００４１】セレクタ８２へ入力されるセレクタ選択信
号２８が値“０”の場合、固定値“０”とカウンタ８１
からのカウンタ出力値２７のうち、固定値“０”が選択
され、選択された固定値“０”がカウント補正信号１５
として制御信号生成回路１へ出力される。この固定値
“０”は、接地電位（０Ｖ）が“０”を示す場合、接地
電位にすることで得られる。

【００４２】セレクタ８２のセレクタ選択信号２８が値
１の場合、固定値“０”とカウンタ出力値２７のうち、
カウンタ出力値２７が選択され、選択されたカウンタ出
力値２７がカウント補正信号１５として制御信号生成回
路１へ出力される。即ち、データシフト信号１２０が立
下がる毎に、セレクタ８２から制御信号生成回路１へ出
力されるカウント補正信号１５の値が反転する。

【００４３】以上のように、この実施の形態１によれ
ば、制御信号生成回路１および直列並列変換回路３に加
え、さらにカウント補正回路２を備えることで、非同期
式直列情報送受信において、通信データ４のサンプリン
グ間隔をビットデータ毎に切替え可能となるように構成
したので、動作クロック１１０の整数倍より細かなサン
プリング間隔を設定でき、従って、受信部としての非同
期式直列情報受信装置の動作周波数を上げることなし
に、ボーレートをより詳細に設定することができ、これ
により、受信部である非同期式直列情報受信装置と送信
部である非同期式直列情報送信装置との間のボーレート
の設定誤差を削減することができ、最大ボーレートを向
上させることができる。

【００４４】実施の形態２．図９は、この発明の実施の
形態２による非同期式直列情報送受信装置内のカウント
補正回路を示すブロック図である。実施の形態２のカウ
ント補正回路は、図８に示したカウント補正回路２の構
成を改良したものである。図において、９１は２ビット
のカウンタ（カウンタ手段）、９４は４入力１出力のセ
レクタ（セレクタ手段）であり、セレクタ選択信号３９
として、１ビットデータの通信時間にあたるサイクル数
のうち少数部分の４倍が入力される。セレクタ選択信号
３９が、値０，１，２，３の時、それぞれ、入力信号３
４，３５，３６，３７がカウント補正信号３８として選
択され出力される。また、９２，９３はカウンタ９１か
らの出力されたカウンタ値３３を入力して論理演算を行
う論理回路である。９５はインバータである。

【００４５】次に動作について説明する。図９に示すカ
ウント補正回路９０は、通信データ４の１ビット分の通
信時間を、例えば、４．００サイクル，４．２５サイク
ル，４．５０サイクル，４．７５サイクル等のように、
０．２５サイクル単位で設定可能とするものである。

【００４６】図１０は、論理回路９２の真理値表を示す
説明図である。図１１は、論理回路９３の真理値表を示
す説明図である。図１２は、実施の形態２のカウント補
正回路９０の動作を示すタイミングチャートである。

【００４７】１ビット分の通信時間を４．２５サイクル
に設定した時の非同期式直列情報受信装置の受信動作を
説明する。１ビット分の通信時間を４．２５サイクルに
設定した時、セレクタ選択信号３９として、４．２５の
うち少数部分０．２５の４倍である１が入力される。よ
ってセレクタ９４において入力信号３５が選択され、カ
ウント補正信号３８として出力される。受信動作中、デ
ータシフト信号１２０が立ち下がる毎にカウンタ出力値
３３が増加し、図１０の真理値表に基づいて４ビット分
のデータ受信毎に１ビット分、入力信号３５即ちカウン
ト補正信号３８がハイレベルになる（タイミングＴ１２
２−Ｔ１２３、タイミングＴ１２５−Ｔ１２６）。

【００４８】カウント補正信号３８がローレベルの時
は、４サイクル間隔で通信データ４を取込み、カウント
補正信号３８がハイレベルの時は、５サイクル間隔でデ
ータを取込む。これにより、平均して４．２５サイクル
毎に１ビットの通信データ４を受信することになる。

【００４９】図９および図１２に示した実施の形態２の
カウント補正回路９０では、通信データ４の１ビット分
の通信時間を４．００サイクル，４．２５サイクル，
４．５０サイクル，４．７５サイクル等、０．２５サイ
クル単位で設定した場合を説明したが、この発明はこれ
に限定されるものではなく、図９、図１２と同様の方法
により、論理回路や、セレクタ選択信号、セレクタを組
み合わせて、０．１２５単位等よりさらに細かいボーレ
ート設定可能なカウント補正回路を実現することが可能
である。

【００５０】以上のように、この実施の形態２によれ
ば、カウント補正回路９０を、カウンタ９１、論理回路
９２，９３や、セレクタ９４を用いて構成したので、１
ビット分の通信時間を０．２５サイクル単位、あるいは
さらに細かいボーレートで設定することができる。よっ
て、通信データ４のサンプリング間隔をビット毎に切替
えることができ、動作クロックの整数倍より細かなサン
プリング間隔を設定することができる。従って、受信部
としての非同期式直列情報受信装置の動作周波数を上げ
ることなしに、ボーレートをより詳細に設定することが
できる。これにより、受信部である非同期式直列情報受
信装置と送信部である非同期式直列情報送信装置との間
のボーレートの設定誤差を削減することができ、最大ボ
ーレートを向上させることができる。

【００５１】実施の形態３．この発明の実施の形態３に
よる非同期式直列情報送信方式に基づく非同期式直列情
報送信装置の構成および動作について、図１３〜図１８
を用いて説明する。図１３は、この発明による実施の形
態３による非同期式直列情報送信装置の構成を示すブロ
ック図であり、図において、１３１は送信部の動作クロ
ック１６３と通信イネーブル信号１６２とを入力し、デ
ータシフト信号１６５、データセレクト信号１６６を生
成し出力する制御信号生成回路（制御信号生成手段）で
ある。尚、この発明の非同期式直列情報受信装置および
非同期式直列情報送信装置の全体の概略構成は、図２３
に示されている。

【００５２】実施の形態３の非同期式直列情報送信装置
では、通信イネーブル信号１６２の１ビット分の通信時
間は動作クロック１６３の整数倍だけでなく、４．５サ
イクル，５．０サイクル，５．５サイクル等のような
０．５サイクル単位で設定可能である。１３２はデータ
シフト信号１６５を入力し、カウント補正信号１６４を
出力するカウント補正回路（カウント補正手段）であ
る。１３３は、並列データ５７を直列データに変換し、
通信データ４００として出力する並列直列変換回路（並
列直列変換手段）である。

【００５３】次に動作について説明する。図１４は、図
１３に示した実施の形態３による非同期式直列情報送信
装置の動作を示すタイミングチャートである。図１４の
タイミングチャートでは、１ビット分の送信時間を動作
クロック１６３の４．５サイクル分に設定した場合を示
している。

【００５４】通信イネーブル信号１６２がローレベルに
なると、制御信号生成回路１３１はデータシフト信号１
６５の制御を開始する。データの送信動作を開始し、最
初にデータシフト信号１６５がハイレベルからローレベ
ルに立下がる時点で（タイミングＴ１４１）、通信デー
タ４００の値をローレベルにし、スタートビット５の送
信を開始する。

【００５５】次に、データシフト信号１６５がハイレベ
ルからローレベルに立ち下がる時点で（タイミングＴ１
４２）、１番目のデータビットを送信する。以下、スト
ップビット８を送信するまで、同様の送信動作を行う。
ストップビット８を送信すると、次の通信データ４００
の送信開始まで、データシフト信号１６５をローレベル
に保つ（タイミングＴ１５０）。

【００５６】通信データ４００として、並列直列変換回
路１３３がスタートビット５を送信してから最終ストッ
プビット８を送信するまでにおいて、並列直列変換回路
１３３があるビットを送信開始してから、次のビットを
送信開始するまでの時間間隔は、即ち、データシフト信
号１６５の立下がり時刻から次の立下がり時刻までの時
間間隔は、５サイクルの場合（例えば、タイミングＴ１
４１とＴ１４２との間）と４サイクルの場合（例えば、
タイミングＴ１４２とＴ１４３との間）とが交互に繰り
返される。この動作により、１ビットのデータを並列直
列変換回路１３３から出力する時間間隔は平均して４．
５サイクルになる。

【００５７】図１５は、図１３に示した実施の形態３に
よる非同期式直列情報送信装置内の並列直列変換回路１
３３の構成を示すブロック図であり、２１０’の各々は
２入力１出力のセレクタ（セレクタ手段）である。各セ
レクタ２１０’は、データセレクト信号１６６がローレ
ベルの時は、図１３に示した並列データ５７の各ビット
（５７０〜５７７）側を選択し、データセレクト信号１
６６がハイレベルの時は、左隣に配置されたフリップフ
ロップの出力値を選択する。特に、第１段目のセレクタ
２１０は、固定値“１”を選択する。

【００５８】１６０は記憶素子であるフリップフロップ
であり、データシフト信号１６５の立下がりで、左隣に
配置されたセレクタ２１０’の出力値を内部に取り込
む。

【００５９】図１６は、制御信号生成回路１３１の構成
を示すブロック図であり、図において、５８は通信イネ
ーブル信号１６２とデータシフト信号１６５を入力し、
送信部である非同期式直列情報送信装置の動作クロック
１６３に同期して、カウンタイネーブル信号５９および
データセレクト信号１６６を生成するカウンタイネーブ
ル制御回路である。

【００６０】１８０はカウンタ回路であり、動作クロッ
ク１６３およびカウンタイネーブル信号５９、データシ
フト信号１６５を入力する。カウンタイネーブル制御回
路５８から出力されるカウンタイネーブル信号５９のレ
ベルをローレベルに設定することで、カウンタ回路１８
０のカウンタ動作を停止することができる。

【００６１】また、比較器１９０から出力されるデータ
シフト信号１６５をハイレベルに設定することで、カウ
ンタ回路１８０は、次サイクルでカウンタ値のクリアを
実行する。１９０は、カウンタ回路１８０からの信号６
０とセレクタ２１０”からの信号６２とを入力し、これ
らの信号６０と６２との間の比較動作を実行し、両者が
等しければハイレベルの信号を出力し、等しくない場合
はローレベルの信号を出力する比較器である。２００は
通信時間設定信号６１に１を加算し、得られた値を出力
するインクリメンタ，２１０”は２つの入力信号をカウ
ント補正信号１６４により選択し、選択した値を出力す
るセレクタである。

【００６２】６１は通信時間設定信号であり、通信デー
タ４００の１ビットの通信時間に相当するサイクル数の
うち、整数部分が入力される。具体的には、１ビットの
通信時間を、動作クロック６．５サイクル分に設定した
場合、通信時間設定信号６１の値は“６”となる。この
通信時間設定信号６１は、ＣＰＵ（図示せず）等で値を
設定、変更可能な記憶素子（図示せず）からの出力信号
である。

【００６３】図１７は、実施の形態３による非同期式直
列情報送信装置内の制御信号生成回路１３１の動作を示
すタイミングチャートである。以下に、制御信号生成回
路１３１の動作を、図１７のタイミングチャートを用い
て説明する。図１７のタイミングチャートは、通信デー
タ４００の形式がデータビット８ビット、ストップビッ
ト１ビットであり、１ビットの通信時間を動作クロック
１６３の４．５サイクル分に設定した場合の制御信号生
成回路１３１の動作を示している。

【００６４】カウンタイネーブル制御回路５８は、通信
イネーブル信号１６２のレベルがローレベルであること
を検出すると、カウンタイネーブル信号５９をハイレベ
ルに設定する。カウンタイネーブル信号５９がハイレベ
ルに設定されると、カウンタ回路１８０が動作を開始す
る。カウンタ回路１８０から出力されるカウント出力信
号６０とセレクタ２１０”から出力されるセレクタ出力
信号６２の値が等しくなると、データシフト信号１６５
がハイレベルになる。

【００６５】ある通信データの送信開始直後に、最初に
データシフト信号１６５が立下がる時刻（タイミングＴ
１７１）では、データセレクト信号１６６はローレベル
であり、そのため、並列データ５７の値は、図１５に示
した構成の並列直列変換回路１３３内に取り込まれると
共に、通信データ４００はローレベルになる。即ち、通
信データ４におけるスタートビット５の送信が開始され
る。

【００６６】その時、カウンタイネーブル制御回路５８
は、データセレクト信号１６６のレベルをローレベルか
らハイレベルに設定する。その後、データシフト信号１
６５が立下がる毎に（タイミングＴ１７２，Ｔ１７３，
Ｔ１７４，Ｔ１７５，Ｔ１７６，Ｔ１７７，Ｔ１７８，
Ｔ１７９）、カウント補正信号１６４の値が変化し、セ
レクタ２１０”から出力されるセレクタ出力信号６２の
値が切り替わる。

【００６７】この動作により、データシフト信号１６５
が立ち下がってから、次に立ち下がるまでの間隔、即
ち、１ビットの送信時間を変化させている。具体的に
は、図１７に示すタイミングチャートでは、タイミング
Ｔ１７１−Ｔ１７２，タイミングＴ１７２−Ｔ１７３，
タイミングＴ１７３−Ｔ１７４，タイミングＴ１７４−
Ｔ１７５，タイミングＴ１７５−Ｔ１７６，タイミング
Ｔ１７６−Ｔ１７７，タイミングＴ１７７−Ｔ１７８，
タイミングＴ１７８−Ｔ１７９のそれぞれの時間間隔
が、動作クロックの５サイクルの場合と４サイクルの場
合とに、交互に変化している。

【００６８】データシフト信号１６５が１０回ハイレベ
ルになると、カウンタイネーブル制御回路５８は、カウ
ンタイネーブル信号５９およびデータセレクト信号１６
６をローレベルに設定し、送信動作を停止させる。

【００６９】図１８は、図１３に示した非同期式直列情
報送信装置内のカウント補正回路１３２の構成を示すブ
ロック図であり、図において、２６０は１ビットのカウ
ンタ（カウンタ手段）であり、データシフト信号１６５
が立下がる毎にその出力値６３のレベルが反転する。２
１０はセレクタ（セレクタ手段）である。

【００７０】６４はセレクタ２１０に入力されるセレク
タ信号である。１ビットデータの送信時間にあたるサイ
クル数のうち、少数部分の２倍の値が入力される。例え
ば、１ビットデータの送信時間を動作クロック１６３の
６．５サイクルに設定した場合、少数部分である０．５
の２倍である値“１”が、セレクタ信号６４として、セ
レクタ２１０内に入力される。同様に、１ビットデータ
の送信時間を動作クロック１６３の７．０サイクルに設
定した場合、少数部分である０．０の２倍である値
“０”が、セレクタ信号６４として、セレクタ２１０内
に入力される。尚、このセレクタ信号６４は、ＣＰＵ
（図示せず）等で値を設定、変更可能な記憶素子（図示
せず）からの出力信号である。

【００７１】セレクタ信号６４が値“０”の場合、固定
値“０”とカウンタ２６０から出力されるカウンタ出力
６３のうち、固定値“０”が選択され、カウント補正信
号１６４として制御信号生成回路１３１へ出力される。
また、セレクタ信号６４が値“１”の場合、固定値
“０”とカウンタ２６０から出力されるカウンタ出力６
３のうち、カウンタ出力６３が選択され、カウント補正
信号１６４として制御信号生成回路１３１へ出力され
る。

【００７２】以上のように、この実施の形態３によれ
ば、制御信号生成回路１３１および並列直列変換回路１
３３に加え、さらにカウント補正回路１３２を備えるこ
とで、非同期シリアル転送において、通信データのサン
プリング間隔をビット毎に切替え可能となるように構成
したので、動作クロックの整数倍より細かなサンプリン
グ間隔を設定でき、従って、送信部としての非同期式直
列情報送信装置の動作周波数を上げることなしに、ボー
レートをより詳細に設定することができ、これにより、
受信部である非同期式直列情報受信装置と送信部である
非同期式直列情報送信装置との間のボーレートの設定誤
差を削減することができ、最大ボーレートを向上させる
ことができる。

【００７３】実施の形態４．図１９は、この発明の実施
の形態４による非同期式直列情報送信装置内のカウント
補正回路の構成を示すブロック図である。実施の形態４
のカウント補正回路は、図１８に示したカウント補正回
路１３２の構成を改良したものである。図において、２
９０は２ビットのカウンタ（カウンタ手段）、３２０は
４入力１出力のセレクタ（セレクタ手段）であり、セレ
クタ選択信号７１が、値０，１，２，３の時、それぞ
れ、入力信号６６，６７，６８，６９がカウント補正信
号７０として選択され出力される。また、３００，３１
０はカウンタ２９０からの出力されたカウンタ値６５を
入力して論理演算を行う論理回路である。３１１はイン
バータである。

【００７４】次に動作について説明する。図１９に示す
カウント補正回路１９０は、通信データの１ビット分の
通信時間を、例えば、４．００サイクル，４．２５サイ
クル，４．５０サイクル，４．７５サイクル等のよう
に、０．２５サイクル単位で設定可能とするものであ
る。

【００７５】図２０は、論理回路３００の真理値表を示
す説明図である。図２１は、論理回路３１０の真理値表
を示す説明図である。図２２は、実施の形態４のカウン
ト補正回路１９０の動作を示すタイミングチャートであ
る。

【００７６】１ビット分の通信時間を４．２５サイクル
に設定した時、セレクタ選択信号７１として、４．２５
のうち少数部分０．２５の４倍である１が入力される。
よってセレクタ３２０において入力信号６７が選択さ
れ、カウント補正信号７０として出力される。送信動作
中、データシフト信号１６５が立ち下がる毎にカウンタ
出力値６５が増加し、図２０の真理値表に基づいて４ビ
ット分のデータ送信毎に１ビット分、入力信号６７、即
ち、カウント補正信号７０がハイレベルになる（タイミ
ングＴ２２２―Ｔ２２３，タイミングＴ２２５―Ｔ２２
６）。

【００７７】カウント補正信号７０がローレベルの時
は、４サイクル間隔で通信データ４を送信し、カウント
補正信号７０がハイレベルの時は、５サイクル間隔でデ
ータビットを送信する。これにより、平均して４．２５
サイクル毎に１ビットの通信データを送信することにな
る。

【００７８】図１９および図２２に示した実施の形態４
のカウント補正回路１９０では、通信データ４の１ビッ
ト分の通信時間を４．００サイクル，４．２５サイク
ル，４．５０サイクル，４．７５サイクル等、０．２５
サイクル単位で設定した場合を説明したが、この発明は
これに限定されるものではなく、図１９、図２２に示し
たものと同様の方法により、論理回路や、セレクタ選択
信号、セレクタを適宜組み合わせて、０．１２５単位等
よりさらに細かいボーレート設定可能なカウント補正回
路を実現することができる。

【００７９】以上のように、この実施の形態４によれ
ば、カウント補正回路１９０を、カウンタ２９０、論理
回路３００，３１０、およびセレクタ３２０を用いて構
成したので、１ビット分の通信時間を０．２５サイクル
単位、あるいはさらに細かいボーレートで設定すること
が可能となり、通信データのサンプリング間隔をビット
毎に切替えることができ、動作クロックの整数倍より細
かなサンプリング間隔を設定できる。従って、送信部と
しての非同期式直列情報送信装置の動作周波数を上げる
ことなしに、ボーレートをより詳細に設定することがで
きる。このように、受信部である非同期式直列情報受信
装置と送信部である非同期式直列情報送信装置との間の
ボーレートの設定誤差を削減することができ、最大ボー
レートを向上させることができる。

【００８０】

【発明の効果】以上のように、この発明によれば、非同
期式直列情報受信装置および非同期式直列情報送信装置
において、制御信号生成回路、直列並列変換回路／並列
直列変換回路に加え、さらにカウント補正回路を組込
み、非同期シリアル転送において、受信装置では通信デ
ータのサンプリング間隔をビットデータ毎に切替え可能
となるように、送信装置では各ビットの送信間隔をビッ
トデータ毎に切替え可能となるように構成したので、動
作クロックの整数倍より細かなサンプリング間隔を設定
でき、従って、非同期式直列情報通信における受信部お
よび送信部としての非同期式直列情報受信装置および非
同期式直列情報送信装置の動作周波数を上げることなし
に、ボーレートをより詳細に設定することができるとい
う効果がある。さらに、受信部である非同期式直列情報
受信装置と送信部である非同期式直列情報送信装置との
間のボーレートの設定誤差を削減することができ、最大
ボーレートを向上することができる効果がある。

【００８１】この発明によれば、カウント補正回路を、
カウンタ、論理回路、セレクタを用いて構成したので、
通信データのサンプリング間隔をビット毎に切替えるこ
とが可能となり、動作クロックの整数倍より細かなサン
プリング間隔を設定できるという効果がある。従って、
非同期式直列情報受信装置や非同期式直列情報送信装置
の動作周波数を上げることなしに、ボーレートをより詳
細に設定することができ、受信部である非同期式直列情
報受信装置と送信部である非同期式直列情報送信装置と
の間のボーレートの設定誤差を削減することができ、最
大ボーレートを向上させることができるという効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による非同期式直列
情報受信装置を示すブロック図である。

【図２】 図１に示した非同期式直列情報受信装置の動
作を示すタイミングチャートである。

【図３】 図１に示した非同期式直列情報受信装置内の
直列並列変換回路の構成を示すブロック図である。

【図４】 直列並列変換回路の動作を示すタイミングチ
ャートである。

【図５】 図１に示した非同期式直列情報受信装置内の
制御信号生成回路の構成を示すブロック図である。

【図６】 制御信号生成回路の動作を示すタイミングチ
ャートである。

【図７】 制御信号生成回路内のカウンタの動作を示す
タイミングチャートである。

【図８】 図１に示した非同期式直列情報受信装置内の
カウント補正回路の構成を示すブロック図である。

【図９】 この発明の実施の形態２による非同期式直列
情報送受信装置内のカウント補正回路の他の構成を示す
ブロック図である

【図１０】 論理回路の真理値表を示す説明図である。

【図１１】 論理回路の真理値表を示す説明図である。

【図１２】 図９に示したカウント補正回路の動作を示
すタイミングチャートである。

【図１３】 この発明の実施の形態３による非同期式直
列情報送信装置を示すブロック図である。

【図１４】 図１３に示した非同期式直列情報送信装置
の動作を示すタイミングチャートである。

【図１５】 図１３に示した非同期式直列情報送信装置
内の並列直列変換回路の構成を示すブロック図である。

【図１６】 図１３に示した非同期式直列情報送信装置
内の制御信号生成回路の構成を示すブロック図である。

【図１７】 図１６に示した制御信号生成回路の動作を
示すタイミングチャートである。

【図１８】 図１３に示した非同期式直列情報送信装置
内のカウント補正回路の構成を示すブロック図である。

【図１９】 この発明の実施の形態４による非同期式直
列情報送信装置内のカウント補正回路の構成を示すブロ
ック図である。

【図２０】 論理回路の真理値表を示す説明図である。

【図２１】 論理回路の真理値表を示す説明図である。

【図２２】 図１９に示したカウント補正回路の動作を
示すタイミングチャートである。

【図２３】 非同期式直列情報送通信における受信部お
よび送信部の概念を示す説明図である。

【図２４】 非同期式直列情報通信で使用される通信デ
ータ形式を示す説明図である。

【図２５】 非同期式直列情報通信における従来の非同
期式直列情報受信装置を示すブロック図である。

【図２６】 図２５に示した受信部内の直列並列変換回
路の動作を示すタイミングチャートである。

【符号の説明】

１，１３１ 制御信号生成回路（制御信号生成手段）、
２，９０，１３２，１９０ カウント補正回路（カウン
ト補正手段）、３ 直列並列変換回路（直列並列変換手
段）、８１，９１，２６０，２９０ カウンタ（カウン
タ手段）、８２，９４，２１０，３２０ セレクタ（セ
レクタ手段）、１３３ 並列直列変換回路（並列直列変
換手段）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 受信したスタートビットから始まる１転
   送単位の通信データを取込み、並列データへ変換し、出
   力する直列並列変換手段と、 前記直列並列変換手段が前記通信データを構成する各ビ
   ットデータを取込むタイミングを指示するデータシフト
   信号を生成し、生成した前記データシフト信号を前記直
   列並列変換手段へ出力する制御信号生成手段と、 受信した前記通信データの第１のビットデータを前記直
   列並列変換手段内へ取込む第１の時刻と、前記第１のビ
   ットデータに続く第２のビットデータを前記直列並列変
   換手段内へ取込む第２の時刻との間の時間間隔を、前記
   通信データの各ビットデータ毎に制御するカウント補正
   信号を生成し、生成した前記カウント補正信号を前記制
   御信号生成手段へ出力するカウント補正手段とを備え、 前記制御信号生成手段は、前記カウント補正手段から出
   力された前記カウント補正信号に従って、前記データシ
   フト信号の出力タイミングを制御し、前記直列並列変換
   手段は、前記データシフト信号に基づいて、前記通信デ
   ータの各ビットデータを取込むことを特徴とする非同期
   式直列情報受信装置。
2. 【請求項２】 カウント補正手段は、データシフト信号
   を入力し、前記データシフト信号の数をカウントするカ
   ウンタ手段と、前記カウンタ手段からの出力と、所定値
   とのいずれかを選択し、選択した値をカウント補正信号
   として、前記制御信号生成手段へ出力するセレクタ手段
   とを有していることを特徴とする請求項１記載の非同期
   式直列情報受信装置。
3. 【請求項３】 スタートビットから始まる１転送単位の
   通信データを直列データへ変換し、出力する並列直列変
   換手段と、 前記並列直列変換手段が前記通信データを構成する各ビ
   ットデータを送信するタイミングを指示するデータシフ
   ト信号を生成し、生成した前記データシフト信号を前記
   並列直列変換手段へ出力する制御信号生成手段と、 送信する前記通信データの第１のビットデータを前記並
   列直列変換手段内へ送信開始する第１の時刻と、前記第
   １のビットデータに続く第２のビットデータを前記並列
   直列変換手段内へ送信開始する第２の時刻との間の時間
   間隔を、前記通信データの各ビットデータ毎に制御する
   カウント補正信号を生成し、生成した前記カウント補正
   信号を前記制御信号生成手段へ出力するカウント補正手
   段とを備え、 前記制御信号生成手段は、前記カウント補正手段から出
   力された前記カウント補正信号に従って、前記データシ
   フト信号の出力タイミングを制御し、前記並列直列変換
   手段は、前記データシフト信号に基づいて、前記通信デ
   ータの各ビットデータを出力することを特徴とする非同
   期式直列情報送信装置。
4. 【請求項４】 カウント補正手段は、データシフト信号
   を入力し、前記データシフト信号の数をカウントするカ
   ウンタ手段と、前記カウンタ手段からの出力と、所定値
   のいずれかを選択し、選択した値をカウント補正信号と
   して、前記制御信号生成手段へ出力するセレクタ手段と
   を有していることを特徴とする請求項３記載の非同期式
   直列情報送信装置。