DE10005289A1 - Asynchrones serielles Datenempfangsgerät und asynchrones serielles Datensendegerät - Google Patents

Abstract

Bei einem asynchronen seriellen Datensenden und/oder -empfangen, welches von einem asynchronen seriellen Datenübertragungsgerät durchgeführt wird, wird einem asynchronen seriellen Datenempfangsgerät als asynchroner serieller Datenempfängerabschnitt ein Zählwertkorrektursignal von einer Zählkorrekturschaltung eingegeben, und eine Steuersignalerzeugungsschaltung, welche ein Datenschiebesignal erzeugt, steuert den Zeitablauf zur Ausgabe des Datenschiebesignals entsprechend dem Zählwertkorrektursignal. Die Zeitintervalle, während denen eine Serie-Parallel-Umsetzerschaltung Übertragungsdaten abtastet, werden im Hinblick auf jedes Datenbit entsprechend dem Datenschiebesignal geändert, so dass das Abtastintervall genauer als gerade das Vielfache einer ganzen Zahl des Operationstakts festgelegt werden kann, wodurch die Baudrate verbessert wird.

Description

Die vorläufige Erfindung betrifft ein asynchrones seri­ elles Datenempfangsgerät und ein asynchrones serielles Da­ tensendegerät, welche in einem Datenverarbeitungsgerät wie einem Mikrocomputer oder dergleichen angeschlossen oder in­ stalliert sind, und insbesondere ein asynchrones serielles Datenempfangsgerät und ein asynchrones serielles Datensen­ degerät, welche eine Datenübertragung auf der Grundlage des asynchronen Datensende- und -empfangsverfahrens bewirken, welche geeignet sind zum Steuern des Datenempfangs, der an dem Empfangsgerät in dem Fall durchgeführt wird, wo das Ab­ tastintervall zwischen jedem der Bits nicht konstant ist, welche Übertragungsdaten bilden, und ebenfalls zur Steue­ rung des Datensendens, welches an dem Sendegerät in dem Fall durchgeführt wird, wo das Intervall zwischen jedem der Daten bildenden Bits nicht konstant ist.

Verfahren zur Übertragung bzw. einer Kommunikation zwi­ schen unterschiedlichen Mikrocomputern oder zwischen einem Mikrocomputer und einem peripheren Gerät werden in zwei Verfahren klassifiziert: nämlich in ein Verfahren, bei wel­ chem Daten parallel pro Dateneinheit jeweils empfangen und/oder gesendet werden, welche von einer Mehrzahl von Bits gebildet werden, und in ein Verfahren, bei welchem Da­ ten seriell pro Datenbit jeweils empfangen und/oder gesen­ det werden. Das Verfahren, bei welchem Daten parallel emp­ fangen und/oder gesendet werden, kann mehr Daten je Zeit­ einheit als in dem Fall übertragen, bei welchem Daten seri­ ell empfangen und/oder gesendet werden. Jedoch erfordert das erstgenannte Verfahren eine sehr viel größere Kabelver­ zweigung bzw. -zuteilung, wodurch die Gesamtkosten der Übertragungen insgesamt erhöht werden.

Demgegenüber können die Verfahren, bei welchen Daten seriell empfangen und/oder gesendet werden, weiter in zwei Übertragungsverfahren klassifiziert werden: nämlich in das synchrone serielle Datensendeverfahren und/oder -empfangs­ verfahren, bei welchem der Zeitablauf bzw. die Zeitsteue­ rung für eine Synchronisierung zwischen der Sendeseite und der Empfangsseite unter Verwendung eines Taktsignals einge­ stellt wird, und in das asynchrone serielle Datensendever­ fahren und/oder -empfangsverfahren, bei welchem kein Takt­ signal zur Einstellung der Zeitsteuerung für die Synchroni­ sierung verwendet wird. Da das asynchrone serielle Daten­ sendeverfahren und/oder -empfangsverfahren kein Taktsignal erfordert, obwohl es eine geringere Kabelzuteilung gegen­ über dem synchronen seriellen Datensendeverfahren und/oder -empfangsverfahren erfordert, ist die Betriebsgeschwindig­ keit langsam.

Fig. 23 zeigt eine typische Ansicht, welche die allge­ meine Idee eines Empfängerabschnitts und eines Senderab­ schnitts in einem asynchronen seriellen Datenübertragungs­ system darstellt. Entsprechend der Figur bezeichnet Bezugs­ zeichen 220 ein asynchrones serielles Datensendegerät als den Senderabschnitt bei den asynchronen seriellen Daten­ übertragungen, Bezugszeichen 221 bezeichnet ein asynchrones serielles Datenempfangsgerät als den Empfängerabschnitt bei den asynchronen seriellen Datenübertragungen, Bezugszeichen 223 bezeichnet ein Übertragungsfreigabesignal, welches von dem Empfängerabschnitt 221 ausgegeben wird und dem Sender­ abschnitt 220 eingegeben wird, und Bezugszeichen 224 be­ zeichnet Übertragungsdaten, welche von dem Senderabschnitt 220 ausgegeben und dem Empfängerabschnitt 221 eingegeben werden.

Im folgenden wird der Betrieb des herkömmlichen asyn­ chronen seriellen Datenübertragungssystems erklärt.

Fig. 24 zeigt eine typische Ansicht, welche ein Bei­ spiel des Übertragungsdatenformats darstellt, welches bei asynchronen seriellen Datenübertragungen verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 5 ein Startbit, welches ein Ein-Bit-Signal des logisch niedrigen Pegels ist, Bezugszeichen 6 bezeichnet ein Datenbit, Be­ zugszeichen 7 bezeichnet ein Paritätsbit, welches den Über­ tragungsdaten hinzugefügt wird, um die Zuverlässigkeit der Daten zu verbessern, und Bezugszeichen 8 bezeichnet ein Stoppbit zur Anzeige des Endes der Datensendung, welches entweder durch ein Ein-Bit-Signal oder ein Zwei-Bit-Signal des logisch hohen Pegels gebildet wird.

Die "Parität" beinhaltet eine gerade Parität, welche das Paritätsbit derart festlegt, dass die Anzahl von Bits des logischen Zustands "1" (hiernach als "logisch hoher Pe­ gel" oder eben als "hoch" bezeichnet) in den Übertragungsda­ ten, die durch die Gesamtzahl von Datenbits 6 und das Pari­ tätsbit 7 gebildet werden, zu einer bestimmten geraden Zahl wird, und beinhaltet eine ungerade Parität, welche das Pa­ ritätsbit derart festlegt, dass die Anzahl von Bits des lo­ gischen Zustands "1" in den Übertragungsdaten, welche durch die Gesamtzahl von Datenbits 6 und das Paritätsbit 7 gebil­ det werden, zu einer bestimmten ungeraden Zahl wird. Es gibt ebenfalls Übertragungsdaten, welche kein Paritätsbit erfordern.

Fig. 25 zeigt ein Blockdiagramm, des herkömmlichen asynchronen seriellen Datenempfangsgeräts als Empfängerab­ schnitt 221. Entsprechend der Figur bezeichnet Bezugszei­ chen 252 eine Serie-Parallel-Umsetzerschaltung, welche Übertragungsdaten 224 auf der Grundlage eines Datenschiebe­ signals 254 aufnimmt und eine Umwandlung von den seriellen Daten in die parallelen Daten 253 durchführt.

Fig. 26 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der in Fig. 25 dargestellten Serie-Parallel-Umsetzerschaltung 252 anzeigt. Wenn sich der Empfängerabschnitt 221 in dem Zustand befindet, in welchem er das Datensignal empfangen kann, sendet er ein Übertra­ gungsfreigabesignal 223 durch Festlegen des Signals auf den logisch niedrigen Pegel dem Senderabschnitt 220. Der Sen­ derabschnitt 220 erkennt, dass sich das Übertragungsfreiga­ besignal auf dem niedrigen Pegel befindet und sendet ein Binärdatensignal "0101001001".

Daraufhin ist das Startbit 5 dem Kopfteil des zu sen­ denden Binärdatensignals hinzugefügt worden, und ebenfalls ist das Stoppbit 8 dem Endteil der Daten hinzugefügt wor­ den. Der Empfängerabschnitt 221 empfängt die Übertragungs­ daten 224, empfängt das Startbit 5 und beginnt mit dem Emp­ fang der gesamten Übertragungsdaten 224.

Die gesamte Baudrate ist sowohl auf den Senderabschnitt 220 als auch auf den Empfängerabschnitt 221 festgelegt, wo­ bei der Empfang und das Senden der Übertragungsdaten ent­ sprechend der somit festgelegten Baudrate ausgeführt wer­ den.

Im Idealzustand wird der Wert der Übertragungsdaten 224 in die Serie-Parallel-Umsetzerschaltung 252 in der Mitte von jedem Bit genommen. Entsprechend Fig. 26 werden die Übertragungsdaten 224 in die Serie-Parallel-Umsetzerschal­ tung 252 genommen, wenn das Datenschiebesignal 254 sich von hoch auf tief ändert.

Da die herkömmlichen asynchronen seriellen Datensende­ geräte und -empfangsgeräte derart konfiguriert sind, arbei­ ten der Senderabschnitt 220 und der Empfängerabschnitt 221 im allgemeinen mit zueinander unterschiedlichen Operations­ takten. Da die zur Übertragung von Daten eines Bits benö­ tigte Zeit lediglich auf eine Zeitperiode festgelegt werden kann, deren Länge ein Vielfaches einer ganzen Zahl eines Operationstaktzyklus ist, wird aus diesem Grund sogar in einem Fall, bei welchem dieselbe Baudrate sowohl für den Senderabschnitt 220 als auch für den Empfängerabschnitt 221 festgelegt ist, ein Festlegungsfehler der Baudrate hervor­ gerufen.

Fig. 26 stellt ein Beispiel des Betriebs in dem Fall dar, bei welchem der Empfängerabschnitt 221 durch acht Da­ tenbits 6 und ein Datenbit 8 gebildete Übertragungsdaten empfängt, wenn die Übertragungszeit für Ein-Bit-Daten auf die Zeitperiode festgelegt ist, welche vier Zyklen des darin verwendeten Taktsignals 11 entspricht.

Entsprechend der Figur ist es derart eingerichtet, dass dann, wenn das Datenschiebesignal 254 von dem hohen Pegel auf den niedrigen Pegel geändert wird, die Übertragungsda­ ten 224 in die Serie-Parallel-Umsetzerschaltung 252 genom­ men werden und die in die Serie-Parallel-Umsetzerschaltung 252 genommenen Daten als "101000100" ausschließlich des Startbits 5 gebildet sind.

In dem in Fig. 26 dargestellten Beispiel kann ein Über­ tragungsdatenempfangsfehler an den sechsten, siebenten und neunten Bits der Übertragungsdaten 224 beobachtet werden. Wenn die in dem Fall von Fig. 26 festgelegte Baudrate auf einen kleineren Wert festgelegt worden ist, ist die Über­ tragungszeit für Ein-Bit-Daten größer, so dass das Auftre­ ten des Baudratenfestlegungsfehlers bezüglich der Übertra­ gungszeit für Ein-Bit-Daten wirksam unterdrückt werden kann.

Aus dem oben dargestellten Grund tritt in dem aktuellen Fall der asynchronen seriellen Datensendegeräte und -emp­ fangsgeräte die Schwierigkeit auf, dass die größte Baudrate auf den Pegel unterdrückt werden muss, bei welchem kein Da­ tenempfangsfehler auftritt.

Aufgabe der vorliegenden Erfindung ist es, die oben be­ schriebenen Schwierigkeiten zu überwinden und insbesondere ein asynchrones serielles Datenempfangsgerät und ein asyn­ chrones serielles Datensendegerät bereitzustellen, welche eine Datenverarbeitung auf der Grundlage des asynchronen Datenempfangsverfahrens und -sendeverfahrens, die zur Anhe­ bung der maximalen Baudrate geeignet sind, durchführen, je­ doch ohne Ändern der Frequenz der Operationstakte an dem jeweiligen Empfängerabschnitt und dem Sendeabschnitt, wobei das Festlegen der Baudrate des asynchronen seriellen Daten­ empfangsgeräts als der Empfängerabschnitt und des asynchro­ nen seriellen Datensendegeräts als Sendeabschnitt genauer ermöglicht wird.

Die Lösung der Aufgabe erfolgt durch die Merkmale der nebengeordneten unabhängigen Ansprüche.

Dementsprechend ist ein asynchrones serielles Datenemp­ fangsgerät eines ersten Gesichtspunkts der vorliegenden Er­ findung vorgesehen mit: einem Serie-Parallel-Datenumsetzer, welcher Übertragungsdaten einer Sendeeinheit beginnend mit einem Startbit aufnimmt und die Übertragungsdaten in paral­ lele Daten umwandelt und ausgibt, einer Steuersignalerzeu­ gungseinrichtung zur Erzeugung eines Datenschiebesignals, um den Zeitablauf anzuzeigen, zu welchem der Serie-Paral­ lel-Umsetzer jede der Bitdaten aufnehmen sollte, welche die Übertragungsdaten bilden, und zur Ausgabe des erzeugten Da­ tenschiebesignals an den Serie-Parallel-Umsetzer, einer Zählkorrektureinrichtung, welche ein Zählwertkorrektursi­ gnal zur Steuerung des Zeitintervalls zwischen einem ersten Zeitablauf, zu welchem sie die ersten Bitdaten der empfan­ genen Übertragungsdaten in den Serie-Parallel-Umsetzer auf­ nimmt, und dem zweiten Zeitablauf erzeugt, zu welchem sie die zweiten Bitdaten, welche den ersten Bitdaten folgen, in den Serie-Parallel-Umsetzer für jede der Bitdaten der Über­ tragungsdaten aufnimmt und das erzeugte Zählwertkorrektur­ signal der Steuersignalerzeugungseinrichtung ausgibt, wobei die Steuersignalerzeugungseinrichtung den Ausgangszeitab­ lauf des Datenschiebesignals entsprechend dem Zählwertkor­ rektursignal steuert, welches von der Zählkorrektureinrich­ tung ausgegeben wird, und der Serie-Parallel-Umsetzer die Bitdaten der Übertragungsdaten auf der Grundlage des Daten­ schiebesignals aufnimmt.

Die Zählkorrektureinrichtung in dem obigen asynchronen seriellen Datenempfangsgerät enthält: eine Zähleinrichtung zur sequentiellen Aufnahme der Datenschiebesignale und zum Zählen der Anzahl der Datenschiebesignale und eine Wählein­ richtung zum Wählen des von der Zähleinrichtung ausgegebe­ nen Signals oder des vorbestimmten Werts und zum Ausgeben des gewählten Werts an die Steuersignalerzeugungseinrich­ tung als Zählwertkorrektursignal.

Des weiteren ist ein asynchrones serielles Datensende­ gerät eines zweiten Gesichtspunkt der vorliegenden Erfin­ dung vorgesehen mit: einem Parallel-Serie-Datenumsetzer, welcher Übertragungsdaten einer Sendeeinheit beginnend mit einem Startbit sendet und die Übertragungsdaten in serielle Daten umwandelt und ausgibt, einer Steuersignalerzeugungs­ einrichtung zur Erzeugung eines Datenschiebesignals, um den Zeitablauf anzuzeigen, zu welchem der Parallel-Serie-Umset­ zer jede der Bitdaten senden sollte, welche die Übertra­ gungsdaten bilden, und zur Ausgabe des erzeugten Daten­ schiebesignals an den Parallel-Serie-Umsetzer, einer Zähl­ korrektureinrichtung, welche ein Zählwertkorrektursignal zur Steuerung des Zeitintervalls zwischen einem ersten Zeitablauf, zu welchem sie die ersten Bitdaten der empfan­ genen Übertragungsdaten von dem Parallel-Serie-Umsetzer sendet, und dem zweiten Zeitablauf erzeugt, zu welchem sie die zweiten Bitdaten folgend auf die ersten Bitdaten von dem Parallel-Serie-Umsetzer für jede Bitdaten der Übertra­ gungsdaten sendet, und das erzeugte Zählwertkorrektursignal der Steuersignalerzeugungseinrichtung ausgibt, wobei die Steuersignalerzeugungseinrichtung den Ausgangszeitablauf des Datenschiebesignals entsprechend dem Zählwertkorrektur­ signal steuert, welches von der Zählkorrektureinrichtung ausgegeben wird, und der Parallel-Serie-Umsetzer jede der Bitdaten der Übertragungsdaten auf der Grundlage des Daten­ schiebesignals sendet.

Die Zählkorrektureinrichtung in dem obigen asynchronen seriellen Datensendegerät enthält: eine Zähleinrichtung zur sequentiellen Aufnahme der Datenschiebesignale und zum Zäh­ len der Anzahl der Datenschiebesignale und eine Zählein­ richtung zum Wählen des Ausgangs von der Zähleinrichtung oder eines vorbestimmten Werts und zur Ausgabe des gewähl­ ten Werts an die Steuersignalerzeugungseinrichtung als Zählwertkorrektursignal.

Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 zeigt ein schematisches Diagramm, welches ein asynchrones serielles Datenempfangsgerät einer ersten Aus­ führungsform der vorliegenden Erfindung darstellt.

Fig. 2 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb des in Fig. 1 dargestellten asynchronen seriellen Datenempfangsgeräts darstellt.

Fig. 3 zeigt ein Blockdiagramm, welches eine Anordnung der Serie-Parallel-Umsetzerschaltung in dem in Fig. 1 dar­ gestellten asynchronen seriellen Datenempfangsgerät dar­ stellt.

Fig. 4 zeigt ein Zeitablaufs- bzw. Zeitsteurungs­ diagramm, welches den Betrieb der Serie-Parallel-Umsetzer­ schaltung darstellt.

Fig. 5 zeigt ein Blockdiagramm, welches eine Anordnung der Steuersignalerzeugungsschaltung in dem in Fig. 1 darge­ stellten asynchronen seriellen Datenempfangsgerät dar­ stellt.

Fig. 6 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der Steuersignalerzeugungs­ schaltung darstellt.

Fig. 7 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb des Zählers in der Steuersi­ gnalerzeugungsschaltung darstellt.

Fig. 8 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem in Fig. 1 dargestell­ ten asynchronen seriellen Datenempfangsgerät darstellt.

Fig. 9 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem asynchronen seriellen Datenempfangsgerät einer zweiten Ausführungsform der vor­ liegenden Erfindung darstellt.

Fig. 10 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der Logikschaltung darstellt.

Fig. 11 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der logischen Schaltung darstellt.

Fig. 12 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der in Fig. 9 dargestellten Zählwertkorrekturschaltung darstellt.

Fig. 13 zeigt ein Blockdiagramm, welches ein asynchro­ nes serielles Datenempfangsgerät einer dritten Ausführungs­ form der vorliegenden Erfindung darstellt.

Fig. 14 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb des in Fig. 13 dargestellten asynchronen seriellen Datensendegeräts darstellt.

Fig. 15 zeigt ein Blockdiagramm, welches eine Anordnung der Parallel-Serie-Umsetzerschaltung in dem in Fig. 13 dar­ gestellten asynchronen seriellen Datensendegerät darstellt.

Fig. 16 zeigt ein Blockdiagramm, der Steuersignalerzeu­ gungsschaltung in dem in Fig. 13 dargestellten asynchronen seriellen Datensendegerät.

Fig. 17 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der in Fig. 16 dargestellten Steuersignalerzeugungsschaltung darstellt.

Fig. 18 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem in Fig. 13 darge­ stellten asynchronen Sendegerät darstellt.

Fig. 19 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem asynchronen seriellen Datensendegerät einer vierten Ausführungsform der vorlie­ genden Erfindung darstellt.

Fig. 20 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der logischen Schaltung darstellt.

Fig. 21 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der logischen Schaltung darstellt.

Fig. 22 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der in Fig. 19 dargestellten Zählwertkorrekturschaltung darstellt.

Fig. 23 zeigt eine typische Ansicht, welche die allge­ meine Idee des Senderabschnitts und des Empfängerabschnitts bei den asynchronen seriellen Datenübertragungen darstellt.

Fig. 24 zeigt eine typische Ansicht, welche ein Format der Übertragungsdaten darstellt, die bei den asynchronen seriellen Datenübertragungen verwendet werden.

Fig. 25 zeigt ein Blockdiagramm, welches das herkömmli­ che asynchrone serielle Datenempfangsgerät für asynchrone serielle Datenübertragungen darstellt.

Fig. 26 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der Serie-Parallel-Umsetzer­ schaltung in dem in Fig. 25 dargestellten Empfängerab­ schnitt darstellt.

Mehrere Ausführungsformen der vorliegenden Erfindung werden im folgenden erklärt.

Erste Ausführungsform

Die Konfiguration und der Betrieb eines asynchronen se­ riellen Datenempfangsgeräts der vorliegenden Erfindung auf der Grundlage des asynchronen seriellen Datenempfangsver­ fahrens werden unter Bezugnahme auf Fig. 1 bis 8 er­ klärt.

Fig. 1 zeigt ein schematisches Diagramm, welches ein asynchrones serielles Datenempfangsgerät der ersten Ausfüh­ rungsform der vorliegenden Erfindung darstellt. Entspre­ chend der Figur bezeichnet Bezugszeichen 1 eine Steuersi­ gnalerzeugungsschaltung, welche einen Operations- bzw. Be­ triebstakt 110 des Empfängerabschnitts und Übertragungsda­ ten 4 aufnimmt und ein Datenschiebesignal 120 erzeugt und ausgibt. Es wird festgestellt, dass die allgemeine schema­ tische Ansicht des asynchronen seriellen Datenempfangsge­ räts und des asynchronen seriellen Datensendegeräts der vorliegenden Erfindung in Fig. 13 dargestellt ist.

Des weiteren bezeichnet entsprechend der Figur Bezugs­ zeichen 2 eine Zählwertkorrekturschaltung, welche das Da­ tenschiebesignal 120 aufnimmt und ein Zählwertkorrektursi­ gnal 15 erzeugt und ausgibt, Bezugszeichen 3 bezeichnet ei­ ne Serie-Parallel-Schaltung, welche das Datenschiebesignal 120 und die Übertragungsdaten aufnimmt und die Übertra­ gungsdaten eines seriellen Formats in die Übertragungsdaten eines parallel Formats 130 umwandelt.

In dem asynchronen seriellen Datenempfangsgerät der er­ sten Ausführungsform wird die Übertragungszeit für Ein-Bit- Daten nicht nur auf ein Vielfaches einer ganzen Zahl des Operationstakts 110, sondern ebenfalls pro 0,5-Zyklusein­ heit wie 3,5 Zyklen, 4,0 Zyklen, 4,5 Zyklen usw. festge­ legt.

Im folgenden wird der Betrieb des asynchronen seriellen Datenempfangsgeräts der vorliegenden Ausführungsform er­ klärt.

Fig. 2 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb des asynchronen seriellen Da­ tenempfangsgeräts auf der Grundlage des asynchronen seriel­ len Datenempfangsverfahrens entsprechend Fig. 1 darstellt.

Bezüglich des asynchronen seriellen Datenempfangsge­ räts, welches die Konfiguration von Fig. 1 aufweist, wird die Signalempfangsoperation davon für den Fall erklärt, bei welchem die Übertragungszeit für Ein-Bit-Daten auf 4,5 Zyklen des Operationstakts 110 hinsichtlich des in Fig. 2 dargestellten Zeitablaufsdiagramms festgelegt ist. Es wird festgestellt, das die Anzahl von Zyklen bei der folgenden Erklärung die Anzahl von Zyklen des Operationstakts 110 an­ zeigt. Des weiteren ist die Datenanordnung der Übertra­ gungsdaten 4 dieselbe wie diejenige, welche in Fig. 24 dar­ gestellt ist.

Wenn die Steuersignalerzeugungsschaltung 1 die Übertra­ gungsdaten 4 empfängt und ein Startbit 5 von den Übertra­ gungsdaten 4 erfasst, beginnt die Schaltung mit der Steue­ rung des Datenschiebesignals 120. Zu dem Zeitablauf, zu welchem das Datenschiebesignal 120 von einem hohen Pegel auf einen tiefen Pegel abfällt, wird das erste Bit aller Datenbits, welche die Übertragungsdaten 4 bilden, in die Serie-Parallel-Umsetzerschaltung 3 aufgenommen, und danach wird die ähnliche Operation wiederholt, bis das Stoppbit 8 aufgenommen wird.

Wenn das Stoppbit 8 in die Serie-Parallel-Umsetzer­ schaltung 3 aufgenommen wird, wird das Datenschiebesignal 120 auf dem tiefen Pegel durch die Steuersignalerzeugungs­ schaltung 1 aufrechterhalten, bis das Startbit 5 der näch­ sten Übertragungsdaten erfasst wird. Was alle Bits bis zu dem Stoppbit 8 ausschließlich dem Startbit 5 anbelangt, welche aufzunehmen sind, nachdem das Startbit 5 erlangt worden ist, wird zu diesem Zeitpunkt das Zeitintervall von dem Zeitablauf, zu welchem die Serie-Parallel-Umsetzer­ schaltung 3 das vorausgehende Bit erlangt, bis zu dem Zeit­ ablauf, zu welchem sie das nächste Bit erlangt, nämlich das Zeitintervall von der abfallenden Flanke des Datenschiebe­ signals 120 bis zu der nächsten abfallenden Flanke davon, durch fünf Zyklen (zwischen den Zeitabläufen T1 und T2) und vier Zyklen (zwischen den Zeitabläufen T2 und T3) gebildet, welche abwechselnd erscheinen. Durch diese Operation wird das Zeitintervall zur Aufnahme der Übertragungsdaten 4 in die Serie-Parallel-Umsetzerschaltung 3 auf 4,5 Zyklen im Durchschnitt bestimmt.

Fig. 3 zeigt ein Blockdiagramm, welches eine Anordnung der Serie-Parallel-Umsetzerschaltung 3 in dem in Fig. 1 dargestellten asynchronen seriellen Datenempfangsgerät dar­ stellt. Entsprechend der Figur bezeichnet Bezugszeichen 31 ein Flipflop (FF), welches ein Speicherelement darstellt und die Übertragungsdaten 4 darin speichert, wenn das durch die Steuersignalerzeugungsschaltung 1 erzeugte Datenschie­ besignal abfällt. Auf dieselbe Weise speichert jedes der Flipflops 31 die jeweiligen Ausgangsdaten 1300 bis 1307 von dem Flipflop, welches an der linken Seite davon befindlich ist, synchron zu dem Zeitablauf, zu welchem der Pegel der Datenverschiebung 120 abfällt.

Auf diese Weise entsprechen jede der Ausgangsdaten 1300 bis 1308 der Flipflops 31, welche die Serie-Parallel-Umset­ zerschaltung 3 bilden, den Daten, welche jedes Bit der Übertragungsdaten 130 in der in Fig. 1 dargestellten Serie- Parallel-Umsetzerschaltung 3 darstellen. Jedes der struktu­ rellen Elemente der Serie-Parallel-Umsetzerschaltung 3 ist ein Schieberegister.

Fig. 4 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der Serie-Parallel-Umsetzer­ schaltung darstellt.

Die Bitdaten der Übertragungsdaten 4 werden in das Flipflop 31 der ersten Stufe zu dem Zeitablauf aufgenommen, wenn das durch die Steuersignalerzeugungsschaltung 1 be­ reitgestellte Datenschiebesignal 120 abfällt, und der Aus­ gangswert 1300 von diesem Flipflop 31 wird aktualisiert. Zur selben Zeit wird der Ausgangswert 1300 des Flipflops 31 zu der ersten Stufe zu dem Zeitablauf, bevor das Daten­ schiebesignal 120 abfällt, in dem Flipflop 31 der zweiten Stufe aufgenommen, und es wird der Ausgabewert 1301 des Flipflops 31 der zweiten Stufe aktualisiert. Die Operation jedes Flipflops 31 der folgenden Stufen wird ebenfalls gleichzeitig durchgeführt.

Auf diese Weise wird jedes Mal, wenn das Datenschiebe­ signal 120 abfällt, ein neuer Bitwert der Übertragungsdaten in das Flipflop 31 der ersten Stufe aufgenommen, und danach wird jeder der Ausgangswerte 1300 bis 1307 auf die rechte Stufe davon verschoben, so dass diese Ausgangswerte von dem Flipflop 31 der folgenden Stufen gefangen bzw. aufgenommen werden.

Fig. 5 zeigt ein Blockdiagramm, welches eine Anordnung der Steuersignalerzeugungsschaltung in dem in Fig. 1 darge­ stellten asynchronen seriellen Datenempfangsgerät dar­ stellt. Entsprechend der Figur bezeichnet Bezugszeichen 51 eine Zählerfreigabesteuerschaltung, welche das Operations- bzw. Betriebstaktsignal 110 und die Übertragungsdaten 4 aufnimmt und ein Zählerfreigabesignal 22 erzeugt und aus­ gibt.

Entsprechend derselbe Figur bezeichnet Bezugszeichen 52 eine Zählerschaltung, welche den Operationstakt 110 und das Zählerfreigabesignal 22 zusammen mit dem Datenschiebesignal 120 aufnimmt, und der Betrieb bzw. die Operation der Zäh­ lerschaltung 52 stoppt, wenn das Zählerfreigabesignal 22 auf einen tiefen Pegel gesetzt ist. Des weiteren wird der Zählerwert in dem nächsten Zyklus durch Festlegen des Pe­ gels des Datenschiebesignals 120 auf einen hohen Pegel ge­ löscht.

Bezugszeichen 53 bezeichnet einen Komparator, welcher 2 Signale vergleicht: nämlich ein Eingangssignal 23 (Zählwert) und ein Wählerausgangssignal 25, und wenn die Pegel dieser Signale zueinander gleich sind, legt er danach ein Signal eines hohen Pegels fest, wohingegen andernfalls er ein Signal eines tiefen Pegels ausgibt.

Bezugszeichen 54 bezeichnet eine Inkrementiervorrich­ tung zur Ausgabe des Werts, welcher durch Addieren von 1 auf ein Übertragungszeitfestlegungssignal 24 erlangt wird, Bezugszeichen 55 bezeichnet einen Wähler, welcher ein Über­ tragungszeitfestlegungssignal 24 und ein Ausgangssignal von der Inkrementiervorrichtung 54 aufnimmt und eines dieser Signale entsprechend einem Zählwertkorrektursignal 15 wählt. Das Übertragungszeitfestlegungssignal ist mit Be­ zugszeichen 24 bezeichnet, es wird jedoch lediglich der ganzzahlige Teil der Operationszykluszahl entsprechend der Übertragungszeit für ein Bit dem Wähler 55 eingegeben. Wenn beispielsweise die Übertragungszeit für ein Bit der Über­ tragungsdaten auf die Zeitperiode entsprechend 6,5 Zyklen des Operationstakts festgelegt wird, wird "6" als das Über­ tragungszeitfestlegungssignal 24 bestimmt. Es wird festge­ stellt, dass dieses Übertragungszeitfestlegungssignal 24 ein Ausgangssignal von einer (nicht dargestellten) Spei­ chereinrichtung ist, welche durch die (nicht dargestellte) CPU oder dergleichen eingestellt oder modifiziert werden kann.

Fig. 6 und 7 zeigen Zeitablaufs- bzw. Zeitsteue­ rungsdiagramme, welche den Betrieb der in Fig. 5 darge­ stellten Steuersignalerzeugungsschaltung 1 darstellen. Fig. 6 zeigt ein Zeitablaufsdiagramm, welches den Betrieb der Steuersignalerzeugungsschaltung 1 für den Fall darstellt, bei welchem die Übertragungsdaten durch 8 Bit gebildet sind und das Stoppbit durch lediglich ein Bit gebildet ist, und stellt insbesondere den Fall dar, bei welchem die Übertra­ gungszeit für ein Bit, welches die Übertragungsdaten 4 bil­ det, auf die Zeit festgelegt ist, welche 4,5 Zyklen des Operationstakts 110 entspricht. Demgegenüber zeigt Fig. 7 ein Zeitablaufsdiagramm, welches den Betrieb der Zähler­ schaltung 52 darstellt, welche ein strukturelles Element der in Fig. 6 dargestellten Steuersignalerzeugungsschaltung ist.

Wenn wie in Fig. 6 dargestellt die Zählerfreigabesteu­ erschaltung 51 das Startbit der Übertragungsdaten 4 er­ fasst, legt sie das Zählerfreigabesignal 22 auf einen hohen Pegel an dem Mittelpunkt des Startbits, welches dem Zeitab­ lauf T64 entspricht, bei welchem eine Hälfte der Übertra­ gungszeit für ein Bit nach dem Abfall der Übertragungsdaten 4 verstrichen ist. Wenn das Zählerfreigabesignal 22 einen hohen Pegel annimmt, startet der Betrieb der Zählerschal­ tung 52.

Wenn wie in Fig. 7 dargestellt der Zählwert 23 und der Wert des Zählerausgangssignals 25 zueinander gleich werden, nimmt das Datenschiebesignal 120 einen hohen Pegel an (zu den Zeitabläufen T71, T73 und T75). Der Wert des Zählwert­ korrektursignals 15 ändert sich an jeder abfallenden Flanke des Datenschiebesignals 120, und der Wert des Wähleraus­ gangssignals 25 wird durch den Wähler 55 umgeschaltet (zu den Zeitabläufen T72, T74 und T76). Infolgedessen wird das Abtastintervall der Übertragungsdaten 4 variabel geändert (das Zeitintervall zwischen T72 und T74 und das zwischen T74 und T76).

Wenn das Datenschiebesignal 120 neunmal einen hohen Pe­ gel annimmt, legt die Zählerfreigabesteuerschaltung 21 das Zählerfreigabesignal 22 auf den tiefen Pegel und stoppt ih­ ren Datenempfangsbetrieb.

Fig. 8 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung 2 darstellt. Entsprechend der Figur bezeichnet Bezugszeichen 81 einen Ein-Bit-Zähler, und der Pegel des Ausgangswerts 27 von dem Zähler 81 (hiernach eben als "Zählerausgangswert 27" bezeichnet) wird jedes Mal invertiert, wenn das Datenschiebesignal 120 ab­ fällt. Bezugszeichen 82 bezeichnet einen Wähler, welchem zweimal soviel wie der Dezimalteil der Anzahl von Zyklen entsprechend der Datenübertragungszeit für ein Bit als ein Wählerwahlsignal 28 eingegeben wird. Insbesondere wenn die Übertragungszeit für Ein-Bit-Daten in den Übertragungsdaten auf 6,5 Zyklen des Operationstakts festgelegt ist, wird "1" dem Wert zweimal so groß wie "0,5" eingegeben. Gleichfalls, wenn die Übertragungszeit von Ein-Bit-Daten in den Übertra­ gungsdaten auf 7,0 Zyklen des Operationstakts festgelegt ist, wird "0" entsprechend dem Wert zweimal so groß wie "0,0" eingegeben. Es wird festgestellt, dass das Wählerwahlsi­ gnal 28 ein Ausgangssignal von einem (nicht dargestellten) Speicherelement ist, welches in der (nicht dargestellten) CPU oder dergleichen festgelegt und/oder modifiziert werden kann.

Wenn das dem Wähler 82 eingegebene Wählerwahlsignal 28 "0" ist, wird der festgelegte Wert "0" aus dem Zählerausga­ bewert 29, welcher von dem Zähler 81 zugeführt wird, und von dem festgelegten Wert "0" ausgewählt, und somit wird der gewählte festgelegte Wert "0" der Steuersignalerzeu­ gungsschaltung 1 als Steuerwertkorrektursignal 15 ausgege­ ben. Wenn das Massesignal (0 V) "0" ist, kann dieser festge­ legte Wert "0" durch Festlegen auf den Wert "0" erzielt wer­ den.

Wenn das dem Wähler 82 eingegebene Wählerwahlsignal 28 "1" ist, wird der Zählerausgangswert 27 aus dem Zähleraus­ gangswert 27, welcher von dem Zähler 81 zugeführt wird, und dem festgelegten Wert "0" ausgewählt, und es wird der somit ausgewählte Zählerausgangswert 27 der Steuersignalerzeu­ gungsschaltung 1 als Zählwertkorrektursignal 15 ausgegeben. Mit anderen Worten, jedes Mal, wenn das Datenschiebesignal 120 abfällt, wird das Zählwertkorrektursignal 15, welches der Steuersignalerzeugungsschaltung 1 ausgegeben wird, von dem Wähler 82 invertiert.

Wie oben erklärt kann bei dieser ersten Ausführungsform durch Hinzufügen einer Zählwertkorrekturschaltung 2 der Steuersignalerzeugungsschaltung 1 und der Serie-Parallel- Umsetzerschaltung 3 das Abtastintervall der Übertragungsda­ ten 4 während des asynchronen Datensendens und/oder -emp­ fangens für jedes Bit geändert werden. Aus diesem Grunde kann das Abtastintervall genauer als ein Vielfaches einer ganzen Zahl des Operationstakts 110 festgelegt werden, so dass die Baudrate genauer ohne ein Ansteigen der Betriebs­ frequenz des asynchronen seriellen Datenempfangsgeräts als Empfängerabschnitt genauer festgelegt werden kann, und so­ mit kann ein Festlegungsfehler der Baudrate zwischen dem asynchronen seriellen Datenempfangsgerät als Empfängerab­ schnitt und dem asynchronen seriellen Datensendegerät als Senderabschnitt wirksam unterdrückt werden, und es kann die maximale Baudrate dadurch verbessert werden.

Zweite Ausführungsform

Fig. 9 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem asynchronen seriellen Datenempfangsgerät der zweiten Ausführungsform der vorlie­ genden Erfindung darstellt. Die Zählwertkorrekturschaltung der zweiten Ausführungsform ist eine verbesserte Anordnung der in Fig. 8 dargestellten Zählwertkorrekturschaltung. Entsprechend der Figur bezeichnet Bezugszeichen 91 einen Zwei-Bit-Zähler, Bezugszeichen 94 bezeichnet einen Wähler mit vier Eingängen und einem Ausgang, welchem das Vierfa­ ches des Dezimalteils der Anzahl von Zyklen entsprechend der Datenübertragungszeit für ein Bit als Wählerwahlsignal 39 eingegeben wird. Wenn das Wählerwahlsignal 0, 1, 2 und 3 ist, werden Eingangssignale 34, 35, 36 und 37 jeweils ge­ wählt und als Zählwertkorrektursignal 38 ausgegeben. Be­ zugszeichen 92 und 93 sind logische Schaltungen 33 zur Ein­ gabe des Ausgangswerts des Zählers (hiernach als "Zähler­ ausgangswert 33" abgekürzt), welcher von dem Zähler 91 aus­ gegeben wird, um die logische Operation durchzuführen. Be­ zugszeichen 95 bezeichnet einen Inverter.

Der Betrieb des asynchronen seriellen Datenempfangsge­ räts der zweiten Ausführungsform der vorliegenden Erfindung wird im folgenden erklärt.

Die in Fig. 9 dargestellte Zählwertkorrekturschaltung 90 kann die Übertragungszeit für ein Bit der Übertragungs­ daten 4 pro 0,25-Zykluseinheit wie 4,0 Zyklen, 4,25 Zyklen, 4,50 Zyklen und 4,75 Zyklen festlegen.

Fig. 10 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der logischen Schaltung 52 darstellt, und Fig. 11 zeigt eine typische Ansicht, welche eine Wahrheitstabel­ le der logischen Schaltung 93 darstellt. Fig. 12 zeigt ein Zeitablaufs- bzw. Zeitsteuerungsdiagramm, welches den Be­ trieb der Zählwertkorrekturschaltung 90 der vorliegenden Ausführungsform darstellt.

Im folgenden wird die Empfangsoperation des asynchronen seriellen Datenempfangsgeräts erklärt, in welchem die Über­ tragungszeit für ein Bit auf die Zeitperiode entsprechend 4,25 Zyklen des Operationstakts festgelegt ist.

Wenn die Übertragungszeit für ein Bit auf die Zeit ent­ sprechend 4,25 Zyklen festgelegt ist, wird "1" entsprechend dem Wert viermal so groß wie der Dezimalteil 0,25 der Zahl 4,52 als Wählerwahlsignal 39 eingegeben. Somit wird ein Eingangssignal 35 in dem Wähler 94 gewählt und als Zähl­ wertkorrektursignal 38 ausgegeben. Während der Empfangsope­ ration wird der Zählerausgangswert 33 jedes Mal inkremen­ tiert, wenn das Datenschiebesignal 120 abfällt. Auf der Grundlage der in Fig. 10 dargestellten Wahrheitstabelle wird jedes Mal, wenn die Daten für 4 Bits empfangen werden, das Eingangssignal 35, nämlich das Zählwertkorrektursignal 38, auf den hohen Pegel für die Periode entsprechend einem Bit festgelegt (Zeitperiode zwischen T122 und T123 und die­ jenige zwischen T125 und T126).

Wenn das Zählwertkorrektursignal 28 sich auf dem tiefen Pegel befindet, werden die Übertragungsdaten 4 unter Vier- Zyklus-Intervallen aufgenommen, und wenn das Zielwertkor­ rektursignal 38 sich auf dem hohen Pegel befindet, werden die Korrekturdaten 4 unter Fünf-Zyklus-Intervallen aufge­ nommen. Demzufolge wird ein Bit der Übertragungsdaten 4 bei 4,25 Zyklen im Durchschnitt empfangen.

Die zweite Ausführungsform ist für den Fall erklärt worden, bei welchem die Übertragungszeit für ein Bit der Übertragungsdaten 4 pro 0,25-Zykluseinheit in der Zählwert­ korrekturschaltung 90 wie in Fig. 9 und 12 dargestellt wie 4,0 Zyklen, 4,25 Zyklen, 4,50 Zyklen und 4,75 Zyklen festgelegt ist. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt, sondern es kann eine Zählwertkorrektur­ schaltung, die zum genaueren Festlegen der Baudrate wie pro 0,125-Zykluseinheit oder dergleichen geeignet ist, entspre­ chend demselben Verfahren wie demjenigen von Fig. 9 und 12, jedoch in Verbindung mit den logischen Schaltungen, dem Wählerwählsignal und dem Wähler ausgeführt werden.

Da wie oben erklärt bei der zweiten Ausführungsform die Zählwertkorrekturschaltung 90 unter Verwendung des Zählers 91, der logischen Schaltungen 92 und 93 und des Wählers 94 gebildet wird, kann die Kommunikationszeit für ein Bit pro 0,25-Zykluseinheit oder durch eine genauere Baudrate fest­ gelegt werden. Dementsprechend kann das Zeitintervall zur Abtastung der Übertragungsdaten 4 für jedes Bit geändert werden, wodurch ermöglicht wird das Abtastintervall genauer als ein Vielfaches einer ganzen Zahl des Operationstakts festzulegen. Somit kann die Baudrate genauer ohne ein An­ steigen der Betriebsfrequenz des asynchronen seriellen Da­ tenempfangsgeräts als Empfängerabschnitt festgelegt werden, und es kann dementsprechend der Festlegungsfehler der Baud­ rate zwischen dem asynchronen seriellen Datenempfangsgerät als Empfängerabschnitt und dem asynchronen seriellen Daten­ sendegerät als Senderabschnitt wirksam reduziert werden, und es kann die maximale Baudrate dadurch verbessert wer­ den.

Dritte Ausführungsform

Die Konfiguration und der Betrieb eines asynchronen se­ riellen Datensendegeräts der vorliegenden Erfindung auf der Grundlage des asynchronen seriellen Datensendeverfahrens wird unter Bezugnahme auf Fig. 13 bis 18 erklärt.

Fig. 13 zeigt ein Blockdiagramm, welches ein asynchro­ nes serielles Datensendegerät der dritten Ausführungsform der vorliegenden Erfindung darstellt. Entsprechend der Fi­ gur bezeichnet Bezugszeichen 131 eine Steuersignalerzeu­ gungsschaltung, welche den Operationstakt 163 des Senderab­ schnitts und das Übertragungsfreigabesignal 162 aufnimmt und ein Datenschiebesignal 165 und ein Datenwählsignal 166 erzeugt. Es wird festgestellt, dass die allgemeine Kon­ struktion einschließlich des asynchronen seriellen Daten­ sendegeräts und das asynchrone serielle Datensendeverfahren der vorliegenden Erfindung in Fig. 23 dargestellt sind.

Bei dem asynchronen seriellen Datensendegerät der drit­ ten Ausführungsform kann die Übertragungszeit für ein Bit des Übertragungsfreigabesignals 4 nicht lediglich auf ein Vielfaches einer ganzen Zahl des Operationstakts 163 son­ dern ebenfalls pro 0,5-Zyluseinheit wie 4,5 Zyklen, 5,0 Zyklen und 5,5 Zyklen festgelegt werden. Bezugszeichen 132 bezeichnet eine Zählwertkorrekturschaltung, welche das Da­ tenschiebesignal 165 aufnimmt und ein Zählwertkorrektursi­ gnal 164 ausgibt. Bezugszeichen 133 bezeichnet eine Paral­ lel-Serie-Umsetzerschaltung, welche die parallelen Daten 57 in serielle Daten umwandelt und die umgewandelten Daten als Übertragungsdaten 400 ausgibt.

Der Betrieb des asynchronen seriellen Datensendegeräts der dritten Ausführungsform der vorliegenden Erfindung wird im folgenden erklärt.

Fig. 14 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb des asynchronen seriellen Da­ tensendegeräts der vorliegenden Erfindung entsprechend Fig. 13 darstellt. Das in Fig. 14 dargestellte Zeitablaufs­ diagramm stellt den Fall dar, bei welchem die für das Sen­ den benötigte Zeit (hiernach als "Sendezeit" bezeichnet) für ein Bit auf die Zeitperiode entsprechend 4,5 Zyklen des Operationstakts 136 festgelegt ist.

Wenn das Übertragungsfreigabesignal 162 einen tiefen Pegel annimmt, beginnt die Steuersignalerzeugungsschaltung 131 mit der Steuerung des Datenschiebesignals 165. Nach dem Beginn der Sendeoperation zu dem Zeitablauf, zu welchem das Datenschiebesignal 165 von einem hohen auf einen tiefen Pe­ gel abfällt (Zeitablauf T142), werden die Übertragungsdaten 400 auf einen tiefen Pegel festgelegt, und es wird mit dem Senden des Startbits 5 begonnen.

Danach wird zu dem Zeitablauf, zu welchem das Daten­ schiebesignal 165 von einem hohen auf einen tiefen Pegel abfällt (Zeitablauf T142) das erste Datenbit gesendet. Da­ nach wird dieselbe Operation wiederholt, bis das Stoppbit 8 gesendet wird. Wenn das Stoppbit 8 gesendet wird, wird das Datenschiebesignal 165 auf dem tiefen Pegel aufrechterhal­ ten, bis das Senden der nächsten Übertragungsdaten 400 be­ gonnen wird (zu dem Zeitablauf T150).

Da während der Zeitperiode die Serie-Parallel-Umsetzer­ schaltung 133 das Startbit 5 sendet, bis sie das letzte Stoppbit 8 sendet, wird das Zeitintervall von dem Zeitab­ lauf, zu welchem die Parallel-Serie-Umsetzerschaltung 133 das Senden eines bestimmten Bits beginnt, bis zu dem Zeit­ ablauf, zu welchem es das nächste Bit sendet, d. h. das Zeitintervall von der ansteigenden Flanke des Datenschiebe­ signals 165 bis zur nächsten ansteigenden Flanke, durch 5 Zyklen (zwischen den Zeitabläufen T141 und T142) und durch 4 Zyklen (zwischen den Zeitabläufen T142 und T143) gebil­ det, welche abwechselnd erscheinen. Durch diese Operation beträgt das Zeitintervall zur Ausgabe von Daten von einem Bit von der Parallel-Serie-Umsetzerschaltung 3 im Durch­ schnitt 4,5 Zyklen.

Fig. 15 zeigt ein Blockdiagramm, welches eine Anordnung der Parallel-Serie-Umsetzerschaltung 133 in dem in Fig. 13 dargestellten asynchronen seriellen Datensendegerät dars­ tellt, wobei das Bezugszeichen 210' jeweils einen Wähler mit zwei Eingängen und einem Ausgang bezeichnet. Wenn sich das Datenwählsignal 166 auf dem tiefen Pegel befindet, wählt jeder von diesen Wählern 210' die Bitseitenleitung (570 bis 577) der parallelen Daten 57 wie in Fig. 13 darge­ stellt, wohingegen dann, wenn das Datenwählsignal sich auf dem hohen Pegel befindet, jeder Wähler einen Ausgangswert des Flipflops wählt, welches an der linken Seite befindlich ist. Insbesondere wählt der Wähler 210' der ersten Stufe den festgelegten Wert "1".

Bezugszeichen 160 bezeichnet ein Flipflop als Speicher­ element, welches den Ausgangswert des Wählers 210' auf­ nimmt, der an der linken Seite befindlich ist.

Fig. 16 zeigt ein Blockdiagramm der Steuersignalerzeu­ gungsschaltung 131. Entsprechend der Figur bezeichnet Be­ zugszeichen 58 eine Zählerfreigabesteuerschaltung, welche das Übertragungsfreigabesignal 162 und das Datenschiebesi­ gnal 165 aufnimmt und ein Zählerfreigabesignal 59 und ein Datenwählsignal 166 synchron mit dem Operationstakt des asynchronen seriellen Datensendegeräts als Sendeabschnitt erzeugt.

Bezugszeichen 180 bezeichnet eine Zählerschaltung, wel­ che den Operationstakt 163 und das Zählerfreigabesignal 59 zusammen mit dem Datenschiebesignal 165 aufnimmt. Der Zähl­ betrieb der Zählerschaltung 180 kann durch Festlegen des Zählerfreigabesignals 59, welches von der Zählerfreigabe­ steuerschaltung 58 ausgegeben wird, auf einen tiefen Pegel gestoppt werden.

Des weiteren löscht die Zählerschaltung 180 den Wert des Zählers in dem nächsten Zyklus durch Festlegen des Pe­ gels des Datenschiebesignals 165, welches von einer Ver­ gleichsschaltung 190 ausgegeben wird, auf einen hohen Pe­ gel. Der durch das Bezugszeichen 190 bezeichnete Komparator nimmt ein Ausgangssignal 60 von der Zählerschaltung 180 und ein Wählerausgangssignal 62 auf und vergleicht die Signale 60 und 62, wobei dann, wenn die Signale zueinander gleich sind, der Komparator 190 ein Signal eines hohen Pegels aus­ gibt, wohingegen er ein Signal eines tiefen Pegels ausgibt, wenn die Signale sich voneinander unterscheiden. Bezugszei­ chen 200 bezeichnet eine Inkrementiervorrichtung zum Addie­ ren von "1" auf ein Übertragungszeitfestlegungssignal 61 und zum Ausgeben des somit erlangten Werts, und Bezugszei­ chen 210" bezeichnet einen Wähler zum Wählen eines von zwei Eingangssignalen durch Verwendung des Zählwertkorrek­ tursignals 164 und zur Ausgabe des somit gewählten Werts.

Das durch Bezugszeichen 61 bezeichnete Übertragungs­ zeitfestlegungssignal gibt lediglich den ganzzahligen Teil der Anzahl von Zyklen entsprechend der Übertragungszeit für ein Bit der Übertragungsdaten 400 ein. Insbesondere wenn die Übertragungszeit für ein Bit auf die Zeit entsprechend dem Operationszyklus auf 6,5 Zyklen festgelegt ist, wird der Wert des Übertragungszeitfestlegungssignals 61 zu "6". Dieses Übertragungszeitfestlegungssignal 61 ist ein Aus­ gangssignal von dem (nicht dargestellten) Speicherelement, dessen Wert durch die (nicht dargestellte) CPU oder der­ gleichen eingestellt oder geändert werden kann.

Fig. 17 zeigt ein Zeitablaufs- bzw. Zeitsteuerungs­ diagramm, welches den Betrieb der Steuersignalerzeugungs­ schaltung 131 in dem asynchronen seriellen Datensendegerät der dritten Ausführungsform darstellt.

Der Betrieb der Steuersignalerzeugungsschaltung 131 wird unter Bezugnahme auf das Zeitablaufsdiagramm von Fig. 17 erklärt. Das Zeitablaufsdiagramm von Fig. 17 zeigt den Betrieb der Steuersignalerzeugungsschaltung 131 in dem Fall an, bei welchem die Übertragungsdaten 400 durch 8 Datenbits und ein Stoppbit gebildet sind, und die Übertragungszeit für ein Datenbit ist auf 4,5 Zyklen des Operationstakts 163 festgelegt.

Wenn die Zählerfreigabesteuerschaltung 58 erfasst, dass sich das Übertragungsfreigabesignal 162 auf dem tiefen Pe­ gel befindet, legt sie das Zählerfreigabesignal 59 auf ei­ nen hohen Pegel fest. Wenn das Zählerfreigabesignal 59 auf einen hohen Pegel festgelegt ist, beginnt die Zählerschal­ tung 118 mit dem Betrieb. Wenn das von der Zählerschaltung 180 ausgegebene Signal 60 und der von dem Wähler 210" aus­ gegebene Wert denselben Wert annehmen, wird das Datenschie­ besignal 165 auf den hohen Pegel festgelegt.

Zu dem Zeitablauf, bei welchem das Datenschiebesignal 165 zum ersten Mal abfällt, unmittelbar nach dem Start des Datensendens von bestimmten Daten, befindet sich das Daten­ wählsignal 166 auf dem tiefen Pegel. Daher wird der Wert der parallelen Daten 57 in die in Fig. 15 dargestellte Parallel-Serie-Umsetzerschaltung 133 aufgenommen, und die Übertragungsdaten 400 werden auf den tiefen Pegel festge­ legt. D. h. das Senden des Startbits 5 der Übertragungsdaten 4 hat begonnen.

Bei dieser Gelegenheit ändert die Zählerfreigabesteuer­ schaltung 58 den logischen Pegel des Datenwählsignals 166 von einem hohen Pegel auf einen tiefen Pegel. Danach vari­ iert jedes Mal dann, wenn das Datenschiebesignal 165 ab­ fällt, nämlich zu dem Zeitablauf T172, T173, T174, T175, T176, T176, T177, T78 und T179 der Wert des Zählwertkorrek­ tursignals 164, und es wird der Wert des Wählerausgangssi­ gnals 62 von dem Wähler 210" geändert.

Durch diese Operation wird das Zeitintervall von dem Zeitablauf, zu welchem das Datenschiebesignal 165 abfällt, bis zu dem Zeitablauf des nächsten Abfalls, d. h. die Sende­ zeit für ein Bit, geändert. Insbesondere werden entspre­ chend dem Zeitablaufsdiagramm von Fig. 17 die jeweiligen Zeitintervalle zwischen T171 und T172, T172 und T173, T173 und T174, T74 und T175, T175 und T176, T76 und T177, T177 und T178 und T178 und T179 abwechselnd geändert bei dem Fall von 4 Zyklen und demjenigen von 5 Zyklen des Operati­ onstakts.

Wenn das Datenschiebesignal 165 zehnmal einen hohen Pe­ gel annimmt, legt die Zählerfreigabesteuerschaltung 58 das Zählerfreigabesignal 59 und das Datenwählsignal 166 auf den tiefen Pegel fest, um dadurch die Sendeoperation zu stop­ pen.

Fig. 18 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung 132 in dem in Fig. 13 darge­ stellten asynchronen Sendegerät darstellt. Entsprechend der Figur bezeichnet Bezugszeichen 260 einen Ein-Bit-Zähler, und es wird der Pegel des Ausgangswerts 63 jedes Mal dann invertiert, wenn das Datenschiebesignal 165 abfällt, wohin­ gegen Bezugszeichen 210 einen Wähler bezeichnet.

Bezugszeichen 64 bezeichnet ein dem Wähler 210 eingege­ benes Wählersignal, und es wird der Wert zweimal so groß wie der Dezimalteil lediglich von der Anzahl der Zyklen entsprechend der Sendezeit für ein Bit eingegeben. Wenn beispielsweise die Übertragungszeit für ein Bit auf die Zeit entsprechend 6,5 Zyklen des Operationstakts 163 fest­ gelegt ist, wird "1" entsprechend dem Wert zweimal so groß wie der Dezimalteil 0,5 der Zahl 6,5 als Wählerwahlsignal 64 dem Wähler 210 eingegeben. Wenn auf diese Weise die Übertragungszeit für ein Bit auf die Zeit entsprechend 7,0 Zyklen des Operationstakts 163 festgelegt ist, wird "0" entsprechend dem Wert zweimal so groß wie der Dezimalteil 0,0 als Zählerwählsignal 64 dem Wähler 210 eingegeben. Es wird festgestellt, dass dieses Wählerwahlsignal 64 ein Aus­ gangssignal von dem (nicht dargestellten) Speicherelement ist, dessen Wert durch die (nicht dargestellte) CPU oder dergleichen eingestellt oder modifiziert werden kann.

Wenn das Wählerwahlsignal 64 "0" ist, wird der festge­ legte Wert "0" aus dem Wert 63, welcher von dem Zähler 260 zugeführt wird (hiernach als "Zählerausgangswert 63" be­ zeichnet) und dem festgelegten Wert "0" gewählt, und es wird der somit gewählte festgelegte Wert "0" der Steuersi­ gnalerzeugungsschaltung 131 als Zählwertkorrektursignal 164 ausgegeben. Wenn das Wählerwählsignal 64 "1" ist, wird der Zählerausgangswert 63 aus dem Zählerausgangswert 63 von dem Zähler 260 und dem festgelegten Wert "0" gewählt, und es wird der somit gewählte Zählerausgangswert 63 der Steuersi­ gnalerzeugungsschaltung 131 als Zählwertkorrektursignal 164 ausgegeben.

Wie oben dargestellt kann bei dieser dritten Ausfüh­ rungsform durch Hinzufügen einer Zählwertkorrekturschaltung 132 der Steuersignalerzeugungsschaltung 131 und der Paral­ lel-Serie-Übersetzerschaltung 133 das Abtastintervall der Übertragungsdaten pro Datenbit geändert werden. Aus diesem Grunde kann das Abtastintervall genauer als eine Vielzahl einer ganzen Zahl des Operationstakts festgelegt werden, so dass die Baudrate ohne Ansteigen der Betriebsfrequenz des asynchronen seriellen Datensendegeräts als Senderabschnitt genauer festgelegt werden kann, und somit kann ein Festle­ gungsfehler der Baudrate zwischen dem asynchronen seriellen Datenempfangsgerät als Empfängerabschnitt und dem asynchro­ nen seriellen Datensendegerät als Senderabschnitt wirksam verringert werden, und es kann dadurch die maximale Baudra­ te verbessert werden.

Vierte Ausführungsform

Fig. 19 zeigt ein Blockdiagramm, welches eine Anordnung der Zählwertkorrekturschaltung in dem asynchronen seriellen Datensendegerät der vierten Ausführungsform der vorliegen­ den Erfindung darstellt. Die Zählwertkorrekturschaltung dieser vierten Ausführungsform ist eine verbesserte Anord­ nung der in Fig. 18 dargestellten Zählwertkorrekturschal­ tung 132. Entsprechend der Figur bezeichnet Bezugszeichen 219 einen Zwei-Bit-Zähler, Bezugszeichen 320 bezeichnet ei­ nen Wähler mit vier Eingängen und einem Ausgang, wobei dann, wenn das Wählerwählsignal 0, 1, 2 und 3 ist, die Ein­ gangssignale 66, 67, 68 und 69 jeweils gewählt werden und als Zählwertkorrektursignal 70 ausgegeben werden. Bezugs­ zeichen 300 und 310 bezeichnen logische Schaltungen zur Aufnahme des von dem Zähler 290 ausgegebenen Zählerwerts 65, um eine logische Operation durchzuführen. Bezugszeichen 311 bezeichnet einen Inverter.

Der Betrieb des asynchronen seriellen Datensendegeräts der vierten Ausführungsform der vorliegenden Erfindung wird im folgenden erklärt.

Die in Fig. 19 dargestellte Zählwertkorrekturschaltung 190 kann die Übertragungszeit für ein Bit der Übertragungs­ daten 4 pro 0,25-Zykluseinheit wie 4,0 Zyklen, 4,25 Zyklen, 4,50 Zyklen und 4,75 Zyklen festlegen.

Fig. 20 zeigt eine typische Ansicht, welche eine Wahr­ heitstabelle der logischen Schaltung 300 darstellt, und

Fig. 21 zeigt eine typische Ansicht, welche eine Wahrheits­ tabelle der logischen Schaltung 310 darstellt. Fig. 22 zeigt ein Zeitablaufs- bzw. Zeitsteuerungsdiagramm, welches den Betrieb der Zählwertkorrekturschaltung 190 der vorlie­ genden Ausführungsform darstellt.

Wenn die Übertragungszeit für ein Bit auf die Zeit ent­ sprechend 4,25 Zyklen festgelegt ist, wird "1" entsprechend dem Wert viermal so groß wie der Dezimalteil 0,25 der Zahl 4,25 als Wählerwahlsignal 39 eingegeben. Somit wird ein Eingabesignal 67 in dem Wähler 350 gewählt und als Zähl­ wertkorrektursignal 70 ausgegeben. Während der Sendeopera­ tion wird der Zählerausgangswert 65 jedes Mal dann inkre­ mentiert, wenn das Datenschiebesignal 165 abfällt. Auf der Grundlage der in Fig. 20 dargestellten Wahrheitstabelle wird jedes Mal, wenn die Daten für 4 Bits gesendet werden, das Eingangssignal 67, nämlich das Zählwertkorrektursignal 70, auf den hohen Pegel für die Zeitperiode entsprechend einem Bit festgelegt (Zeitperiode zwischen T222 und T223 und diejenige zwischen T225 und T226). Wenn das Zählwert­ korrektursignal 70 sich auf dem tiefen Pegel befindet, wer­ den die Übertragungsdaten 4 bei 4-Zyklus-Intervallen gesen­ det, und wenn sich das Zählwertkorrektursignal 70 auf dem hohen Pegel befindet, werden die Korrekturdaten 4 an 5- Zyklus-Intervallen gesendet. Infolge dessen werden die Übertragungsdaten 4 eines Bits an 4,25 Zyklen im Durch­ schnitt gesendet.

Die vierte Ausführungsform ist für den Fall geschrieben worden, bei welchem die Übertragungszeit für ein Bit der Übertragungsdaten 4 pro 0,25-Zykluseinheit in der Zählwert­ korrekturschaltung 190 wie in Fig. 19 und 22 dargestellt wie 4,00 Zyklen, 4,25 Zyklen, 4,50 Zyklen und 4,75 Zyklen festgelegt wird. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt, sondern es kann eine Zählwertkorrektur­ schaltung, die zum genaueren Festlegen der Baudrate wie ei­ ner 0,125-Zykluseinheit oder dergleichen geeignet ist, ent­ sprechend demselben Verfahren wie demjenigen von Fig. 9 und 12, jedoch in Kombination mit den logischen Schaltun­ gen, dem Wählerwählsignal und dem Wähler implementiert wer­ den.

Da wie oben bezüglich der vierten Ausführungsform be­ schrieben die Zählwertkorrekturschaltung 190 unter Verwen­ dung des Zählers 290, der logischen Schaltungen 300 und 310 und ebenfalls des Wählers 320 gebildet ist, kann die Über­ tragungszeit für ein Bit pro 0,25-Zykluseinheit oder durch eine genauere Baudrate festgelegt werden. Dementsprechend kann das Zeitintervall für die Abtastung der Übertragungs­ daten für jedes Bit geändert werden, wodurch es ermöglicht wird das Abtastintervall genauer als eine Vielzahl einer ganzen Zahl des Operationstakts festzulegen. Somit kann die Baudrate ohne ein Ansteigen der Operationsfrequenz des asynchronen seriellen Datensendegeräts als Senderabschnitt genauer festgelegt werden, und dementsprechend kann ein Festlegungsfehler der Baudrate zwischen dem asynchronen se­ riellen Datenempfangsgerät als Empfängerabschnitt und dem asynchronen seriellen Datensendegerät als Senderabschnitt wirksamer unterdrückt werden, und es kann die maximale Baudrate dadurch verbessert werden.

Wie oben beschrieben, sind bei dem asynchronen seriel­ len Datenempfangsgerät und dem asynchronen seriellen Daten­ sendegerät der vorliegenden Erfindung Maßnamen derart vor­ gesehen, dass eine Zählwertkorrekturschaltung der Steuersi­ gnalerzeugungsschaltung und der Serie-Parallel-Umsetzer­ schaltung hinzugefügt wird, so dass bei dem asynchronen se­ riellen Datensenden das Abtastintervall der Übertragungsda­ ten während der asynchronen Datenempfangsoperation in dem Empfangsgerät in Bezug auf jedes Bit geändert werden kann, wohingegen das Sendeintervall der Übertragungsdaten während der asynchronen Datensendeoperation in dem Sendegerät eben­ falls für jedes Bit geändert werden kann. Aus diesem Grunde kann die Baudrate ohne ein Ansteigen der Betriebsfrequenz des asynchronen seriellen Datenempfangsgeräts und derjeni­ gen des asynchronen seriellen Datensendegeräts jeweils als Empfängerabschnitt und Senderabschnitt genauer festgelegt werden, und somit kann ein Festlegungsfehler der Baudrate zwischen dem asynchronen seriellen Datenempfangsgerät als Empfängerabschnitt und dem asynchronen Seriendatensendege­ rät als Senderabschnitt wirksam unterdrückt werden, und es kann die maximale Baudrate verbessert werden.

Da des weiteren die Zählwertkorrekturschaltung unter Verwendung eines Zählers, von logischen Schaltungen und ebenfalls eines Wählers gebildet wird, kann das Zeitinter­ vall zum Abtasten der Übertragungsdaten für jedes Bit geän­ dert werden, so dass es ermöglicht wird, das Abtastinter­ vall genauer als ein Vielfaches einer ganzen Zahl des Ope­ rationstakts festzulegen. Daher kann die Baudrate genauer sogar ohne ein Ansteigen der Betriebsfrequenz des asynchro­ nen seiellen Datenempfangsgeräts oder des asynchronen seri­ ellen Datensendegeräts festgelegt werden, und dementspre­ chend kann die Baudrate zwischen dem asynchronen seriellen Datenempfangsgerät als Empfängerabschnitt und dem asynchro­ nen seriellen Datensendegerät als Senderabschnitt wirksam unterdrückt werden, und es kann die maximale Baudrate ver­ bessert werden.

Vorstehend wurde ein asynchrones serielles Datenemp­ fangsgerät und asynchrone s serielles Datensendegerät be­ schrieben. Bei einem asynchronen seriellen Datensenden und/oder -empfangen, welches von einem asynchronen seriel­ len Datenübertragungsgerät durchgeführt wird, wird einem asynchronen seriellen Datenempfangsgerät als asynchroner serieller Datenempfängerabschnitt ein Zählwertkorrektursi­ gnal (15) von einer Zählkorrekturschaltung (2) eingegeben, und eine Steuersignalerzeugungsschaltung (1), welche ein Datenschiebesignal (120) erzeugt, steuert den Zeitablauf zur Ausgabe des Datenschiebesignals (120) entsprechend dem Zählwertkorrektursignal (15). Die Zeitintervalle, während denen eine Serie-Parallel-Umsetzerschaltung (3) Übertra­ gungsdaten (4) abtastet, werden im Hinblick auf jedes Da­ tenbit entsprechend dem Datenschiebesignal geändert, so dass das Abtastintervall genauer als gerade das Vielfache einer ganzen Zahl des Operationstakts (110) festgelegt wer­ den kann, wodurch die Baudrate verbessert wird.

Claims (6)

1. Asynchrones serielles Datenempfangsgerät mit:
einem Serie-Parallel-Datenumsetzer (3), welcher Über­ tragungsdaten (4) einer Sendeeinheit beginnend mit einem Startbit aufnimmt und die Übertragungsdaten in parallele Daten (130) umwandelt und ausgibt,
einer Steuersignalerzeugungseinrichtung (1) zur Erzeu­ gung eines Datenschiebesignals (120), um den Zeitablauf an­ zuzeigen, zu welchem der Serie-Parallel-Umsetzer (3) jede der Bitdaten aufnehmen sollte, welche die Übertragungsdaten bilden, und zur Ausgabe des erzeugten Datenschiebesignals (120) an den Serie-Parallel-Umsetzer (3),
einer Zählkorrektureinrichtung (2), welche ein Zähl­ wertkorrektursignal (15) zur Steuerung des Zeitintervalls zwischen einem ersten Zeitablauf, zu welchem sie die ersten Bitdaten der empfangenen Übertragungsdaten in den Serie- Parallel-Umsetzer (3) aufnimmt, und dem zweiten Zeitablauf erzeugt, zu welchem sie die zweiten Bitdaten, welche den ersten Bitdaten folgen, in den Serie-Parallel-Umsetzer (3) für jede der Bitdaten der Übertragungsdaten aufnimmt und das erzeugte Zählwertkorrektursignal (15) der Steuersignal­ erzeugungseinrichtung (1) ausgibt,
wobei die Steuersignalerzeugungseinrichtung (1) den Ausgangszeitablauf des Datenschiebesignals (120) entspre­ chend dem Zählwertkorrektursignal (15) steuert, welches von der Zählkorrektureinrichtung (2) ausgegeben wird, und der Serie-Parallel-Umsetzer (3) die Bitdaten der Übertragungs­ daten auf der Grundlage des Datenschiebesignals (120) auf­ nimmt.

2. Asynchrones serielles Datenempfangsgerät nach Anspruch 1, dadurch gekennzeichnet, dass die Zählkorrektureinrich­ tung (2):
eine Zähleinrichtung (81) zur sequentiellen Aufnahme der Datenschiebesignale (120) und zum Zählen der Anzahl der Datenschiebesignale und
eine Wähleinrichtung (82) zum Wählen des von der Zähleinrichtung (81) ausgegebenen Signals (27) oder des vorbestimmten Werts und zum Ausgeben des gewählten Werts an die Steuersignalerzeugungseinrichtung (1) als Zählwertkor­ rektursignal (15) aufweist.

3. Synchrones serielles Datenempfangsgerät nach Anspruch 2, dadurch gekennzeichnet, dass die Zähleinrichtung durch eine Mehrzahl von Datenbits (91) gebildet ist und die Zähl­ korrektureinrichtung (2, 90) des weiteren eine Mehrzahl von logischen Schaltungen (92, 93) aufweist, wobei jede ein von der Zähleinrichtung zugeführtes Signal (33) empfängt und eine logische Operation durchführt, um den logischen Wert des der Wähleinrichtung eingegebenen Signals entsprechend dem Wert des von der Zähleinrichtung ausgegebenen Signals zu bestimmen.

4. Asynchrones serielles Datensendegerät mit:
einem Parallel-Serie-Datenumsetzer (133), welcher Übertragungsdaten (57) einer Sendeeinheit beginnend mit ei­ nem Startbit sendet und die Übertragungsdaten in serielle Daten (400) umwandelt und ausgibt,
einer Steuersignalerzeugungseinrichtung (131) zur Er­ zeugung eines Datenschiebesignals (165), um den Zeitablauf anzuzeigen, zu welchem der Parallel-Serie-Umsetzer (133) jede der Bitdaten senden sollte, welche die Übertragungsda­ ten bilden, und zur Ausgabe des erzeugten Datenschiebesi­ gnals (165) an den Parallel-Serie-Umsetzer (133),
einer Zählkorrektureinrichtung (132), welche ein Zähl­ wertkorrektursignal (164) zur Steuerung des Zeitintervalls zwischen einem ersten Zeitablauf, zu welchem sie die ersten Bitdaten der empfangenen Übertragungsdaten von dem Paral­ lel-Serie-Umsetzer (133) sendet, und dem zweiten Zeitablauf erzeugt, zu welchem sie die zweiten Bitdaten folgend auf die ersten Bitdaten von dem Parallel-Serie-Umsetzer (133) für jede Bitdaten der Übertragungsdaten sendet, und das erzeugte Zählwertkorrektursignal (164) der Steuersignalerzeugungseinrichtung (131) ausgibt,
wobei die Steuersignalerzeugungseinrichtung (131) den Ausgangszeitablauf des Datenschiebesignals (165) entspre­ chend dem Zählwertkorrektursignal (164) steuert, welches von der Zählkorrektureinrichtung (132) ausgegeben wird, und der Parallel-Serie-Umsetzer (133) jede der Bitdaten der Übertragungsdaten auf der Grundlage des Datenschiebesignals (165) sendet.

5. Asynchrones serielles Datensendegerät nach Anspruch 4, dadurch gekennzeichnet, dass die Zählkorrektureinrichtung (132):
eine Zähleinrichtung (260) zur sequentiellen Aufnahme der Datenschiebesignale (165) und zum Zählen der Anzahl der Datenschiebesignale und
eine Zähleinrichtung (210) zum Wählen des Ausgangs (63) von der Zähleinrichtung oder eines vorbestimmten Werts und zur Ausgabe des gewählten Werts an die Steuersignalerzeugungseinrichtung (131) als Zählwertkorrek­ tursignal (164) aufweist.

6. Asynchrones serielles Datensendegerät nach Anspruch 5, dadurch gekennzeichnet, dass die Zähleinrichtung durch eine Mehrzahl von Datenbits (290) gebildet ist und die Zählkor­ rektureinrichtung (132, 190) des weiteren eine Mehrzahl von logischen Schaltungen (300, 310) aufweist, von denen jede ein von der Zähleinrichtung zugeführtes Signal (65) emp­ fängt und eine logische Operation durchführt, um den logi­ schen Wert des der Wähleinrichtung eingegebenen Signals entsprechend dem Wert des von der Zähleinrichtung ausgege­ benen Signals zu bestimmen.