JPWO2007108535A1 - 通信制御装置及び方法 - Google Patents

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秀彦 栗本
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Abstract

通信制御回路（１０２，１０３）は、シフトレジスタ（１２１）と制御データセレクタ（１２４）とを備え、３本のシリアル信号線を介して入力されたデータ信号（ＤＡＴ）、クロック信号（ＣＬＫ）及びストローブ信号（ＳＴＢ）に従って、複数の被制御ユニット（１２７）を制御する。シフトレジスタ（１２１）はクロック信号（ＣＬＫ）に従って順次取り込んだデータ信号（ＤＡＴ）をシリアル／パラレル変換して出力する。制御データセレクタ（１２４）は通信制御回路（１０２，１０３）を識別するデバイス定義信号（ＣＤＥＶ）に応じて、シフトレジスタ（１２１）からの信号から対応する被制御ユニット（１２７）を制御する制御データを選択して出力する。

Description

本発明は複数の被制御ユニットを制御する通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器に関し、特に、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて複数の被制御ユニットを制御する通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器に関する。
近年、携帯電話機に代表される移動体通信装置やカーナビゲーションシステム装置の受信性能を改善する方法として、ダイバーシティ受信方式が提案されている。特に、キャリア合成方式のダイバーシティ受信システムを構成するためは、少なくとも２系統以上のチューナを必要とする。一般に、このようなシステムにおいては、チューナ毎にそれぞれＩＣチップを使用し、チューナ用ＩＣチップは、通常、回路の機能、性能を切り換えるために、セレクタ回路、スイッチ回路、設定状態や設定値を保持するためのラッチ回路等を必要とし、ラッチ回路に保持される設定状態や設定値はシリアル通信によってホスト制御手段から設定される。従って、ホスト制御手段は複数のＩＣチップを個別に制御する必要がある。また、携帯電話機に代表される移動体通信装置では小型化の要望に加え、時々刻々と変化する受信状態の変化に追従してチューナ用ＩＣチップを制御する必要があるため、制御に要する時間をできるだけ短くする必要がある。
そこで、特許文献１において、３線式シリアルインタフェースをもつ複数のシリアルデバイスを搭載したディジタル回路において、インタフェースのための信号線を減らし、かつ伝送時間を増大させないようにする第１の従来例に係るシリアルインタフェース回路が開示されている。第１の従来例のシリアルインタフェース回路において、被制御デバイス選択部は、第１の信号線経由で送られてきた選択信号を第４及び第５の信号線経由のクロック及びストローブ信号でとり込み、該当する選択器へ「１」を出力する。その後、制御部から第１の信号線経由で入力データが、第２の信号線経由でクロックが出されると、各被制御デバイスはこの入力データをいったんラッチし、さらに、第３の信号線経由のストローブ信号が被制御デバイス選択部から「１」が送られた選択器のみを通過して該当する被制御デバイスのみが入力データをとり込むようにする。被制御デバイスからのデータ出力のときは被制御デバイス選択部からの信号によりデータ出力デバイス選択部が該当するデータを選択し、第６の信号線へ出力する。
また、非特許文献１にＩ２Ｃバスを用いた第２の従来例に係るシリアル通信システムが開示されている。第２の従来例に係るシリアル通信システムにおいて、マスタ装置から、シリアルデータラインとシリアルクロックラインとを介してマスタ装置に接続された複数のスレーブ装置を制御することによって、信号線の本数を削減する。
特開２０００−２５９５５９号公報（第１図）。 Ｉ２Ｃバス仕様書バージョン２．１，フィリップス社，２０００年１月公開。
しかしながら、第１の従来例に係るシリアルインタフェース回路においては、制御部から被制御デバイスを制御する場合に、被制御デバイスを制御するデータを送るよりも前に、まず制御部から被制御デバイス選択部にデータを送る必要があるため、シリアル通信時間を短くすることが困難であるという問題点があった。
また、第２の従来例に係るシリアル通信システムにおいては、複数のスレーブ装置を制御するためには、各スレーブ装置のアドレスデータと各スレーブ装置のデータとを通信する必要があり、しかも通信のための手続が複雑であるため、シリアル通信時間を短くすることが困難であるという問題点があった。
本発明の目的は以上の問題点を解決し、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器を提供することにある。
第１の発明に係る通信制御回路は、３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御回路において、前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するシフトレジスタと、前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段とを備えたことを特徴とする。
上記通信制御回路において、前記データ信号はさらにラッチ選択データを含み、前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するデータラッチ選択手段と、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記シフトレジスタからの変換後のデータ信号のうちの制御データを保持して上記制御データ選択手段に出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記シフトレジスタからの変換後のデータ信号のうちの制御データを保持することを中止するデータラッチ手段とをさらに備えたことを特徴とする。
第２の発明に係る通信制御システムは、上記複数の通信制御回路を備えた通信制御システムであって、上記データ信号、上記クロック信号及び上記ストローブ信号を発生して、上記３本のシリアル信号線を介して上記複数の通信制御回路に送信するホスト制御手段を備えたことを特徴とする。
第３の発明に係る電子機器は、上記通信制御システムを備えたことを特徴とする。
第４の発明に係る通信制御方法は、３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御方法において、前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するステップと、前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力するステップとを含むことを特徴とする。
上記通信制御方法において、前記データ信号はさらにラッチ選択データを含み、上記通信制御方法は、前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するステップと、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記変換後のデータ信号のうちの制御データを保持して出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記変換後のデータ信号のうちの制御データを保持することを中止するステップとをさらに含むことを特徴とする。
本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器によれば、通信制御回路を識別するための入力されたデバイス定義信号に応じて、シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段を備えたので、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
本発明の一実施形態に係る通信システムの構成を示すブロック図である。 図１の通信制御回路１０２のデータ制御回路１２６の詳細構成を示すブロック図である。 図１の通信制御回路１０２，１０３に送信される各信号を示すタイミングチャートである。 図３のデータ信号ＤＡＴの構成の一例を示す表である。 図１の通信制御回路１０２のシフトレジスタ１２１、図２のデータラッチセレクタ１２２及びデータラッチ回路１２３の構成を示すブロック図である。 図２の制御データセレクタ１２４の詳細構成を示す回路図である。 図１の通信システムを用いた携帯電話機１の構成を示すブロック図である。
符号の説明
１…携帯電話機、
２〜６…アンテナ、
７…ブルートゥース無線送受信回路、
８…ＧＰＳ無線受信回路、
９…映像及び音声無線送受信回路、
１０…制御部、
１１…充電池、
１２…電源管理回路、
１３…メモリ、
１４…ＳＤメモリカード、
１５…スピーカ、
１６…ヘッドセット、
１７…ＵＳＢインタフェース、
１８…カメラ、
１９…ディスプレイ、
２０…チューナ回路、
２１…ＯＦＤＭ復調回路、
２２，２３…チューナ、
９０…スイッチ、
９１…低雑音増幅器（ＬＮＡ）、
９２…電力増幅器（ＰＡ）、
９３…電圧制御発振（ＶＣＯ）回路、
９４…位相同期ループ（ＰＬＬ）回路、
９５…周波数変換回路、
９６…ベースバンド処理回路、
９７…ＣＰＵ、
１０１…ホストコントローラ、
１０２，１０３…通信制御回路、
１０４…データセレクタ、
１０５，１０６…ＩＣチップ、
１２１…シフトレジスタ、
１２２…データラッチセレクタ、
１２３…データラッチ回路、
１２４…制御データセレクタ、
１２６…データ制御回路、
１２７…被制御ユニット、
ＤＡＴ…データ信号、
ＣＬＫ…クロック信号、
ＣＬＡＣ…データラッチ定義信号、
ＣＤＥＶ…デバイス定義信号
ＳＴＢ…ストローブ信号、
３１１〜３２８…遅延型フリップフロップ回路、
３２９〜３３６…選択器。
以下、本発明に係る一実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
実施形態．
図１は、本発明の一実施形態に係る通信システムの構成を示すブロック図である。図１において、通信システムは、ホストコントローラ１０１と、通信制御回路１０２，１０３と、被制御ユニット１２７−１〜１２７−８とを備えて構成される。通信制御回路１０２，１０３は、それぞれホストコントローラ１０１と接続され、ホストコントローラ１０１から３本のシリアル信号線を介してデータ信号ＤＡＴ、クロック信号ＣＬＫ及びストローブ信号ＳＴＢを入力し、入力された各信号に従って、それぞれ４つの被制御ユニット１２７−１〜１２７−４及び１２７−５〜１２７−８を制御する。通信制御回路１０２及び被制御ユニット１２７−１〜１２７−４は、１つのＩＣチップ１０５に形成され、通信制御回路１０３及び被制御ユニット１２７−５〜１２７−８は、他のＩＣチップ１０６に形成される。
ホストコントローラ１０１は、データ信号ＤＡＴと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢとを発生して、３本のシリアル信号線を介して通信制御回路１０２及び１０３に送信する。データ信号ＤＡＴは、通信制御回路１０２及び１０３に接続された被制御ユニット１２７−１〜１２７−８を制御するための８ビットの制御データと、２ビットのラッチ選択データとを含む。
通信制御回路１０２は、シフトレジスタ１２１と、データ制御回路１２６−１〜１２６−４とを備えて構成される。シフトレジスタ１２１は、シリアル信号である制御データ及びラッチ選択データを含むデータ信号ＤＡＴを、クロック信号ＣＬＫに従って順次取り込んで保持し、シリアル／パラレル変換を行って、変換後の制御信号ＣＤＡＴ１及び変換後のラッチ選択信号ＣＬＳをデータ制御回路１２６−１〜１２６−４に出力する。同様に、通信制御回路１０３は、シフトレジスタ１３１と、データ制御回路１２６−５〜１２６−８とを備えて構成される。シフトレジスタ１３１は、シリアル信号である制御データ及びラッチ選択データを含むデータ信号ＤＡＴを、クロック信号ＣＬＫに従って順次取り込んで保持し、シリアル／パラレル変換を行って、変換後の制御信号ＣＤＡＴ１及びラッチ選択信号ＣＬＳをデータ制御回路１２６−５〜１２６−８に出力する。
データ制御回路１２６−１〜１２６−４及び１２６−５〜１２６−８は、それぞれシフトレジスタ１２１及び１３１からの制御信号ＣＤＡＴ１及びラッチ選択信号ＣＬＳと、ホストコントローラ１０１からのストローブ信号ＳＴＢとに従って、制御信号ＣＤＡＴ１から当該データ制御回路が制御すべき被制御ユニットに対応する制御信号を選択して、それぞれ被制御ユニット１２７−１〜１２７−４及び１２７−５〜１２７−８に出力して制御する。なお、以下、データ制御回路１２６−１〜１２６−８を総称してデータ制御回路１２６といい、被制御ユニット１２７−１〜１２７−８を総称して被制御ユニット１２７という。
図２は、図１の通信制御回路１０２の各データ制御回路１２６の詳細構成を示すブロック図である。図２において、データ制御回路１２６は、データラッチセレクタ１２２と、データセレクタ１０４とを備えて構成され、データセレクタ１０４は、データラッチ回路１２３と、制御データセレクタ１２４とを備えて構成される。データラッチセレクタ１２２は、シフトレジスタ１２１からの２ビットのラッチ選択信号ＣＬＳと、通信制御回路１０２内部で定義されかつ被制御ユニット１２７を識別するために予め設定された２ビットのデータラッチ定義信号ＣＬＡＣとに従って、データラッチ回路１２３においてラッチされるデータを制御する選択信号を出力する。データラッチ回路１２３は、シフトレジスタ１２１からの８ビットの制御信号ＣＤＡＴ１と、ホストコントローラ１０１からのストローブ信号ＳＴＢと、データラッチセレクタ１２２からの選択信号とに従って、制御信号ＣＤＡＴ１をラッチする。データラッチ回路１２３によりラッチされた制御信号は、８ビットの制御信号ＣＤＡＴ２として制御データセレクタ１２４及び被制御ユニット１２７に出力される。制御データセレクタ１２４は、通信制御回路１０２，１０３の外部コントローラで発生されかつ通信制御回路１０２，１０３を識別するために予め設定された１ビットのデバイス定義信号ＣＤＥＶに従って、データラッチ回路１２３からの制御信号ＣＤＡＴ２の８ビットのうちの所定の４ビットを選択し、選択された４ビットを含む出力制御信号ＣＤＡＴ３を被制御ユニット１２７に出力して制御する。なお、デバイス定義信号ＣＤＥＶは「０」であるとき通信制御回路１０２を示し、「１」であるとき通信制御回路１０３を示す。また、通信制御回路１０３の各データ制御回路１２６は、通信制御回路１０２の各データ制御回路１２６と比較して、シフトレジスタ１２１に代えてシフトレジスタ１３１に接続される点が異なるが、それ以外の点は同様であるため、説明を省略する。
図３は、図１の通信制御回路１０２，１０３に送信される各信号を示すタイミングチャートである。図３において、データ信号ＤＡＴは、８ビットの制御データＢ７〜Ｂ０及び２ビットのラッチ選択データＢ１，Ｂ０の１０ビットの信号を含む。クロック信号ＣＬＫは、データ信号ＤＡＴにおいて変化のない略中央のタイミングで立ち上がり変化が行われる。ストローブ信号ＳＴＢは、ホストコントローラ１０１による通信制御回路１０２，１０３へのデータ信号ＤＡＴのデータ送信が終了した後、所定期間後に送信される。
図４は、図３のデータ信号ＤＡＴの構成の一例を示す表である。図４において、ラッチ選択データのビットＢ１及びＢ０が共に「０」であるとき、制御データのビットＢ７〜Ｂ０には通信制御回路１０２，１０３共通制御データＤ１が格納され、被制御ユニット１２７−１及び１２７−５が共通に制御される。ラッチ選択データのビットＢ１が「０」かつビットＢ０が「１」であるとき、制御データのビットＢ７〜Ｂ０には通信制御回路１０２，１０３共通制御データＤ２が格納され、被制御ユニット１２７−２及び１２７−６が共通に制御される。ラッチ選択データのビットＢ１が「１」かつビットＢ０が「０」であるとき、制御データのビットＢ７〜Ｂ４には通信制御回路１０３制御データＤ３が格納され、制御データのビットＢ３〜Ｂ０には通信制御回路１０２制御データＤ４が格納され、制御データＤ３により被制御ユニット１２７−７が制御され、制御データＤ４により被制御ユニット１２７−３が制御される。ラッチ選択データＢ１及びＢ０が共に「１」であるとき、制御データのビットＢ７〜Ｂ４には通信制御回路１０３制御データＤ５が格納され、制御データのビットＢ３〜Ｂ０には通信制御回路１０２制御データＤ６が格納され、制御データＤ５により被制御ユニット１２７−８が制御され、制御データＤ６により被制御ユニット１２７−４が制御される。
従って、ラッチ選択データが「００」又は「０１」であるとき、制御データにより、通信制御回路１０２及び１０３に接続された被制御ユニット１２７が共通に制御され、ラッチ選択データが「１０」又は「１１」であるとき、制御データにより、通信制御回路１０２及び１０３に接続された各被制御ユニット１２７が個別に制御される。これにより、１回のシリアルデータ通信により、同時に、通信制御回路１０２及び１０３に接続された各被制御ユニット１２７を制御できる。
例えば、Ｉ２Ｃバスを用いたシリアル通信のように、制御データが複数の被制御ユニット１２７を個別に制御できる制御データを持たない場合、通信制御回路１０２及び１０３を個別に制御するときは、２回以上のシリアルデータ通信を行わなければならず、シリアル通信時間が２倍以上に増大する。
図５は、図１の通信制御回路１０２のシフトレジスタ１２１、図２のデータラッチセレクタ１２２及びデータラッチ回路１２３の詳細構成を示すブロック図である。図５において、データラッチセレクタ１２２及びデータラッチ回路１２３は、図１の通信制御回路１０２のデータ制御回路１２６−１〜１２６−４のうちいずれか１つのデータ制御回路内のデータラッチセレクタ１２２及びデータラッチ回路１２３である。シフトレジスタ１２１には、他のデータ制御回路内のデータラッチセレクタ１２２及びデータラッチ回路１２３も同様に接続されるが、説明を簡単にするため、ここでは省略する。また、通信制御回路１０３においても、シフトレジスタ１２１に代えてシフトレジスタ１３１を備える点以外は同様の構成を有する。図５において、シフトレジスタ１２１は送信されるデータ信号ＤＡＴのビット数に対応する１０個のタンデム接続された遅延型フリップフロップ回路（以下、Ｄ−ＦＦという。）３１１〜３２０を備えて構成される。シフトレジスタ１２１は、クロック信号ＣＬＫに基づいてホストコントローラ１０１からのデータ信号ＤＡＴをＤ−ＦＦ３１１〜３２０により順次シフトしながら取り込み、シリアル／パラレル変換した後、Ｄ−ＦＦ３１１及び３１２の各出力信号を２ビットのラッチ選択信号ＣＬＳとしてデータラッチセレクタ１２２に出力し、Ｄ−ＦＦ３１３〜３２０の各出力信号を８ビットの制御信号ＣＤＡＴ１としてデータラッチ回路１２３に出力する。
データラッチ回路１２３は、Ｄ−ＦＦ３２１〜３２８及び選択器３２９〜３３６を備えて構成される。シフトレジスタ１２１に、データ信号ＤＡＴの全てのビットが取り込まれると、次に、ホストコントローラ１０１からストローブ信号ＳＴＢが入力される。シフトレジスタ１２１に取り込まれた信号のうち制御信号ＣＤＡＴ１は、ストローブ信号ＳＴＢの立ち上がりエッジをトリガとして、データラッチ回路１２３のＤ−ＦＦ回路３２１〜３２８の各Ｑ出力端子に取り込まれる。このとき、データラッチセレクタ１２２により、データラッチ定義信号ＣＬＡＣとラッチ選択信号ＣＬＳとの比較が行われる。例えば、データラッチセレクタ１２２及びデータラッチ回路１２３が、ラッチ選択データ「１１」に対応する被制御ユニット１２７に接続されたデータ制御回路１２６内に存在する場合、ラッチ選択信号ＣＬＳが「１１」である場合には、アドレスが一致したと判断され、データラッチセレクタ１２２は、Ｄ−ＦＦ回路３２１〜３２８のＤ入力端子にシフトレジスタ１２１のＤ−ＦＦ回路３１３〜３２０のＱ出力端子が接続されるように選択器３２９〜３３６を制御する信号を出力する。これにより、データラッチ回路１２３にシフトレジスタ１２１の制御信号ＣＤＡＴ１が取り込まれて保持される。ラッチ選択信号ＣＬＳが「１１」以外の場合には、アドレスが一致していないと判断され、データラッチセレクタ１２２は、Ｄ−ＦＦ回路３２１〜３２８のＤ入力端子にＤ−ＦＦ回路３２１〜３２８のＱ出力端子が選択されるように選択器３２９〜３３６を制御する信号を出力する。この場合、ストローブ信号ＳＴＢが入力されても、シフトレジスタ１２１の制御信号ＣＤＡＴ１はデータラッチ回路１２３に取り込まれず、前の制御データを保持し続ける。
図６は、図２の制御データセレクタ１２４の詳細構成を示す回路図である。図６において、制御データセレクタ１２４は、ＡＮＤ回路４１２〜４１９と、ＯＲ回路４２０〜４２３と、ＮＯＴ回路４１１とを備えて構成される。ＡＮＤ回路４１２，４１４，４１６，４１８の一方の入力端子にはデータラッチ回路１２３からの制御信号ＣＤＡＴ２の対応する各ビットが入力され、他方の入力端子にはＮＯＴ回路４１１を介してデバイス定義信号ＣＤＥＶが入力される。ＡＮＤ回路４１３，４１５，４１７，４１９の一方の入力端子にはデータラッチ回路１２３からの制御信号ＣＤＡＴ２の対応する各ビットが入力され、他方の入力端子にはデバイス定義信号ＣＤＥＶが入力される。ＯＲ回路４２０〜４２３の各入力端子には、それぞれ、ＡＮＤ回路４１２，４１３の各出力信号、ＡＮＤ回路４１４，４１５の各出力信号、ＡＮＤ回路４１６，４１７の各出力信号、及びＡＮＤ回路４１８，４１９の各出力信号が入力される。
制御データセレクタ１２４において、例えば、デバイス定義信号ＣＤＥＶが通信制御回路１０２を示す「０」である場合、制御データセレクタ１２４からは、制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３と等価な出力制御信号ＣＤＡＴ３が出力され、それ以外の制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７は破棄される。同様に、デバイス定義信号ＣＤＥＶが通信制御回路１０３を示す「１」である場合、制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７と等価な出力制御信号ＣＤＡＴ３が出力され、それ以外の制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３は破棄される。
従って、デバイス定義信号ＣＤＥＶに応じて、制御信号ＣＤＡＴ２の任意のビットを選択することができるので、制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３に通信制御回路１０２に接続された被制御ユニット１２７の制御データを格納し、制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７に通信制御回路１０３に接続された被制御ユニット１２７の制御データを格納することにより、１回のシリアルデータ通信で、同時に、通信制御回路１０２及び１０３に接続された被制御ユニット１２７を制御することができる。
なお、図２に示すように、被制御ユニット１２７には、制御データセレクタ１２４により選択される前の８ビットの制御信号ＣＤＡＴ２も入力され、８ビットの制御信号ＣＤＡＴ２により共通に制御されてもよい。
図７は、図１の通信システムを用いた携帯電話機１の構成を示すブロック図である。図７において、携帯電話機１は、アンテナ２〜６と、ブルートゥース無線送受信回路と、ＧＰＳ（Global Positioning System）無線受信回路８と、映像及び音声無線送受信回路９と、制御部１０と、充電池１１と、電源管理回路１２と、メモリ１３と、ＳＤ（Secure Digital）メモリカード１４と、スピーカ１５と、ヘッドセット１６と、ＵＳＢ（Universal Serial Bus）インタフェース１７と、カメラ１８と、ディスプレイ１９と、チューナ回路２０とを備えて構成される。映像及び音声無線送受信回路９は、スイッチ９０と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）９１と、電力増幅器（ＰＡ：Power Amplifier）９２と、電圧制御発振（ＶＣＯ：Voltage Controlled Oscillator）回路９３と、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路９４と、周波数変換回路９５とを備えて構成される。制御部１０は、ベースバンド処理回路９６と、ＣＰＵ９７とを備えて構成される。チューナ回路２０は、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調回路２１と、チューナ２２，２３とを備えて構成される。
制御部１０は、ブルートゥース無線送受信回路７及びアンテナ２を介して、ブルートゥース規格に基づいてデータを送受信し、ＧＰＳ無線受信回路８及びアンテナ３を介して、ＧＰＳ衛星からのＧＰＳデータを受信し、映像及び音声無線送受信回路９及びアンテナ４を介して、映像データ及び音声データを送受信する。無線受信された映像データ及び音声データは、それぞれディスプレイ１９及びスピーカ１５に出力される。
制御部１０は、電源管理回路１２を介して充電池１１から電源を供給される。メモリ１３は、例えばアドレス帳のデータ等を格納する。ＳＤメモリカード１４は、着脱可能に取り付けられた外部メモリである。また、携帯電話機１は、カメラ１８により撮影が可能で、着脱可能なヘッドセット１６を接続して使用することもでき、ＵＳＢインタフェース１７を介して他の装置と接続することができる。
チューナ回路２０において、チューナＩＣチップ１０５は、チューナ２２と、通信制御回路１０２とを備えて構成され、チューナＩＣチップ１０６は、チューナ２３と通信制御回路１０３とを備えて構成され、ＯＦＤＭ復調回路２１はホストコントローラ１０１を備えて構成される。チューナ２２，２３は、例えば、アンテナ５，６に入力された微弱信号を増幅する低雑音増幅器、周波数変換を行う混合器、不要周波数成分を除去するフィルタ、周波数変換を行うための局部発振信号を生成する発振器、局部発振信号を安定動作させる位相同期ループ回路等を備えていてもよい。ＯＦＤＭ復調回路２１は、１つのＩＣチップに形成される。通信制御回路１０２，１０３は、ＯＦＤＭ復調回路２１のホストコントローラ１０１を介して制御部１０のＣＰＵ９７からの信号に従って、上述のように動作し、それぞれチューナ２２，２３内の各被制御ユニットを制御する。
以上説明したように、本実施形態に係る通信制御回路によれば、シフトレジスタ１２１からのパラレル変換後の制御信号ＣＤＡＴ１から、対応する被制御ユニット１２７を制御するための制御信号ＣＤＡＴ３を選択して出力する制御データセレクタ１２４を備えたので、１回のシリアル通信で複数の被制御ユニット１２７を同時に制御することができ、従って、ホストコントローラ１０１から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
また、ラッチ選択信号ＣＬＳと、データラッチ定義信号ＣＬＡＣとを比較するデータラッチセレクタ１２２と、ラッチ選択信号ＣＬＳと入力されたデータラッチ定義信号ＣＬＡＣとが一致するとき、ストローブ信号ＳＴＢに基づいて、シフトレジスタ１２１からの制御信号ＣＤＡＴ１を保持して制御データセレクタ１２４に出力するデータラッチ回路を備えたので、データラッチ定義信号ＣＬＡＣに応じて、各通信制御回路１０２，１０３に接続された複数の被制御ユニット１２７を制御することができる。
なお、本実施形態において、ホストコントローラ１０１には２つの通信制御回路１０２，１０３が接続された。しかし、本発明はこの構成に限らず、３つ以上の通信制御回路が接続されてもよい。
また、送信されるデータ信号ＤＡＴは、８ビットの制御データ及び２ビットのラッチ選択データを含んだが、各データのビット数はこれに限らない。但し、その場合、デバイス定義信号ＣＤＥＶをｎ（ｎは自然数）ビット、送信される制御データをｍ（ただし、ｍ≧ｋ×２ｎ：ｋ＝１，２，３，…）ビットとすると、２ｎ個の通信制御回路につき、ｋ個の被制御ユニット１２７を、１回のシリアルデータ通信で、同時に制御できる。また、図４に例示したラッチ選択データ毎のデータの構成は、単なる一例であって、他のデータの構成を有してもよい。
さらに、シフトレジスタ１２１の各Ｄ−ＦＦ回路３１１〜３２０のトリガとなるクロック信号ＣＬＫ、ストローブ信号ＳＴＢの取り込みエッジは、立ち上がりエッジに代えて立ち下がりエッジでも良い。その際、データ信号ＤＡＴに変化がない略中央のタイミングで、クロック信号ＣＬＫ、ストローブ信号ＳＴＢの立ち下がり変化が行わなければならない。
以上説明したように、本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器によれば、通信制御回路を識別するための入力されたデバイス定義信号に応じて、シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段を備えたので、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器は、例えば携帯電話機等に利用することができる。
本発明は複数の被制御ユニットを制御する通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器に関し、特に、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて複数の被制御ユニットを制御する通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器に関する。
近年、携帯電話機に代表される移動体通信装置やカーナビゲーションシステム装置の受信性能を改善する方法として、ダイバーシティ受信方式が提案されている。特に、キャリア合成方式のダイバーシティ受信システムを構成するためは、少なくとも２系統以上のチューナを必要とする。一般に、このようなシステムにおいては、チューナ毎にそれぞれＩＣチップを使用し、チューナ用ＩＣチップは、通常、回路の機能、性能を切り換えるために、セレクタ回路、スイッチ回路、設定状態や設定値を保持するためのラッチ回路等を必要とし、ラッチ回路に保持される設定状態や設定値はシリアル通信によってホスト制御手段から設定される。従って、ホスト制御手段は複数のＩＣチップを個別に制御する必要がある。また、携帯電話機に代表される移動体通信装置では小型化の要望に加え、時々刻々と変化する受信状態の変化に追従してチューナ用ＩＣチップを制御する必要があるため、制御に要する時間をできるだけ短くする必要がある。
そこで、特許文献１において、３線式シリアルインタフェースをもつ複数のシリアルデバイスを搭載したディジタル回路において、インタフェースのための信号線を減らし、かつ伝送時間を増大させないようにする第１の従来例に係るシリアルインタフェース回路が開示されている。第１の従来例のシリアルインタフェース回路において、被制御デバイス選択部は、第１の信号線経由で送られてきた選択信号を第４及び第５の信号線経由のクロック及びストローブ信号でとり込み、該当する選択器へ「１」を出力する。その後、制御部から第１の信号線経由で入力データが、第２の信号線経由でクロックが出されると、各被制御デバイスはこの入力データをいったんラッチし、さらに、第３の信号線経由のストローブ信号が被制御デバイス選択部から「１」が送られた選択器のみを通過して該当する被制御デバイスのみが入力データをとり込むようにする。被制御デバイスからのデータ出力のときは被制御デバイス選択部からの信号によりデータ出力デバイス選択部が該当するデータを選択し、第６の信号線へ出力する。
また、非特許文献１にＩ２Ｃバスを用いた第２の従来例に係るシリアル通信システムが開示されている。第２の従来例に係るシリアル通信システムにおいて、マスタ装置から、シリアルデータラインとシリアルクロックラインとを介してマスタ装置に接続された複数のスレーブ装置を制御することによって、信号線の本数を削減する。
特開２０００−２５９５５９号公報（第１図）。 Ｉ２Ｃバス仕様書バージョン２．１，フィリップス社，２０００年１月公開。
しかしながら、第１の従来例に係るシリアルインタフェース回路においては、制御部から被制御デバイスを制御する場合に、被制御デバイスを制御するデータを送るよりも前に、まず制御部から被制御デバイス選択部にデータを送る必要があるため、シリアル通信時間を短くすることが困難であるという問題点があった。
また、第２の従来例に係るシリアル通信システムにおいては、複数のスレーブ装置を制御するためには、各スレーブ装置のアドレスデータと各スレーブ装置のデータとを通信する必要があり、しかも通信のための手続が複雑であるため、シリアル通信時間を短くすることが困難であるという問題点があった。
本発明の目的は以上の問題点を解決し、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器を提供することにある。
第１の発明に係る通信制御回路は、３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御回路において、前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するシフトレジスタと、前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段とを備えたことを特徴とする。
上記通信制御回路において、前記データ信号はさらにラッチ選択データを含み、前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するデータラッチ選択手段と、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記シフトレジスタからの変換後のデータ信号のうちの制御データを保持して上記制御データ選択手段に出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記シフトレジスタからの変換後のデータ信号のうちの制御データを保持することを中止するデータラッチ手段とをさらに備えたことを特徴とする。
第２の発明に係る通信制御システムは、上記複数の通信制御回路を備えた通信制御システムであって、上記データ信号、上記クロック信号及び上記ストローブ信号を発生して、上記３本のシリアル信号線を介して上記複数の通信制御回路に送信するホスト制御手段を備えたことを特徴とする。
第３の発明に係る電子機器は、上記通信制御システムを備えたことを特徴とする。
第４の発明に係る通信制御方法は、３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御方法において、前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するステップと、前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力するステップとを含むことを特徴とする。
上記通信制御方法において、前記データ信号はさらにラッチ選択データを含み、上記通信制御方法は、前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するステップと、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記変換後のデータ信号のうちの制御データを保持して出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記変換後のデータ信号のうちの制御データを保持することを中止するステップとをさらに含むことを特徴とする。
本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器によれば、通信制御回路を識別するための入力されたデバイス定義信号に応じて、シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段を備えたので、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
以下、本発明に係る一実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
実施形態．
図１は、本発明の一実施形態に係る通信システムの構成を示すブロック図である。図１において、通信システムは、ホストコントローラ１０１と、通信制御回路１０２，１０３と、被制御ユニット１２７−１〜１２７−８とを備えて構成される。通信制御回路１０２，１０３は、それぞれホストコントローラ１０１と接続され、ホストコントローラ１０１から３本のシリアル信号線を介してデータ信号ＤＡＴ、クロック信号ＣＬＫ及びストローブ信号ＳＴＢを入力し、入力された各信号に従って、それぞれ４つの被制御ユニット１２７−１〜１２７−４及び１２７−５〜１２７−８を制御する。通信制御回路１０２及び被制御ユニット１２７−１〜１２７−４は、１つのＩＣチップ１０５に形成され、通信制御回路１０３及び被制御ユニット１２７−５〜１２７−８は、他のＩＣチップ１０６に形成される。
ホストコントローラ１０１は、データ信号ＤＡＴと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢとを発生して、３本のシリアル信号線を介して通信制御回路１０２及び１０３に送信する。データ信号ＤＡＴは、通信制御回路１０２及び１０３に接続された被制御ユニット１２７−１〜１２７−８を制御するための８ビットの制御データと、２ビットのラッチ選択データとを含む。
通信制御回路１０２は、シフトレジスタ１２１と、データ制御回路１２６−１〜１２６−４とを備えて構成される。シフトレジスタ１２１は、シリアル信号である制御データ及びラッチ選択データを含むデータ信号ＤＡＴを、クロック信号ＣＬＫに従って順次取り込んで保持し、シリアル／パラレル変換を行って、変換後の制御信号ＣＤＡＴ１及び変換後のラッチ選択信号ＣＬＳをデータ制御回路１２６−１〜１２６−４に出力する。同様に、通信制御回路１０３は、シフトレジスタ１３１と、データ制御回路１２６−５〜１２６−８とを備えて構成される。シフトレジスタ１３１は、シリアル信号である制御データ及びラッチ選択データを含むデータ信号ＤＡＴを、クロック信号ＣＬＫに従って順次取り込んで保持し、シリアル／パラレル変換を行って、変換後の制御信号ＣＤＡＴ１及びラッチ選択信号ＣＬＳをデータ制御回路１２６−５〜１２６−８に出力する。
データ制御回路１２６−１〜１２６−４及び１２６−５〜１２６−８は、それぞれシフトレジスタ１２１及び１３１からの制御信号ＣＤＡＴ１及びラッチ選択信号ＣＬＳと、ホストコントローラ１０１からのストローブ信号ＳＴＢとに従って、制御信号ＣＤＡＴ１から当該データ制御回路が制御すべき被制御ユニットに対応する制御信号を選択して、それぞれ被制御ユニット１２７−１〜１２７−４及び１２７−５〜１２７−８に出力して制御する。なお、以下、データ制御回路１２６−１〜１２６−８を総称してデータ制御回路１２６といい、被制御ユニット１２７−１〜１２７−８を総称して被制御ユニット１２７という。
図２は、図１の通信制御回路１０２の各データ制御回路１２６の詳細構成を示すブロック図である。図２において、データ制御回路１２６は、データラッチセレクタ１２２と、データセレクタ１０４とを備えて構成され、データセレクタ１０４は、データラッチ回路１２３と、制御データセレクタ１２４とを備えて構成される。データラッチセレクタ１２２は、シフトレジスタ１２１からの２ビットのラッチ選択信号ＣＬＳと、通信制御回路１０２内部で定義されかつ被制御ユニット１２７を識別するために予め設定された２ビットのデータラッチ定義信号ＣＬＡＣとに従って、データラッチ回路１２３においてラッチされるデータを制御する選択信号を出力する。データラッチ回路１２３は、シフトレジスタ１２１からの８ビットの制御信号ＣＤＡＴ１と、ホストコントローラ１０１からのストローブ信号ＳＴＢと、データラッチセレクタ１２２からの選択信号とに従って、制御信号ＣＤＡＴ１をラッチする。データラッチ回路１２３によりラッチされた制御信号は、８ビットの制御信号ＣＤＡＴ２として制御データセレクタ１２４及び被制御ユニット１２７に出力される。制御データセレクタ１２４は、通信制御回路１０２，１０３の外部コントローラで発生されかつ通信制御回路１０２，１０３を識別するために予め設定された１ビットのデバイス定義信号ＣＤＥＶに従って、データラッチ回路１２３からの制御信号ＣＤＡＴ２の８ビットのうちの所定の４ビットを選択し、選択された４ビットを含む出力制御信号ＣＤＡＴ３を被制御ユニット１２７に出力して制御する。なお、デバイス定義信号ＣＤＥＶは「０」であるとき通信制御回路１０２を示し、「１」であるとき通信制御回路１０３を示す。また、通信制御回路１０３の各データ制御回路１２６は、通信制御回路１０２の各データ制御回路１２６と比較して、シフトレジスタ１２１に代えてシフトレジスタ１３１に接続される点が異なるが、それ以外の点は同様であるため、説明を省略する。
図３は、図１の通信制御回路１０２，１０３に送信される各信号を示すタイミングチャートである。図３において、データ信号ＤＡＴは、８ビットの制御データＢ７〜Ｂ０及び２ビットのラッチ選択データＢ１，Ｂ０の１０ビットの信号を含む。クロック信号ＣＬＫは、データ信号ＤＡＴにおいて変化のない略中央のタイミングで立ち上がり変化が行われる。ストローブ信号ＳＴＢは、ホストコントローラ１０１による通信制御回路１０２，１０３へのデータ信号ＤＡＴのデータ送信が終了した後、所定期間後に送信される。
図４は、図３のデータ信号ＤＡＴの構成の一例を示す表である。図４において、ラッチ選択データのビットＢ１及びＢ０が共に「０」であるとき、制御データのビットＢ７〜Ｂ０には通信制御回路１０２，１０３共通制御データＤ１が格納され、被制御ユニット１２７−１及び１２７−５が共通に制御される。ラッチ選択データのビットＢ１が「０」かつビットＢ０が「１」であるとき、制御データのビットＢ７〜Ｂ０には通信制御回路１０２，１０３共通制御データＤ２が格納され、被制御ユニット１２７−２及び１２７−６が共通に制御される。ラッチ選択データのビットＢ１が「１」かつビットＢ０が「０」であるとき、制御データのビットＢ７〜Ｂ４には通信制御回路１０３制御データＤ３が格納され、制御データのビットＢ３〜Ｂ０には通信制御回路１０２制御データＤ４が格納され、制御データＤ３により被制御ユニット１２７−７が制御され、制御データＤ４により被制御ユニット１２７−３が制御される。ラッチ選択データＢ１及びＢ０が共に「１」であるとき、制御データのビットＢ７〜Ｂ４には通信制御回路１０３制御データＤ５が格納され、制御データのビットＢ３〜Ｂ０には通信制御回路１０２制御データＤ６が格納され、制御データＤ５により被制御ユニット１２７−８が制御され、制御データＤ６により被制御ユニット１２７−４が制御される。
従って、ラッチ選択データが「００」又は「０１」であるとき、制御データにより、通信制御回路１０２及び１０３に接続された被制御ユニット１２７が共通に制御され、ラッチ選択データが「１０」又は「１１」であるとき、制御データにより、通信制御回路１０２及び１０３に接続された各被制御ユニット１２７が個別に制御される。これにより、１回のシリアルデータ通信により、同時に、通信制御回路１０２及び１０３に接続された各被制御ユニット１２７を制御できる。
例えば、Ｉ２Ｃバスを用いたシリアル通信のように、制御データが複数の被制御ユニット１２７を個別に制御できる制御データを持たない場合、通信制御回路１０２及び１０３を個別に制御するときは、２回以上のシリアルデータ通信を行わなければならず、シリアル通信時間が２倍以上に増大する。
図５は、図１の通信制御回路１０２のシフトレジスタ１２１、図２のデータラッチセレクタ１２２及びデータラッチ回路１２３の詳細構成を示すブロック図である。図５において、データラッチセレクタ１２２及びデータラッチ回路１２３は、図１の通信制御回路１０２のデータ制御回路１２６−１〜１２６−４のうちいずれか１つのデータ制御回路内のデータラッチセレクタ１２２及びデータラッチ回路１２３である。シフトレジスタ１２１には、他のデータ制御回路内のデータラッチセレクタ１２２及びデータラッチ回路１２３も同様に接続されるが、説明を簡単にするため、ここでは省略する。また、通信制御回路１０３においても、シフトレジスタ１２１に代えてシフトレジスタ１３１を備える点以外は同様の構成を有する。図５において、シフトレジスタ１２１は送信されるデータ信号ＤＡＴのビット数に対応する１０個のタンデム接続された遅延型フリップフロップ回路（以下、Ｄ−ＦＦという。）３１１〜３２０を備えて構成される。シフトレジスタ１２１は、クロック信号ＣＬＫに基づいてホストコントローラ１０１からのデータ信号ＤＡＴをＤ−ＦＦ３１１〜３２０により順次シフトしながら取り込み、シリアル／パラレル変換した後、Ｄ−ＦＦ３１１及び３１２の各出力信号を２ビットのラッチ選択信号ＣＬＳとしてデータラッチセレクタ１２２に出力し、Ｄ−ＦＦ３１３〜３２０の各出力信号を８ビットの制御信号ＣＤＡＴ１としてデータラッチ回路１２３に出力する。
データラッチ回路１２３は、Ｄ−ＦＦ３２１〜３２８及び選択器３２９〜３３６を備えて構成される。シフトレジスタ１２１に、データ信号ＤＡＴの全てのビットが取り込まれると、次に、ホストコントローラ１０１からストローブ信号ＳＴＢが入力される。シフトレジスタ１２１に取り込まれた信号のうち制御信号ＣＤＡＴ１は、ストローブ信号ＳＴＢの立ち上がりエッジをトリガとして、データラッチ回路１２３のＤ−ＦＦ回路３２１〜３２８の各Ｄ入力端子に取り込まれる。このとき、データラッチセレクタ１２２により、データラッチ定義信号ＣＬＡＣとラッチ選択信号ＣＬＳとの比較が行われる。例えば、データラッチセレクタ１２２及びデータラッチ回路１２３が、ラッチ選択データ「１１」に対応する被制御ユニット１２７に接続されたデータ制御回路１２６内に存在する場合、ラッチ選択信号ＣＬＳが「１１」である場合には、アドレスが一致したと判断され、データラッチセレクタ１２２は、Ｄ−ＦＦ回路３２１〜３２８のＤ入力端子にシフトレジスタ１２１のＤ−ＦＦ回路３１３〜３２０のＱ出力端子が接続されるように選択器３２９〜３３６を制御する信号を出力する。これにより、データラッチ回路１２３にシフトレジスタ１２１の制御信号ＣＤＡＴ１が取り込まれて保持される。ラッチ選択信号ＣＬＳが「１１」以外の場合には、アドレスが一致していないと判断され、データラッチセレクタ１２２は、Ｄ−ＦＦ回路３２１〜３２８のＤ入力端子にＤ−ＦＦ回路３２１〜３２８のＱ出力端子が選択されるように選択器３２９〜３３６を制御する信号を出力する。この場合、ストローブ信号ＳＴＢが入力されても、シフトレジスタ１２１の制御信号ＣＤＡＴ１はデータラッチ回路１２３に取り込まれず、前の制御データを保持し続ける。
図６は、図２の制御データセレクタ１２４の詳細構成を示す回路図である。図６において、制御データセレクタ１２４は、ＡＮＤ回路４１２〜４１９と、ＯＲ回路４２０〜４２３と、ＮＯＴ回路４１１とを備えて構成される。ＡＮＤ回路４１２，４１４，４１６，４１８の一方の入力端子にはデータラッチ回路１２３からの制御信号ＣＤＡＴ２の対応する各ビットが入力され、他方の入力端子にはＮＯＴ回路４１１を介してデバイス定義信号ＣＤＥＶが入力される。ＡＮＤ回路４１３，４１５，４１７，４１９の一方の入力端子にはデータラッチ回路１２３からの制御信号ＣＤＡＴ２の対応する各ビットが入力され、他方の入力端子にはデバイス定義信号ＣＤＥＶが入力される。ＯＲ回路４２０〜４２３の各入力端子には、それぞれ、ＡＮＤ回路４１２，４１３の各出力信号、ＡＮＤ回路４１４，４１５の各出力信号、ＡＮＤ回路４１６，４１７の各出力信号、及びＡＮＤ回路４１８，４１９の各出力信号が入力される。
制御データセレクタ１２４において、例えば、デバイス定義信号ＣＤＥＶが通信制御回路１０２を示す「０」である場合、制御データセレクタ１２４からは、制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３と等価な出力制御信号ＣＤＡＴ３が出力され、それ以外の制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７は破棄される。同様に、デバイス定義信号ＣＤＥＶが通信制御回路１０３を示す「１」である場合、制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７と等価な出力制御信号ＣＤＡＴ３が出力され、それ以外の制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３は破棄される。
従って、デバイス定義信号ＣＤＥＶに応じて、制御信号ＣＤＡＴ２の任意のビットを選択することができるので、制御信号ＣＤＡＴ２のビットＢ０〜Ｂ３に通信制御回路１０２に接続された被制御ユニット１２７の制御データを格納し、制御信号ＣＤＡＴ２のビットＢ４〜Ｂ７に通信制御回路１０３に接続された被制御ユニット１２７の制御データを格納することにより、１回のシリアルデータ通信で、同時に、通信制御回路１０２及び１０３に接続された被制御ユニット１２７を制御することができる。
なお、図２に示すように、被制御ユニット１２７には、制御データセレクタ１２４により選択される前の８ビットの制御信号ＣＤＡＴ２も入力され、８ビットの制御信号ＣＤＡＴ２により共通に制御されてもよい。
図７は、図１の通信システムを用いた携帯電話機１の構成を示すブロック図である。図７において、携帯電話機１は、アンテナ２〜６と、ブルートゥース無線送受信回路７と、ＧＰＳ（Global Positioning System）無線受信回路８と、映像及び音声無線送受信回路９と、制御部１０と、充電池１１と、電源管理回路１２と、メモリ１３と、ＳＤ（Secure Digital）メモリカード１４と、スピーカ１５と、ヘッドセット１６と、ＵＳＢ（Universal Serial Bus）インタフェース１７と、カメラ１８と、ディスプレイ１９と、チューナ回路２０とを備えて構成される。映像及び音声無線送受信回路９は、スイッチ９０と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）９１と、電力増幅器（ＰＡ：Power Amplifier）９２と、電圧制御発振（ＶＣＯ：Voltage Controlled Oscillator）回路９３と、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路９４と、周波数変換回路９５とを備えて構成される。制御部１０は、ベースバンド処理回路９６と、ＣＰＵ９７とを備えて構成される。チューナ回路２０は、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調回路２１と、チューナ２２，２３とを備えて構成される。
制御部１０は、ブルートゥース無線送受信回路７及びアンテナ２を介して、ブルートゥース規格に基づいてデータを送受信し、ＧＰＳ無線受信回路８及びアンテナ３を介して、ＧＰＳ衛星からのＧＰＳデータを受信し、映像及び音声無線送受信回路９及びアンテナ４を介して、映像データ及び音声データを送受信する。無線受信された映像データ及び音声データは、それぞれディスプレイ１９及びスピーカ１５に出力される。
制御部１０は、電源管理回路１２を介して充電池１１から電源を供給される。メモリ１３は、例えばアドレス帳のデータ等を格納する。ＳＤメモリカード１４は、着脱可能に取り付けられた外部メモリである。また、携帯電話機１は、カメラ１８により撮影が可能で、着脱可能なヘッドセット１６を接続して使用することもでき、ＵＳＢインタフェース１７を介して他の装置と接続することができる。
チューナ回路２０において、チューナＩＣチップ１０５は、チューナ２２と、通信制御回路１０２とを備えて構成され、チューナＩＣチップ１０６は、チューナ２３と通信制御回路１０３とを備えて構成され、ＯＦＤＭ復調回路２１はホストコントローラ１０１を備えて構成される。チューナ２２，２３は、例えば、アンテナ５，６に入力された微弱信号を増幅する低雑音増幅器、周波数変換を行う混合器、不要周波数成分を除去するフィルタ、周波数変換を行うための局部発振信号を生成する発振器、局部発振信号を安定動作させる位相同期ループ回路等を備えていてもよい。ＯＦＤＭ復調回路２１は、１つのＩＣチップに形成される。通信制御回路１０２，１０３は、ＯＦＤＭ復調回路２１のホストコントローラ１０１を介して制御部１０のＣＰＵ９７からの信号に従って、上述のように動作し、それぞれチューナ２２，２３内の各被制御ユニットを制御する。
以上説明したように、本実施形態に係る通信制御回路によれば、シフトレジスタ１２１からのパラレル変換後の制御信号ＣＤＡＴ１から、対応する被制御ユニット１２７を制御するための制御信号ＣＤＡＴ３を選択して出力する制御データセレクタ１２４を備えたので、１回のシリアル通信で複数の被制御ユニット１２７を同時に制御することができ、従って、ホストコントローラ１０１から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
また、ラッチ選択信号ＣＬＳと、データラッチ定義信号ＣＬＡＣとを比較するデータラッチセレクタ１２２と、ラッチ選択信号ＣＬＳと入力されたデータラッチ定義信号ＣＬＡＣとが一致するとき、ストローブ信号ＳＴＢに基づいて、シフトレジスタ１２１からの制御信号ＣＤＡＴ１を保持して制御データセレクタ１２４に出力するデータラッチ回路を備えたので、データラッチ定義信号ＣＬＡＣに応じて、各通信制御回路１０２，１０３に接続された複数の被制御ユニット１２７を制御することができる。
なお、本実施形態において、ホストコントローラ１０１には２つの通信制御回路１０２，１０３が接続された。しかし、本発明はこの構成に限らず、３つ以上の通信制御回路が接続されてもよい。
また、送信されるデータ信号ＤＡＴは、８ビットの制御データ及び２ビットのラッチ選択データを含んだが、各データのビット数はこれに限らない。但し、その場合、デバイス定義信号ＣＤＥＶをｎ（ｎは自然数）ビット、送信される制御データをｍ（ただし、ｍ≧ｋ×２ｎ：ｋ＝１，２，３，…）ビットとすると、２ｎ個の通信制御回路につき、ｋ個の被制御ユニット１２７を、１回のシリアルデータ通信で、同時に制御できる。また、図４に例示したラッチ選択データ毎のデータの構成は、単なる一例であって、他のデータの構成を有してもよい。
さらに、シフトレジスタ１２１の各Ｄ−ＦＦ回路３１１〜３２０のトリガとなるクロック信号ＣＬＫ、ストローブ信号ＳＴＢの取り込みエッジは、立ち上がりエッジに代えて立ち下がりエッジでも良い。その際、データ信号ＤＡＴに変化がない略中央のタイミングで、クロック信号ＣＬＫ、ストローブ信号ＳＴＢの立ち下がり変化が行わなければならない。
以上説明したように、本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器によれば、通信制御回路を識別するための入力されたデバイス定義信号に応じて、シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段を備えたので、ホスト制御手段から３本のシリアル信号線を介して入力された信号を用いて、シリアル信号線の配線本数を増加させることなく、シリアル通信時間を短くすることができる。
本発明に係る通信制御回路及び方法、並びに通信システム及びそれを用いた電子機器は、例えば携帯電話機等に利用することができる。
本発明の一実施形態に係る通信システムの構成を示すブロック図である。 図１の通信制御回路１０２のデータ制御回路１２６の詳細構成を示すブロック図である。 図１の通信制御回路１０２，１０３に送信される各信号を示すタイミングチャートである。 図３のデータ信号ＤＡＴの構成の一例を示す表である。 図１の通信制御回路１０２のシフトレジスタ１２１、図２のデータラッチセレクタ１２２及びデータラッチ回路１２３の構成を示すブロック図である。 図２の制御データセレクタ１２４の詳細構成を示す回路図である。 図１の通信システムを用いた携帯電話機１の構成を示すブロック図である。
符号の説明
１…携帯電話機、
２〜６…アンテナ、
７…ブルートゥース無線送受信回路、
８…ＧＰＳ無線受信回路、
９…映像及び音声無線送受信回路、
１０…制御部、
１１…充電池、
１２…電源管理回路、
１３…メモリ、
１４…ＳＤメモリカード、
１５…スピーカ、
１６…ヘッドセット、
１７…ＵＳＢインタフェース、
１８…カメラ、
１９…ディスプレイ、
２０…チューナ回路、
２１…ＯＦＤＭ復調回路、
２２，２３…チューナ、
９０…スイッチ、
９１…低雑音増幅器（ＬＮＡ）、
９２…電力増幅器（ＰＡ）、
９３…電圧制御発振（ＶＣＯ）回路、
９４…位相同期ループ（ＰＬＬ）回路、
９５…周波数変換回路、
９６…ベースバンド処理回路、
９７…ＣＰＵ、
１０１…ホストコントローラ、
１０２，１０３…通信制御回路、
１０４…データセレクタ、
１０５，１０６…ＩＣチップ、
１２１…シフトレジスタ、
１２２…データラッチセレクタ、
１２３…データラッチ回路、
１２４…制御データセレクタ、
１２６…データ制御回路、
１２７…被制御ユニット、
ＤＡＴ…データ信号、
ＣＬＫ…クロック信号、
ＣＬＡＣ…データラッチ定義信号、
ＣＤＥＶ…デバイス定義信号
ＳＴＢ…ストローブ信号、
３１１〜３２８…遅延型フリップフロップ回路、
３２９〜３３６…選択器。

Claims (6)

  1. ３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御回路において、
    前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、
    前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するシフトレジスタと、
    前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記シフトレジスタからの変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力する制御データ選択手段とを備えたことを特徴とする通信制御回路。
  2. 前記データ信号はさらにラッチ選択データを含み、
    前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するデータラッチ選択手段と、
    前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記シフトレジスタからの変換後のデータ信号のうちの制御データを保持して上記制御データ選択手段に出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記シフトレジスタからの変換後のデータ信号のうちの制御データを保持することを中止するデータラッチ手段とをさらに備えたことを特徴とする請求項１記載の通信制御回路。
  3. 請求項１又は２記載の複数の通信制御回路を備えた通信制御システムであって、
    上記データ信号、上記クロック信号及び上記ストローブ信号を発生して、上記３本のシリアル信号線を介して上記複数の通信制御回路に送信するホスト制御手段を備えたことを特徴とする通信制御システム。
  4. 請求項３記載の通信制御システムを備えたことを特徴とする電子機器。
  5. ３本のシリアル信号線を介して入力されたデータ信号、クロック信号及びストローブ信号に従って、複数の被制御ユニットを制御する通信制御方法において、
    前記データ信号は、前記複数の被制御ユニットのうちいずれか少なくとも１つの被制御ユニットを制御するための制御データを含み、
    前記データ信号を前記クロック信号に従って順次取り込み、シリアル／パラレル変換を行い、変換後のデータ信号を出力するステップと、
    前記通信制御回路を識別するための入力されたデバイス定義信号に応じて、前記変換後のデータ信号から、対応する被制御ユニットを制御するための制御データを選択して出力するステップとを含むことを特徴とする通信制御方法。
  6. 前記データ信号はさらにラッチ選択データを含み、
    上記通信制御方法は、
    前記ラッチ選択データと、前記被制御ユニットを識別するための入力されたデータラッチ定義信号とを比較して、比較結果の信号を出力するステップと、
    前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致することを示すとき、入力される前記ストローブ信号に基づいて、上記変換後のデータ信号のうちの制御データを保持して出力する一方、前記比較結果の信号が、前記ラッチ選択データと、入力されたデータラッチ定義信号とが一致しないことを示すとき、前記変換後のデータ信号のうちの制御データを保持することを中止するステップとをさらに含むことを特徴とする請求項５記載の通信制御方法。
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