JP5656448B2 - 受信装置及び該装置を備えた機器 - Google Patents
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Description
第2パルス信号に基づいて、前記第2シフトレジスタに入力された第2情報をラッチする第2ラッチ回路と、前記第1シフトレジスタに入力された前記第3情報の値が第1の値であれば前記ラッチ信号の入力に応じて第1パルス信号を出力し、前記第1シフトレジスタに入力された前記第4情報の値が第1の値であれば前記ラッチ信号の入力に応じて第2パルス信号を出力する制御回路とを備えることを特徴とする受信装置。
図1は、シリアル形式でデータ転送を行う機器の回路構成を説明する図である。機器10は、クロック信号(CLK)とトリガ信号(Lat)を用いてデータ信号(DATA)をシリアル受信する。機器10は、第1の信号線を用いてクロック信号(CLK)を入力し、第2の信号線を用いてトリガ信号(Lat)を入力し、第3の信号線を用いてデータ信号(DATA)を入力する。
パルス信号P2(第2パルス信号)がラッチ回路6へ転送されると、ラッチ回路6に4ビットのデータがラッチされ、駆動回路(DRV)1へ出力される。
図4は、第2の実施形態の機器10を説明する図である。機器10として記録装置、機器20として記録ヘッドとした構成である。図4において、シフトレジスタ(SR)401は、図1のシフトレジスタ(SR)3に対応する。ラッチ回路(LAT)403は、図1のラッチ回路(LAT)4に対応する。シフトレジスタ(SR)402は、図1のシフトレジスタ(SR)5に対応する。ラッチ回路(LAT)405A及びラッチ回路(LAT)405Bは、図1の制御回路2に対応する。信号生成回路406と駆動回路407は、図1の駆動回路(DRV)1に対応する。
図8は、第3の実施形態の機器(記録ヘッド)10を説明する図である。記録ヘッド10は、例えば4つのセンサ8a、8b、8c、8dを備えている。これらのセンサは、温度センサである。センサ制御回路7は、データ信号に含まれる値に基づいて、情報を取得するセンサを選択し、そのセンサの情報を出力する。
以上、シリアル形式でデータ転送に適用される実施形態を説明する。図12は、上述した機器10の一例としてラインヘッド(記録ヘッド)Hを説明する図である。複数の記録素子基板101が配置される。102はヘッド基板を示し、FPC(Flexible Printed Circuit)やPCB(Printed Circuit Board)やセラミックの配線体等の電気配線構造をもつ配線基板である。記録素子基板101はヘッド基板102にワイヤボンディング等により電気的に接続される。例えば、図1に示す回路は、記録素子基板101に配置されている。接続電極104は、図1に示すDATA信号、Lat信号、CLK信号などを入力する端子を含む。
以上、シリアル形式のデータ転送について説明したが、上述した駆動素子は、記録素子に限定するものではなく、表示装置に用いられる発光素子や読取装置に適用されるラインセンサ、DCモータやステッピングモータ等でも構わない。従って、駆動回路は、記録素子を駆動する回路に限定するものではなく、表示装置に用いられる発光素子や読取装置に適用されるラインセンサ、DCモータやステッピングモータ等でも構わない。
Claims (4)
- シリアル転送されたデータを受信する受信装置であって、
クロック信号に基づいて、複数ビットで構成される第1情報と前記複数ビットより少ないビット数で構成されている第2情報と少なくとも1ビットのフラグを含むデータ信号を入力する第1シフトレジスタと、
ラッチ信号に基づいて、前記第1シフトレジスタに入力された前記第1情報をラッチする第1ラッチ回路と、
第1パルス信号に基づいて、前記第1シフトレジスタに入力された前記第2情報を入力する第2シフトレジスタと、
第2パルス信号に基づいて、前記第2シフトレジスタに入力された第2情報をラッチする第2ラッチ回路と、
前記第1シフトレジスタに入力された前記フラグがセットされていれば前記ラッチ信号の入力に応じて第1パルス信号を出力し、前記第1シフトレジスタに入力された前記フラグがセットされていなければ前記ラッチ信号の入力に応じて第2パルス信号を出力する制御回路とを備えることを特徴とする受信装置。 - シリアル転送されたデータを受信する受信装置であって、
クロック信号に基づいて、複数ビットで構成される第1情報と前記複数ビットより少ないビット数で構成されている第2情報と少なくとも1ビットの第3情報及び第4情報を含むデータ信号を入力する第1シフトレジスタと、
ラッチ信号に基づいて、前記第1シフトレジスタに入力された前記第1情報をラッチする第1ラッチ回路と、
第1パルス信号に基づいて、前記第1シフトレジスタに入力された前記第2情報を入力する第2シフトレジスタと、
第2パルス信号に基づいて、前記第2シフトレジスタに入力された第2情報をラッチする第2ラッチ回路と、
前記第1シフトレジスタに入力された前記第3情報の値が第1の値であれば前記ラッチ信号の入力に応じて第1パルス信号を出力し、前記第1シフトレジスタに入力された前記第4情報の値が第1の値であれば前記ラッチ信号の入力に応じて第2パルス信号を出力する制御回路とを備えることを特徴とする受信装置。 - シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、
クロック信号に基づいて、複数ビットで構成される第1情報と前記複数ビットより少ないビット数で構成されている第2情報と少なくとも1ビットのフラグを含むデータ信号を入力する第1シフトレジスタと、
ラッチ信号に基づいて、前記第1シフトレジスタに入力された前記第1情報をラッチする第1ラッチ回路と、
第1パルス信号に基づいて、前記第1シフトレジスタに入力された前記第2情報を入力する第2シフトレジスタと、
第2パルス信号に基づいて、前記第2シフトレジスタに入力された第2情報をラッチする第2ラッチ回路と、
前記第1シフトレジスタに入力された前記フラグがセットされていれば前記ラッチ信号の入力に応じて第1パルス信号を出力し、前記第1シフトレジスタに入力された前記フラグがセットされていなければ前記ラッチ信号の入力に応じて第2パルス信号を出力する制御回路と、
前記第1ラッチ回路から出力された情報と、前記第2ラッチ回路から出力された情報に基づいて前記駆動素子の駆動を行う駆動回路とを備えることを特徴とする機器。 - シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、
クロック信号に基づいて、複数ビットで構成される第1情報と前記複数ビットより少ないビット数で構成されている第2情報と少なくとも1ビットの第3情報及び第4情報を含むデータ信号を入力する第1シフトレジスタと、
ラッチ信号に基づいて、前記第1シフトレジスタに入力された前記第1情報をラッチする第1ラッチ回路と、
第1パルス信号に基づいて、前記第1シフトレジスタに入力された前記第2情報を入力する第2シフトレジスタと、
第2パルス信号に基づいて、前記第2シフトレジスタに入力された第2情報をラッチする第2ラッチ回路と、
前記第1シフトレジスタに入力された前記第3情報の値が第1の値であれば前記ラッチ信号の入力に応じて第1パルス信号を出力し、前記第1シフトレジスタに入力された前記第4情報の値が第1の値であれば前記ラッチ信号の入力に応じて第2パルス信号を出力する制御回路と、
前記第1ラッチ回路から出力された情報に基づいて、前記駆動素子を駆動する期間を制御する信号を生成する信号生成回路と、
前記第2ラッチ回路から出力された情報と前記信号生成回路で生成された信号に基づいて、前記駆動素子の駆動を行う駆動回路とを備えることを特徴とする機器。
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