JP5473767B2

JP5473767B2 - 信号生成装置及該装置を備えた機器

Info

Publication number: JP5473767B2
Application number: JP2010108791A
Authority: JP
Inventors: 亮葛西; 信之平山; 達生古川; 公之林崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-05-10
Filing date: 2010-05-10
Publication date: 2014-04-16
Anticipated expiration: 2030-05-10
Also published as: JP2011235531A; US20110273498A1; US8342620B2

Description

本発明は、パルス信号を生成する信号生成装置及びパルス信号を生成する機器に関する。特に記録装置から記録ヘッドへのデータ転送に関する。

信号線や信号端子の数を抑制できる理由により、多ビットのデータ信号を転送するために、シリアル転送が利用されている。特許文献１では、記録ヘッドの駆動期間等の制御情報を記録データとともに、記録装置から記録ヘッドへ転送する記載がある。この制御情報に基づいて、記録素子を駆動するＨＥ信号を生成することが開示されている。

特開平７−２５６８８３号公報

しかし、従来の技術では、生成する信号の分解能を高めることが難しい。例えば特許文献１の構成で１０ｎｓの分解能の信号生成を実現しようとすると１００ＭＨｚのクロック波数が必要となる。あるいは、１０ＭＨｚのクロック周波数を１０系統用意し、それぞれの信号の位相をずらす方法があるが、いずれもコストが高くなり、基板面積が大幅に増加する。

本発明は、上記課題を解決するためになされたものであり、コストや回路規模を抑制し、分解能の高い信号生成装置及該装置を備えた機器を提供することを目的とする。

上記目的を達成するために、本発明の信号生成装置は、駆動素子の駆動を制御するパルス信号を生成する信号生成装置であって、差動伝送方式の第１クロック信号を入力し、前記第１クロック信号から第２クロック信号を生成するクロック信号生成部と、データ信号を入力する入力部と、前記データ信号に含まれる第１情報に基づいて前記第２クロック信号の立上りエッジまたは立下りエッジを選択し、前記第１情報に基づいて前記第２クロック信号の選択したエッジのカウントを行なって第１信号を生成する第１タイミング生成部と、前記データ信号に含まれる第２情報に基づいて前記第２クロック信号の立上りエッジまたは立下りエッジを選択し、前記第２情報に基づいて前記第２クロック信号の選択したエッジのカウントを行なって第２信号を生成する第２タイミング生成部と、前記第１信号と前記第２信号とに基づいて、前記パルス信号を生成する論理回路とを備えることを特徴とする。

本発明の構成により、コストアップや回路を複雑にすることなく、分解能の高い信号生成回路を実現できる。

第１の実施形態における信号生成装置の回路構成を説明する図である。第１の実施形態における信号生成装置のタイミングチャートである。第２の実施形態における機器の構成を説明する図である。第２の実施形態における信号生成回路の構成を説明する図である。第２の実施形態における信号のタイミングチャートである。第２の実施形態における信号生成回路の構成を説明する図である。第３の実施形態における信号生成回路を説明する図である。第３の実施形態における信号のタイミングチャートである。実施形態で適用する機器１０の外観を説明する図である。

（第１の実施形態）
図１は、駆動素子の駆動を制御するパルス信号Ｐを生成する信号生成装置を説明する図である。信号生成装置１０は、クロック信号（ＣＬ）に基づいてデータ信号（ＤＡＴＡ）をシリアル受信する。更に、ＬＶＤＳ（低電圧差動伝送）を用いて、クロック信号（ＣＬＫ＋、ＣＬＫ−）を入力する。

クロック信号（ＣＬ）は、不平衡接続で外部（例えば、機器２０）から入力する。このクロック信号（ＣＬ）はシングルエンド信号と表現される。一方、クロック信号（ＣＬＫ＋、ＣＬＫ−）は、平衡接続で電子機器２０から入力する。このこのクロック信号（ＣＬＫ＋、ＣＬＫ−）は差動信号と表現される。

差動伝送方式で信号の転送を行えば、伝送線路の輻射ノイズの影響を最小限にすることができ、シングルエンド信号よりも高速でデータ転送ができるので、生成する信号の高時間分解能を実現できる。

信号生成装置１０は、クロック信号（ＣＬＫ＋、ＣＬＫ−）からクロック信号ＣＬＫを生成する信号生成部（クロック信号生成部）１１を備えている。入力部１４は、クロック信号（ＣＬ）に基づいて、データ信号（ＤＡＴＡ）を入力する。入力部１４の例として、シフトレジスタ（ＳＲ）１４が、データ信号（ＤＡＴＡ）はＤ０からＤ１５の１６ビットの情報で構成されている。

第１タイミング生成部１２Ａは、データ信号に含まれる第１情報（Ｄ１５からＤ８の８ビットデータ）に基づいて、クロック信号（ＣＬＫ）の立上りエッジまたは立下りエッジの一方を選択する。そして、第１情報に基づいてクロック信号（ＣＬＫ）の選択したエッジでカウントを行って第１信号（１５Ａ）を生成する。第２タイミング生成部１２Ｂも、同様に、データ信号に含まれる第２情報（Ｄ０からＤ７の８ビットデータ）に基づいて、クロック信号（ＣＬＫ）の立上りエッジまたは立下りエッジの一方を選択する。そして、第２情報に基づいてクロック信号（ＣＬＫ）の選択したエッジのカウントを行なって第２信号（１５Ｂ）を生成する。論理回路１３は、第１信号と第２信号とに基づいて、パルス信号（ＥＮ）を生成する。第１タイミング生成部１２Ａ、第２タイミング生成部１２Ｂは、クロック信号（ＣＬＫ）が入力される前の、タイミングＴｓまでに情報を入力する。予め定められた数のパルスが転送された後クロック信号（ＣＬＫ）は停止する。この転送シーケンスが周期的に行われる。

図２は信号生成装置１０の信号のタイミングチャートである。第１タイミング生成部１２Ａ及び第２タイミング生成部１２Ｂがカウントした結果出力する信号の波形を示す。第１タイミング生成部１２Ａは、クロック信号（ＣＬＫ）の立上りエッジを選択し、第１信号をタイミングＴ１で、ロウレベルからハイレベルへ切替える。第２タイミング生成部１２Ｂは、クロック信号（ＣＬＫ）の立下りエッジを選択し、第２信号をタイミングＴ２で、ロウレベルからハイレベルへ切替える。論理回路１３は、両方の信号の論理積（ＡＮＤ処理）を行い、信号ＥＮにパルスＰを出力する。

機器２０は、制御回路２１と送信制御回路２２を備えている。制御回路２１は、例えば１６ビットの情報を保持するレジスタ２１ａを備えている。制御回路２１はレジスタ２１ａに保持されている情報を送信回路２２へ送信する。送信回路２２は、信号生成装置１０へデータやクロック信号（ＣＬＫ＋、ＣＬＫ−）、クロック信号（ＣＬ）等を転送する。

以上のように、信号ＥＮの有効と定めるタイミング（図２のＴ１、Ｔ２）を、クロック信号（ＣＬＫ）の立上りエッジまたは立下りエッジを選択的に使用することで、クロック信号（ＣＬＫ）の一方のエッジを固定して使用する場合より、信号ＥＮの有効（ハイレベル）期間の分解能を２倍にすることができる。

（第２の実施形態）
図３は、図１に示した機器１０の回路をより具体的に示した図である。機器１０は、記録素子１１０を複数配列した記録素子列１０９を駆動する駆動回路１０８と、記録素子１１０を駆動する期間を決めるイネーブル信号（ＨＥ）を生成する信号生成回路１０７と、データを入力するシフトレジスタ（ＳＲ）１０６で構成されている。ＤＡＴＡはＣＬ信号と同期してシフトレジスタ１０６に取り込まれ、ＬＴ信号の立上りのタイミングで信号生成回路１０７および駆動回路１０８が入力する。このＣＬ信号の周波数の値は、クロック信号（ＣＬＫ＋、ＣＬＫ−）の周波数の値と等しいか低くすることができる。

図４は信号生成回路１０７のブロック図である。信号生成回路１０７は、図４に示すシングルパルス（矩形状のパルス）のイネーブル信号を生成する。

信号生成回路１０７は、両エッジカウンタ２０５Ａ、２０５Ｂ、ＬＶＤＳレシーバ２０６、論理回路２０７、ゲート回路２０４で構成されている。両エッジカウンタ（タイミング生成部）２０５Ａはタイミングデータ２０１を入力し、両エッジカウンタ（タイミング生成部）２０５Ｂはタイミングデータ２０２を入力する。

図５は信号生成回路１０７の入出力信号および回路内部の信号のタイミングチャートである。タイミングデータ２０１はＰＴ１Ｄ０〜ＰＴ１Ｄ８の９ビットのデータであり、ＨＥ信号の立ち上りタイミングを定める。タイミングデータ２０２はＰＴ０Ｄ０〜ＰＴ０Ｄ８の９ビットのデータであり、ＨＥ信号の立ち下がりタイミングを定める。このタイミングの設定により、ＨＥ信号を有効にする期間（記録素子を駆動できる期間）３０７を定めることができる。例えば、ＰＴ１の値は「２」と設定すると、図５に示すようにＣＬの２番目の立上りエッジでＨＥ信号が立ち上がる。同様にＰＴ０の値を設定すれば、設定値に応じたタイミングでＨＥ信号が立ち下がる。なお、ＰＴ１の値とＰＴ０の値を等しく設定することで記録素子の駆動を禁止することでも可能である。

シフトレジスタ１０６から送られるタイミングデータ２０１は、ＬＴ信号の立上りのタイミングにて両エッジカウンタ２０５Ａにセットされる。同様に、タイミングデータ２０２は、ＬＴ信号の立上りのタイミングにて両エッジカウンタ２０５Ｂにセットされる。両エッジカウンタ２０５Ａ、２０５Ｂは、ＣＬＫ３０１の両エッジに同期し、それぞれタイミングデータ２０１、２０２の設定値に基づいてカウント（ダウンカウント）をスタートさせる。カウントを終了すると、キャリー信号３０２、３０３をそれぞれ出力し、動作を停止する。

論理回路２０７はキャリー信号３０２、３０３を入力し、ＰＴ信号を出力する。論理回路２０７の動作は真理値表２０３に示す論理に従ってＰＴ信号を出力する。ゲート回路２０４はＰＴ信号を入力し、ＬＴ信号とＡＮＤ処理を行い、ＨＥ信号として出力する。このＨＥ信号に基づいて記録素子が駆動することで、記録ヘッドからインクが吐出される。

図６は、両エッジカウンタ（タイミング生成部）２０５の説明図である。両エッジカウンタ２０５は９ビットのダウンカウント回路（非同期式のカウンタ）４０５、ＣＬＫ反転回路４０３、ＣＬＫ停止回路４０２を備えている。両エッジカウンタ２０５は、ＣＬＫ３０１とＬＴとタイミングデータ２０１あるいはタイミングデータ２０２を入力する。タイミングデータ２０１（２０２）は、図５では、ＰＴｘＤ０〜ＰＴｘＤ８に対応する。ＣＬＫ反転回路４０３は、ＰＴｘＤ０〜ＰＴｘＤ８のうち、ＬＳＢであるＰＴｘＤ０（所定ビット）を入力すれる。ＣＬＫ反転回路４０３は、ＬＳＢが偶数であればＣＬＫ信号を出力し、ＬＳＢが奇数であればＣＬＫ信号を反転して出力する。つまり、ＰＴｘＤ０〜ＰＴｘＤ８の値が、偶数であればＣＬＫ信号を、奇数であればＣＬＫ信号の反転信号を出力する。

カウンタ４０５は、このＣＬＫ反転回路４０３の出力を入力する。カウンタ４０５は、立上りエッジをカウントする９ビットの非同期ダウンカウンタである。この組み合わせにより、片エッジカウンタ４０５を両エッジカウンタと同等に使うことが可能となる。カウンタ４０５は、ＰＴｘＤ１〜ＰＴｘＤ８を入力する。ダウンカウンタ４０５は８つのＤフリップフロップ４０７と１つのＤフリップフロップ４０８を備えている。Ｄフリップフロップ４０７はＬＴ信号の立上りのタイミングでＰＴｘＤ１〜ＰＴｘＤ８をそれぞれセットする。９ビット目（出力側）のＤフリップフロップ４０８は、ＬＴ信号１０３の立上りのタイミングで値がリセットされる。カウンタ４０５はＣＬＫ反転回路４０３の出力ＣＬＫの立上りエッジに同期して、設定値からダウンカウントする。そして、カウンタが値‘０００Ｈ’（‘０００００００００Ｂ’）から‘１ＦＦＨ’（１１１１１１１１１Ｂ）に戻るときのＤフリップフロップ４０８の出力をキャリー信号４０６として出力する。この信号は図３の論理回路２０７が入力する。カウンタ４０５の出力は、ＣＬＫ停止回路４０２が入力し、カウンタの動作を停止する。

この両エッジカウンタ２０５は、生成するＨＥ信号の時間分解能に対し半分の速度で駆動される。これは、予めカウントする値により、一方のエッジのタイミングを選択して、選択したエッジ（一方のエッジ）でカウントする。従って、両エッジカウンタと比較して、実際のカウンタの駆動周波数は半分となる。従って、両エッジカウンタ２０５の消費電力は半分、駆動限界周波数は２倍となる。非同期カウンタはビット数が増えても動作限界周波数は落ちないため、高速で大きな数値をカウントするのに向いている。また、回路構成も同じビット数の同期カウンタと比較し非常に単純なため、チップサイズのシュリンクも実現できる。

（第３の実施形態）
第２の実施形態の信号生成回路１０７は、シングルパルス（矩形状のパルス）のイネーブル信号を生成したが、第３の実施形態では、複数パルスの信号を生成する回路構成について、図７に示す信号生成回路６０２について説明する。図７の信号生成回路６０２と第１の実施形態の信号生成回路１０７と相違点について説明を行い、同様の内容は説明を省く。信号生成回路６０２は４つの両エッジカウンタ２０５Ａ〜２０５Ｄを備えており、論理回路６０１が４つの信号の論理演算を行う点が、第１の実施形態の信号生成回路１０７と異なる。

両エッジカウンタ２０５Ａ〜２０５Ｄはそれぞれ、実施形態１の両エッジカウンタ２０５Ａ、２０５Ｂと同様に動作する。両エッジカウンタ２０５Ａはキャリー信号７０１を出力する。以下同様に、両エッジカウンタ２０５Ｂはキャリー信号７０２を出力し、両エッジカウンタ２０５Ｃはキャリー信号７０３を出力し，両エッジカウンタ２０５Ｄはキャリー信号７０４を出力する。論理回路６０１は、キャリー信号７０１〜７０４を入力し、真理値表６０３に基づいて信号ＰＴを出力する。

図８は、図７で説明した信号生成回路６０２の信号のタイミングチャートである。信号ＰＴの出力により、信号ＨＥのプレパルス７０７とメインパルス７０８が生成される。

（機器の説明）
図９は、上述した機器１０の一例としてラインヘッド（記録ヘッド）Ｈを説明する図である。複数の記録素子基板１０１が配置される。１０２はヘッド基板を示し、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）やＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ）やセラミックの配線体等の電気配線構造をもつ配線基板である。記録素子基板１０１はヘッド基板１０２にワイヤボンディング等により電気的に接続される。例えば、図３に示す回路は、記録素子基板１０１に配置されている。接続電極１０４は、図３に示すＤＡＴＡ信号、ＬＴ信号、ＣＬ信号などを入力する端子を含む。機器２０は、記録媒体を搬送する搬送手段を備えている。機器２０は、記録媒体を搬送手段へ給送する給送手段や、記録済みの記録媒体を排出する排出手段等を備えている記録装置である。

（その他の実施形態）
以上、パルス信号を生成する信号生成回路について説明したが、駆動素子は、記録素子に限定するものではなく、表示装置に用いられる発光素子や読取装置に適用されるラインセンサ、ＤＣモータやステッピングモータ等でも構わない。従って、第２の実施形態で説明した駆動回路は、発光素子を駆動する回路、ラインセンサを駆動する回路、モータを駆動する回路である。

また、上述した実施形態において、図６に示す、カウンタ４０５は、立上りエッジであるが、立下りエッジをカウントする形態であっても構わない。また、シフトレジスタに入力するデータのビット数も、上述した実施形態で説明した値に限定するものではない。

Claims

駆動素子の駆動を制御するパルス信号を生成する信号生成装置であって、
差動伝送方式の第１クロック信号を入力し、前記第１クロック信号から第２クロック信号を生成するクロック信号生成部と、
データ信号を入力する入力部と、
前記データ信号に含まれる第１情報に基づいて前記第２クロック信号の立上りエッジまたは立下りエッジを選択し、前記第１情報に基づいて前記第２クロック信号の選択したエッジのカウントを行なって第１信号を生成する第１タイミング生成部と、
前記データ信号に含まれる第２情報に基づいて前記第２クロック信号の立上りエッジまたは立下りエッジを選択し、前記第２情報に基づいて前記第２クロック信号の選択したエッジのカウントを行なって第２信号を生成する第２タイミング生成部と、
前記第１信号と前記第２信号とに基づいて、前記パルス信号を生成する論理回路とを備えることを特徴とする信号生成装置。
前記入力部は、第３クロック信号に基づいて、前記データ信号を入力するシフトレジスタであることを特徴とする請求項１に記載の信号生成装置。
前記第１タイミング生成部は前記第１情報の所定ビットの値に基づいて前記第２クロック信号の波形を反転させる回路を備え、前記第２タイミング生成部は前記第２情報の所定ビットの値に基づいて前記第２クロック信号の波形を反転させる回路を備えることを特徴とする請求項１または請求項２に記載の信号生成装置。
前記第１タイミング生成部及び前記第２タイミング生成部は、非同期のカウント回路を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の信号生成装置。
請求項１乃至請求項４のいずれか１項に記載の信号生成装置と、
前記駆動素子を駆動する駆動回路とを備えることを特徴とする機器。