JPS6364689A - ランダムアクセスメモリ装置 - Google Patents
ランダムアクセスメモリ装置Info
- Publication number
- JPS6364689A JPS6364689A JP61208744A JP20874486A JPS6364689A JP S6364689 A JPS6364689 A JP S6364689A JP 61208744 A JP61208744 A JP 61208744A JP 20874486 A JP20874486 A JP 20874486A JP S6364689 A JPS6364689 A JP S6364689A
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- JP
- Japan
- Prior art keywords
- address
- bit
- memory cells
- ram
- memory
- Prior art date
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- Pending
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- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
Landscapes
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎亙且1
本発明はランダムアクセスメモリ装置に関し、特にワー
クステーションに内蔵されるビデオ用ランダムアクセス
メモリ装置(V−RAM)に関するものである。
クステーションに内蔵されるビデオ用ランダムアクセス
メモリ装置(V−RAM)に関するものである。
従来技術
一般にRAMおいては、1つのアドレスに対してはこの
アドレス値に1対1に対応するmビットのデータがアク
セスされる様になっている。この様なRAMを用いて、
任意ビットからのアクセスが可能なワークステーション
の画憬用メモリを実現するには次の2つの方式がある。
アドレス値に1対1に対応するmビットのデータがアク
セスされる様になっている。この様なRAMを用いて、
任意ビットからのアクセスが可能なワークステーション
の画憬用メモリを実現するには次の2つの方式がある。
1つは、mを2以上のRAMで構成し、バレルシフタ等
を使用した複数回のアクセスによる方式であり、他の1
つは、mを1としたRAMで構成し、読出し用データ線
の各ビット毎にRAMを割当てる方式である。前者の方
式ではアクセス回数が多くなって時間がかかるという欠
点があり、後者の方式ではRAMの数が多くなるという
欠点がある。
を使用した複数回のアクセスによる方式であり、他の1
つは、mを1としたRAMで構成し、読出し用データ線
の各ビット毎にRAMを割当てる方式である。前者の方
式ではアクセス回数が多くなって時間がかかるという欠
点があり、後者の方式ではRAMの数が多くなるという
欠点がある。
l」Jとl灼
本発明はこの様な従来のものの欠点を排除すべくなされ
たものであり、その目的とするところは、任意ビットか
らのアクセスが短時間にかつ少ないハードウェア市で可
能なV−RAM用に適したランダムアクセスメモリ装置
を提供することにある。
たものであり、その目的とするところは、任意ビットか
らのアクセスが短時間にかつ少ないハードウェア市で可
能なV−RAM用に適したランダムアクセスメモリ装置
を提供することにある。
発明の構成
本発明によるランダムアクセスメモリ装置は、複数のビ
ットからなるメモリ読出し用データ線の各ビットに夫々
対応して設けられた複数のメモリはルと、上位装置から
の共通アドレスを制御信号に応じてそのままのアドレス
値若しくはインクリメントしたアドレス値として前記メ
モリセルの各々へ供給するアドレスインクリメント部と
を有し、前記制御信号を前記共通アドレスと共に前記上
位装置より供給して前記データ線の各ビットに前記メモ
リセルの対応読出しビット情報を導出する様にしたこと
を特徴としている。
ットからなるメモリ読出し用データ線の各ビットに夫々
対応して設けられた複数のメモリはルと、上位装置から
の共通アドレスを制御信号に応じてそのままのアドレス
値若しくはインクリメントしたアドレス値として前記メ
モリセルの各々へ供給するアドレスインクリメント部と
を有し、前記制御信号を前記共通アドレスと共に前記上
位装置より供給して前記データ線の各ビットに前記メモ
リセルの対応読出しビット情報を導出する様にしたこと
を特徴としている。
実施例
以下、図面を用いて本発明の詳細な説明する。
第1図は本発明の実施例のブロック図であり、V R
AM1は4個のメモリセル1a〜1dを有しており、各
メモリセル1a〜1dは夫々64に×1ビットの容量を
有するものとする。各メモリセル1a〜1dの読出しビ
ット(1ビツトである)は、各メモリセルに夫々対応し
て設けられた4ビツト端子D4〜D1からなる読出し用
データ線へ導出される。
AM1は4個のメモリセル1a〜1dを有しており、各
メモリセル1a〜1dは夫々64に×1ビットの容量を
有するものとする。各メモリセル1a〜1dの読出しビ
ット(1ビツトである)は、各メモリセルに夫々対応し
て設けられた4ビツト端子D4〜D1からなる読出し用
データ線へ導出される。
各メモリセル1a〜1dに共通のアドレスが図示せぬC
PLI等の上位装置からアドレス端子AO〜へ7へ供給
される。各メモリセル1a〜1dは上述した如<64K
X1ビツトのメモリであるから、アドレスは16ビツト
必要であるが、端子数の制限により8個のアドレス端子
AO〜A7を設けておき、8ビツトずつのアドレスが2
回に分けて入力される様になっているものとする。
PLI等の上位装置からアドレス端子AO〜へ7へ供給
される。各メモリセル1a〜1dは上述した如<64K
X1ビツトのメモリであるから、アドレスは16ビツト
必要であるが、端子数の制限により8個のアドレス端子
AO〜A7を設けておき、8ビツトずつのアドレスが2
回に分けて入力される様になっているものとする。
この共通アドレスは、メモリセル1a〜1dに夫々対応
して設けられたアドレスインクリメント部2a〜2dへ
夫々供給されている。このアドレスインクリメント部2
8〜2dはアドレス制御部3からの制御信号により、入
力されたアドレスをそのまま導出するか「+1」増加せ
しめて導出するかの制御をなす機能を有する。アドレス
インクリメント部28〜2dによるアドレス値は対応す
るメモリセル1a〜1dの各アドレス情報となる。
して設けられたアドレスインクリメント部2a〜2dへ
夫々供給されている。このアドレスインクリメント部2
8〜2dはアドレス制御部3からの制御信号により、入
力されたアドレスをそのまま導出するか「+1」増加せ
しめて導出するかの制御をなす機能を有する。アドレス
インクリメント部28〜2dによるアドレス値は対応す
るメモリセル1a〜1dの各アドレス情報となる。
この制御部3へは、2ビツトのブロックセレクト端子B
SO、BSlに上位装置から供給されるブロックセレク
ト情報が印加される。このブロックセレクト情報は4ビ
ツトの値が2回に分けて入力されるものであり、アドレ
スと同様に端子数の制限に起因している。
SO、BSlに上位装置から供給されるブロックセレク
ト情報が印加される。このブロックセレクト情報は4ビ
ツトの値が2回に分けて入力されるものであり、アドレ
スと同様に端子数の制限に起因している。
このV−RAM1は上記の他に更にRAS端子。
CAS端子及びOE、WE端子等を有しており、これ等
各端子へ供給されるタイミング信号に応じて、タイミン
グ制御部4がV−RAMl内の各種動作タイミングを制
m+する様になっている。RAS端子はローアドレスス
トローブ信号が印加されるものであり、このローアドレ
スストローブ信号のタイミングにより、最初の8ビット
アドレス信号と2ビツトブロツクセレクト(B S )
信号とがアクティブとなる。CASi子はカラムアド
レスストローブ信号が印加されるものであり、このカラ
ムアドレスストローブ信号のタイミングにより、2回目
の8ビットアドレス信号と2ピットブロックセレクト信
号とがアクティブとなる。尚、他のOE、WE端子につ
いては特に本発明とは関係ないのでその説明は省略する
。
各端子へ供給されるタイミング信号に応じて、タイミン
グ制御部4がV−RAMl内の各種動作タイミングを制
m+する様になっている。RAS端子はローアドレスス
トローブ信号が印加されるものであり、このローアドレ
スストローブ信号のタイミングにより、最初の8ビット
アドレス信号と2ビツトブロツクセレクト(B S )
信号とがアクティブとなる。CASi子はカラムアド
レスストローブ信号が印加されるものであり、このカラ
ムアドレスストローブ信号のタイミングにより、2回目
の8ビットアドレス信号と2ピットブロックセレクト信
号とがアクティブとなる。尚、他のOE、WE端子につ
いては特に本発明とは関係ないのでその説明は省略する
。
16ビツトのアドレスが入力されると同時に2ビツトの
BS端子に供給される値も夫々変化する。
BS端子に供給される値も夫々変化する。
このときのB S Oa子のブロックセレクト(BS)
値とデータ01〜D4との関係を第4図に示す。
値とデータ01〜D4との関係を第4図に示す。
図において、OAはアドレス端子へ〇−A7に入力され
たアドレス値Aに対応して読出されるデータであり、O
A+1はこのアドレス植入に「+1コしたアドレス値<
A+1)に対応して読出されるデータを示している。
たアドレス値Aに対応して読出されるデータであり、O
A+1はこのアドレス植入に「+1コしたアドレス値<
A+1)に対応して読出されるデータを示している。
例えば、RAS信号のタイミングにて(BSl。
BSQ )が(0,O)でかつ次のCAS信号のタイミ
ングにて(BSl 、BSO)が(−、O)であれば、
アドレスインクリメント部28〜2dはすべて入力され
たアドレス植入をそのまま対応するメモリセル1a〜1
dへ夫々供給する。よって、このとぎ各メモリセル1a
〜1dはアドレス値Aに対応した1ごットデータDAを
夫々データ1iID1〜D4へ出力することになる。
ングにて(BSl 、BSO)が(−、O)であれば、
アドレスインクリメント部28〜2dはすべて入力され
たアドレス植入をそのまま対応するメモリセル1a〜1
dへ夫々供給する。よって、このとぎ各メモリセル1a
〜1dはアドレス値Aに対応した1ごットデータDAを
夫々データ1iID1〜D4へ出力することになる。
RAS信号のタイミングにて(BSI 、BSO)が(
0,1)でかつ次のCAS信号のタイミングにて(BS
I 、BSO)が(−、O)であれば、アドレスインク
リメント部2b〜2dは入力アドレス(iEIAをその
まま対応するメモリセル1b〜1dへ夫々供給し、各メ
モリセル1b〜1dはアドレス値Aに対応した1ピツト
データDAを夫々データ線D2〜D4へ出力する。しか
し、アドレスインクリメント部2aのみは入力アドレス
値Aをr+1JL、て(△+1)としてこれを対応する
メモリセル1aへ供給する。よって、メモリセル1aは
このアドレス(△+1)に対応した1ビツトデータD△
+1をデータ線D1へ出力する。
0,1)でかつ次のCAS信号のタイミングにて(BS
I 、BSO)が(−、O)であれば、アドレスインク
リメント部2b〜2dは入力アドレス(iEIAをその
まま対応するメモリセル1b〜1dへ夫々供給し、各メ
モリセル1b〜1dはアドレス値Aに対応した1ピツト
データDAを夫々データ線D2〜D4へ出力する。しか
し、アドレスインクリメント部2aのみは入力アドレス
値Aをr+1JL、て(△+1)としてこれを対応する
メモリセル1aへ供給する。よって、メモリセル1aは
このアドレス(△+1)に対応した1ビツトデータD△
+1をデータ線D1へ出力する。
以下、(881、BSO’)の8値に対応してアドレス
インクリメント部2a〜2dが入力アドレス植入をその
まま導出するか「+1」して(A+1)として導出する
か制御されるのである。よって、4ビツトD1〜D4の
出力データは第4図の如くなる。
インクリメント部2a〜2dが入力アドレス植入をその
まま導出するか「+1」して(A+1)として導出する
か制御されるのである。よって、4ビツトD1〜D4の
出力データは第4図の如くなる。
かかる第1図に示したV −RA M 1を例えば4個
用いて第2図の様にメモリを構成した場合を考える。こ
の場合、出力データ線は4X4=16ビツトとなり、D
BO〜1)1315の16ビツト1ワードのワードアク
セスが可能となる。
用いて第2図の様にメモリを構成した場合を考える。こ
の場合、出力データ線は4X4=16ビツトとなり、D
BO〜1)1315の16ビツト1ワードのワードアク
セスが可能となる。
ここで、DB7から水平に16ビツトをアクセスする場
合、#1〜#4の各V−RAMのBS端子に第5図に示
す如き値を入力すれば、DBO〜[) 315に読出さ
れるデータ値は第3図に示す様になる。すなわち、1回
のアクセスにより16ビツトのうちの任意のビットから
水平に16ビツトのアクセスが可能となるのである。
合、#1〜#4の各V−RAMのBS端子に第5図に示
す如き値を入力すれば、DBO〜[) 315に読出さ
れるデータ値は第3図に示す様になる。すなわち、1回
のアクセスにより16ビツトのうちの任意のビットから
水平に16ビツトのアクセスが可能となるのである。
発明の効果
叙上の如く、本発明によれば、任意のビットからの水平
アクセスが1回のアクセスで可能であり、高速性を有す
るV−RAMが得られるという効果がある。また、第2
図の例で考えれば、16ビツトの出力データを得るのに
本発明では4個のV−RAMを用いれば足りるのに、従
来例では16個のV −RA Mが必要となり、1/4
のV−RAMで良くハードウェア的にも大幅な小型化が
可能となるものである。
アクセスが1回のアクセスで可能であり、高速性を有す
るV−RAMが得られるという効果がある。また、第2
図の例で考えれば、16ビツトの出力データを得るのに
本発明では4個のV−RAMを用いれば足りるのに、従
来例では16個のV −RA Mが必要となり、1/4
のV−RAMで良くハードウェア的にも大幅な小型化が
可能となるものである。
第1図は本発明の実施例を示すブロック図、第2図は第
1図の実施例を用いたV−RAMシステムのブロック図
、第3図は第2図のブロックの読出しデータの1例を示
す図、第4図は第1図のブロックにおけるBS値と読出
しデータとの関係を示す図、第5図は第2図のブロック
において第3図の読出しデータを得る際のBS値の1例
を示す図である。 主要部分の符号の説明 1・・・・・・V−RAM 1a〜1d・・・・・・メモリセル 2a〜2d・・・・・・アドレスインクリメント部3・
・・・・・アドレス制御部
1図の実施例を用いたV−RAMシステムのブロック図
、第3図は第2図のブロックの読出しデータの1例を示
す図、第4図は第1図のブロックにおけるBS値と読出
しデータとの関係を示す図、第5図は第2図のブロック
において第3図の読出しデータを得る際のBS値の1例
を示す図である。 主要部分の符号の説明 1・・・・・・V−RAM 1a〜1d・・・・・・メモリセル 2a〜2d・・・・・・アドレスインクリメント部3・
・・・・・アドレス制御部
Claims (1)
- 複数のビットからなるメモリ読出し用データ線の各ビッ
トに夫々対応して設けられた複数のメモリセルと、上位
装置からの共通アドレスを制御信号に応じてそのままの
アドレス値若しくはインクリメントしたアドレス値とし
て前記メモリセルの各々へ供給するアドレスインクリメ
ント部とを有し、前記制御信号を前記共通アドレスと共
に前記上位装置より供給して前記データ線の各ビットに
前記メモリセルの対応読出しビット情報を導出する様に
したことを特徴とするランダムアクセスメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61208744A JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61208744A JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6364689A true JPS6364689A (ja) | 1988-03-23 |
Family
ID=16561361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61208744A Pending JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6364689A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH046309A (ja) * | 1990-04-23 | 1992-01-10 | Jgc Corp | 焼却溶融処理装置 |
-
1986
- 1986-09-04 JP JP61208744A patent/JPS6364689A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH046309A (ja) * | 1990-04-23 | 1992-01-10 | Jgc Corp | 焼却溶融処理装置 |
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