JPS6364689A - ランダムアクセスメモリ装置 - Google Patents
ランダムアクセスメモリ装置Info
- Publication number
- JPS6364689A JPS6364689A JP61208744A JP20874486A JPS6364689A JP S6364689 A JPS6364689 A JP S6364689A JP 61208744 A JP61208744 A JP 61208744A JP 20874486 A JP20874486 A JP 20874486A JP S6364689 A JPS6364689 A JP S6364689A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bit
- memory cells
- ram
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
Landscapes
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎亙且１
本発明はランダムアクセスメモリ装置に関し、特にワー
クステーションに内蔵されるビデオ用ランダムアクセス
メモリ装置（Ｖ−ＲＡＭ）に関するものである。
クステーションに内蔵されるビデオ用ランダムアクセス
メモリ装置（Ｖ−ＲＡＭ）に関するものである。
従来技術
一般にＲＡＭおいては、１つのアドレスに対してはこの
アドレス値に１対１に対応するｍビットのデータがアク
セスされる様になっている。この様なＲＡＭを用いて、
任意ビットからのアクセスが可能なワークステーション
の画憬用メモリを実現するには次の２つの方式がある。
アドレス値に１対１に対応するｍビットのデータがアク
セスされる様になっている。この様なＲＡＭを用いて、
任意ビットからのアクセスが可能なワークステーション
の画憬用メモリを実現するには次の２つの方式がある。
１つは、ｍを２以上のＲＡＭで構成し、バレルシフタ等
を使用した複数回のアクセスによる方式であり、他の１
つは、ｍを１としたＲＡＭで構成し、読出し用データ線
の各ビット毎にＲＡＭを割当てる方式である。前者の方
式ではアクセス回数が多くなって時間がかかるという欠
点があり、後者の方式ではＲＡＭの数が多くなるという
欠点がある。
を使用した複数回のアクセスによる方式であり、他の１
つは、ｍを１としたＲＡＭで構成し、読出し用データ線
の各ビット毎にＲＡＭを割当てる方式である。前者の方
式ではアクセス回数が多くなって時間がかかるという欠
点があり、後者の方式ではＲＡＭの数が多くなるという
欠点がある。
ｌ」Ｊとｌ灼
本発明はこの様な従来のものの欠点を排除すべくなされ
たものであり、その目的とするところは、任意ビットか
らのアクセスが短時間にかつ少ないハードウェア市で可
能なＶ−ＲＡＭ用に適したランダムアクセスメモリ装置
を提供することにある。
たものであり、その目的とするところは、任意ビットか
らのアクセスが短時間にかつ少ないハードウェア市で可
能なＶ−ＲＡＭ用に適したランダムアクセスメモリ装置
を提供することにある。
発明の構成
本発明によるランダムアクセスメモリ装置は、複数のビ
ットからなるメモリ読出し用データ線の各ビットに夫々
対応して設けられた複数のメモリはルと、上位装置から
の共通アドレスを制御信号に応じてそのままのアドレス
値若しくはインクリメントしたアドレス値として前記メ
モリセルの各々へ供給するアドレスインクリメント部と
を有し、前記制御信号を前記共通アドレスと共に前記上
位装置より供給して前記データ線の各ビットに前記メモ
リセルの対応読出しビット情報を導出する様にしたこと
を特徴としている。
ットからなるメモリ読出し用データ線の各ビットに夫々
対応して設けられた複数のメモリはルと、上位装置から
の共通アドレスを制御信号に応じてそのままのアドレス
値若しくはインクリメントしたアドレス値として前記メ
モリセルの各々へ供給するアドレスインクリメント部と
を有し、前記制御信号を前記共通アドレスと共に前記上
位装置より供給して前記データ線の各ビットに前記メモ
リセルの対応読出しビット情報を導出する様にしたこと
を特徴としている。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、Ｖ Ｒ
ＡＭ１は４個のメモリセル１ａ〜１ｄを有しており、各
メモリセル１ａ〜１ｄは夫々６４に×１ビットの容量を
有するものとする。各メモリセル１ａ〜１ｄの読出しビ
ット（１ビツトである）は、各メモリセルに夫々対応し
て設けられた４ビツト端子Ｄ４〜Ｄ１からなる読出し用
データ線へ導出される。
ＡＭ１は４個のメモリセル１ａ〜１ｄを有しており、各
メモリセル１ａ〜１ｄは夫々６４に×１ビットの容量を
有するものとする。各メモリセル１ａ〜１ｄの読出しビ
ット（１ビツトである）は、各メモリセルに夫々対応し
て設けられた４ビツト端子Ｄ４〜Ｄ１からなる読出し用
データ線へ導出される。
各メモリセル１ａ〜１ｄに共通のアドレスが図示せぬＣ
ＰＬＩ等の上位装置からアドレス端子ＡＯ〜へ７へ供給
される。各メモリセル１ａ〜１ｄは上述した如＜６４Ｋ
Ｘ１ビツトのメモリであるから、アドレスは１６ビツト
必要であるが、端子数の制限により８個のアドレス端子
ＡＯ〜Ａ７を設けておき、８ビツトずつのアドレスが２
回に分けて入力される様になっているものとする。
ＰＬＩ等の上位装置からアドレス端子ＡＯ〜へ７へ供給
される。各メモリセル１ａ〜１ｄは上述した如＜６４Ｋ
Ｘ１ビツトのメモリであるから、アドレスは１６ビツト
必要であるが、端子数の制限により８個のアドレス端子
ＡＯ〜Ａ７を設けておき、８ビツトずつのアドレスが２
回に分けて入力される様になっているものとする。
この共通アドレスは、メモリセル１ａ〜１ｄに夫々対応
して設けられたアドレスインクリメント部２ａ〜２ｄへ
夫々供給されている。このアドレスインクリメント部２
８〜２ｄはアドレス制御部３からの制御信号により、入
力されたアドレスをそのまま導出するか「＋１」増加せ
しめて導出するかの制御をなす機能を有する。アドレス
インクリメント部２８〜２ｄによるアドレス値は対応す
るメモリセル１ａ〜１ｄの各アドレス情報となる。
して設けられたアドレスインクリメント部２ａ〜２ｄへ
夫々供給されている。このアドレスインクリメント部２
８〜２ｄはアドレス制御部３からの制御信号により、入
力されたアドレスをそのまま導出するか「＋１」増加せ
しめて導出するかの制御をなす機能を有する。アドレス
インクリメント部２８〜２ｄによるアドレス値は対応す
るメモリセル１ａ〜１ｄの各アドレス情報となる。
この制御部３へは、２ビツトのブロックセレクト端子Ｂ
ＳＯ、ＢＳｌに上位装置から供給されるブロックセレク
ト情報が印加される。このブロックセレクト情報は４ビ
ツトの値が２回に分けて入力されるものであり、アドレ
スと同様に端子数の制限に起因している。
ＳＯ、ＢＳｌに上位装置から供給されるブロックセレク
ト情報が印加される。このブロックセレクト情報は４ビ
ツトの値が２回に分けて入力されるものであり、アドレ
スと同様に端子数の制限に起因している。
このＶ−ＲＡＭ１は上記の他に更にＲＡＳ端子。
ＣＡＳ端子及びＯＥ、ＷＥ端子等を有しており、これ等
各端子へ供給されるタイミング信号に応じて、タイミン
グ制御部４がＶ−ＲＡＭｌ内の各種動作タイミングを制
ｍ＋する様になっている。ＲＡＳ端子はローアドレスス
トローブ信号が印加されるものであり、このローアドレ
スストローブ信号のタイミングにより、最初の８ビット
アドレス信号と２ビツトブロツクセレクト（Ｂ Ｓ ）
信号とがアクティブとなる。ＣＡＳｉ子はカラムアド
レスストローブ信号が印加されるものであり、このカラ
ムアドレスストローブ信号のタイミングにより、２回目
の８ビットアドレス信号と２ピットブロックセレクト信
号とがアクティブとなる。尚、他のＯＥ、ＷＥ端子につ
いては特に本発明とは関係ないのでその説明は省略する
。
各端子へ供給されるタイミング信号に応じて、タイミン
グ制御部４がＶ−ＲＡＭｌ内の各種動作タイミングを制
ｍ＋する様になっている。ＲＡＳ端子はローアドレスス
トローブ信号が印加されるものであり、このローアドレ
スストローブ信号のタイミングにより、最初の８ビット
アドレス信号と２ビツトブロツクセレクト（Ｂ Ｓ ）
信号とがアクティブとなる。ＣＡＳｉ子はカラムアド
レスストローブ信号が印加されるものであり、このカラ
ムアドレスストローブ信号のタイミングにより、２回目
の８ビットアドレス信号と２ピットブロックセレクト信
号とがアクティブとなる。尚、他のＯＥ、ＷＥ端子につ
いては特に本発明とは関係ないのでその説明は省略する
。
１６ビツトのアドレスが入力されると同時に２ビツトの
ＢＳ端子に供給される値も夫々変化する。
ＢＳ端子に供給される値も夫々変化する。
このときのＢ Ｓ Ｏａ子のブロックセレクト（ＢＳ）
値とデータ０１〜Ｄ４との関係を第４図に示す。
値とデータ０１〜Ｄ４との関係を第４図に示す。
図において、ＯＡはアドレス端子へ〇−Ａ７に入力され
たアドレス値Ａに対応して読出されるデータであり、Ｏ
Ａ＋１はこのアドレス植入に「＋１コしたアドレス値＜
Ａ＋１）に対応して読出されるデータを示している。
たアドレス値Ａに対応して読出されるデータであり、Ｏ
Ａ＋１はこのアドレス植入に「＋１コしたアドレス値＜
Ａ＋１）に対応して読出されるデータを示している。
例えば、ＲＡＳ信号のタイミングにて（ＢＳｌ。
ＢＳＱ ）が（０，Ｏ）でかつ次のＣＡＳ信号のタイミ
ングにて（ＢＳｌ 、ＢＳＯ）が（−、Ｏ）であれば、
アドレスインクリメント部２８〜２ｄはすべて入力され
たアドレス植入をそのまま対応するメモリセル１ａ〜１
ｄへ夫々供給する。よって、このとぎ各メモリセル１ａ
〜１ｄはアドレス値Ａに対応した１ごットデータＤＡを
夫々データ１ｉＩＤ１〜Ｄ４へ出力することになる。
ングにて（ＢＳｌ 、ＢＳＯ）が（−、Ｏ）であれば、
アドレスインクリメント部２８〜２ｄはすべて入力され
たアドレス植入をそのまま対応するメモリセル１ａ〜１
ｄへ夫々供給する。よって、このとぎ各メモリセル１ａ
〜１ｄはアドレス値Ａに対応した１ごットデータＤＡを
夫々データ１ｉＩＤ１〜Ｄ４へ出力することになる。
ＲＡＳ信号のタイミングにて（ＢＳＩ 、ＢＳＯ）が（
０，１）でかつ次のＣＡＳ信号のタイミングにて（ＢＳ
Ｉ 、ＢＳＯ）が（−、Ｏ）であれば、アドレスインク
リメント部２ｂ〜２ｄは入力アドレス（ｉＥＩＡをその
まま対応するメモリセル１ｂ〜１ｄへ夫々供給し、各メ
モリセル１ｂ〜１ｄはアドレス値Ａに対応した１ピツト
データＤＡを夫々データ線Ｄ２〜Ｄ４へ出力する。しか
し、アドレスインクリメント部２ａのみは入力アドレス
値Ａをｒ＋１ＪＬ、て（△＋１）としてこれを対応する
メモリセル１ａへ供給する。よって、メモリセル１ａは
このアドレス（△＋１）に対応した１ビツトデータＤ△
＋１をデータ線Ｄ１へ出力する。
０，１）でかつ次のＣＡＳ信号のタイミングにて（ＢＳ
Ｉ 、ＢＳＯ）が（−、Ｏ）であれば、アドレスインク
リメント部２ｂ〜２ｄは入力アドレス（ｉＥＩＡをその
まま対応するメモリセル１ｂ〜１ｄへ夫々供給し、各メ
モリセル１ｂ〜１ｄはアドレス値Ａに対応した１ピツト
データＤＡを夫々データ線Ｄ２〜Ｄ４へ出力する。しか
し、アドレスインクリメント部２ａのみは入力アドレス
値Ａをｒ＋１ＪＬ、て（△＋１）としてこれを対応する
メモリセル１ａへ供給する。よって、メモリセル１ａは
このアドレス（△＋１）に対応した１ビツトデータＤ△
＋１をデータ線Ｄ１へ出力する。
以下、（８８１、ＢＳＯ’）の８値に対応してアドレス
インクリメント部２ａ〜２ｄが入力アドレス植入をその
まま導出するか「＋１」して（Ａ＋１）として導出する
か制御されるのである。よって、４ビツトＤ１〜Ｄ４の
出力データは第４図の如くなる。
インクリメント部２ａ〜２ｄが入力アドレス植入をその
まま導出するか「＋１」して（Ａ＋１）として導出する
か制御されるのである。よって、４ビツトＤ１〜Ｄ４の
出力データは第４図の如くなる。
かかる第１図に示したＶ −ＲＡ Ｍ １を例えば４個
用いて第２図の様にメモリを構成した場合を考える。こ
の場合、出力データ線は４Ｘ４＝１６ビツトとなり、Ｄ
ＢＯ〜１）１３１５の１６ビツト１ワードのワードアク
セスが可能となる。
用いて第２図の様にメモリを構成した場合を考える。こ
の場合、出力データ線は４Ｘ４＝１６ビツトとなり、Ｄ
ＢＯ〜１）１３１５の１６ビツト１ワードのワードアク
セスが可能となる。
ここで、ＤＢ７から水平に１６ビツトをアクセスする場
合、＃１〜＃４の各Ｖ−ＲＡＭのＢＳ端子に第５図に示
す如き値を入力すれば、ＤＢＯ〜［） ３１５に読出さ
れるデータ値は第３図に示す様になる。すなわち、１回
のアクセスにより１６ビツトのうちの任意のビットから
水平に１６ビツトのアクセスが可能となるのである。
合、＃１〜＃４の各Ｖ−ＲＡＭのＢＳ端子に第５図に示
す如き値を入力すれば、ＤＢＯ〜［） ３１５に読出さ
れるデータ値は第３図に示す様になる。すなわち、１回
のアクセスにより１６ビツトのうちの任意のビットから
水平に１６ビツトのアクセスが可能となるのである。
発明の効果
叙上の如く、本発明によれば、任意のビットからの水平
アクセスが１回のアクセスで可能であり、高速性を有す
るＶ−ＲＡＭが得られるという効果がある。また、第２
図の例で考えれば、１６ビツトの出力データを得るのに
本発明では４個のＶ−ＲＡＭを用いれば足りるのに、従
来例では１６個のＶ −ＲＡ Ｍが必要となり、１／４
のＶ−ＲＡＭで良くハードウェア的にも大幅な小型化が
可能となるものである。
アクセスが１回のアクセスで可能であり、高速性を有す
るＶ−ＲＡＭが得られるという効果がある。また、第２
図の例で考えれば、１６ビツトの出力データを得るのに
本発明では４個のＶ−ＲＡＭを用いれば足りるのに、従
来例では１６個のＶ −ＲＡ Ｍが必要となり、１／４
のＶ−ＲＡＭで良くハードウェア的にも大幅な小型化が
可能となるものである。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の実施例を用いたＶ−ＲＡＭシステムのブロック図
、第３図は第２図のブロックの読出しデータの１例を示
す図、第４図は第１図のブロックにおけるＢＳ値と読出
しデータとの関係を示す図、第５図は第２図のブロック
において第３図の読出しデータを得る際のＢＳ値の１例
を示す図である。 主要部分の符号の説明 １・・・・・・Ｖ−ＲＡＭ １ａ〜１ｄ・・・・・・メモリセル ２ａ〜２ｄ・・・・・・アドレスインクリメント部３・
・・・・・アドレス制御部
１図の実施例を用いたＶ−ＲＡＭシステムのブロック図
、第３図は第２図のブロックの読出しデータの１例を示
す図、第４図は第１図のブロックにおけるＢＳ値と読出
しデータとの関係を示す図、第５図は第２図のブロック
において第３図の読出しデータを得る際のＢＳ値の１例
を示す図である。 主要部分の符号の説明 １・・・・・・Ｖ−ＲＡＭ １ａ〜１ｄ・・・・・・メモリセル ２ａ〜２ｄ・・・・・・アドレスインクリメント部３・
・・・・・アドレス制御部
Claims (1)
- 複数のビットからなるメモリ読出し用データ線の各ビッ
トに夫々対応して設けられた複数のメモリセルと、上位
装置からの共通アドレスを制御信号に応じてそのままの
アドレス値若しくはインクリメントしたアドレス値とし
て前記メモリセルの各々へ供給するアドレスインクリメ
ント部とを有し、前記制御信号を前記共通アドレスと共
に前記上位装置より供給して前記データ線の各ビットに
前記メモリセルの対応読出しビット情報を導出する様に
したことを特徴とするランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208744A JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208744A JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364689A true JPS6364689A (ja) | 1988-03-23 |
Family
ID=16561361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208744A Pending JPS6364689A (ja) | 1986-09-04 | 1986-09-04 | ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046309A (ja) * | 1990-04-23 | 1992-01-10 | Jgc Corp | 焼却溶融処理装置 |
-
1986
- 1986-09-04 JP JP61208744A patent/JPS6364689A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046309A (ja) * | 1990-04-23 | 1992-01-10 | Jgc Corp | 焼却溶融処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4567579A (en) | Dynamic memory with high speed nibble mode | |
| US4685089A (en) | High speed, low-power nibble mode circuitry for dynamic memory | |
| US4839856A (en) | Memory access control circuit | |
| US4899310A (en) | Semiconductor memory device having a register | |
| US4639894A (en) | Data transferring method | |
| US4575826A (en) | Refresh generator system for a dynamic memory | |
| US4837746A (en) | Method and apparatus for resetting a video SRAM | |
| JPH0589663A (ja) | 半導体記憶装置およびその出力制御方法 | |
| US4040122A (en) | Method and apparatus for refreshing a dynamic memory by sequential transparent readings | |
| JPS593790A (ja) | ダイナミツクメモリ素子を用いた記憶装置 | |
| JPS6364689A (ja) | ランダムアクセスメモリ装置 | |
| JPH0390942A (ja) | 主記憶装置の制御方式 | |
| JPH03176887A (ja) | 半導体メモリ装置 | |
| JP3102754B2 (ja) | 情報利用回路 | |
| JPH04149892A (ja) | メモリ制御方法 | |
| JPS63163938A (ja) | ダイナミツクｒａｍコントロ−ラ | |
| KR0154717B1 (ko) | 상태 천이 머신을 가지는 시스템의 메모리 관리 구조 및 그 처리방법 | |
| JPH04298882A (ja) | デュアルポートメモリ | |
| JPH06215559A (ja) | ページメモリアクセス方式 | |
| JPH06150643A (ja) | 半導体記憶装置 | |
| KR100492991B1 (ko) | 버스트카운터및이를이용한싱크로너스디램 | |
| JPH0955082A (ja) | 半導体記憶装置 | |
| JPH05206398A (ja) | 半導体記憶装置 | |
| JPS6120295A (ja) | アドレス制御用集積回路 | |
| JPH0527944A (ja) | データ書き込み・送出装置 |