JPH04149892A - メモリ制御方法 - Google Patents
メモリ制御方法Info
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- JPH04149892A JPH04149892A JP2274401A JP27440190A JPH04149892A JP H04149892 A JPH04149892 A JP H04149892A JP 2274401 A JP2274401 A JP 2274401A JP 27440190 A JP27440190 A JP 27440190A JP H04149892 A JPH04149892 A JP H04149892A
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- banks
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- 238000000034 method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
記憶保持動作を必要とする随時書き込み、読み出しメモ
リの制御方法に関し、 実質的なアクセス時間のむだを少なくすることができる
方法を擾供することを目的とし、所定時間間隔でリフレ
ッシュ動作が必要な随時書き込み、読み出しメモリ（以
下ＤＲＡＭという）を制御する方法において、ＤＲＡＭ
を４つ以上のバンクより構成し、各バンクを順次アクセ
スし、且つ１つのバンクのプリチャージとリフレッシュ
動作を他のバンクがアクセスしている時間内に行う構成
とした。
リの制御方法に関し、 実質的なアクセス時間のむだを少なくすることができる
方法を擾供することを目的とし、所定時間間隔でリフレ
ッシュ動作が必要な随時書き込み、読み出しメモリ（以
下ＤＲＡＭという）を制御する方法において、ＤＲＡＭ
を４つ以上のバンクより構成し、各バンクを順次アクセ
スし、且つ１つのバンクのプリチャージとリフレッシュ
動作を他のバンクがアクセスしている時間内に行う構成
とした。
この発明はメモリ制御方法に関し、特にリフレッシュ（
記憶保持）動作を必要とする随時書き込み、読み出しメ
モリのメモリ制御方法に関するものである。
記憶保持）動作を必要とする随時書き込み、読み出しメ
モリのメモリ制御方法に関するものである。
記憶保持動作が必要な随時書き込み、読み出しメモリ（
以下ＤＲＡＭという）は安価で、しかも大容量化が可能
であるため、コンピュータシステムに広く用いられてい
る。
以下ＤＲＡＭという）は安価で、しかも大容量化が可能
であるため、コンピュータシステムに広く用いられてい
る。
第５図は従来のＤＲＡＭとその制御部を示す概意図であ
る。ＤＲＡＭＩは２つのバンクＢｅ、Ｂ＋で構成され、
１つのバンクＢ０はＡバイト〔Ａ：１回のアクセスで読
み出し可能なバイト数（例えば１バイト、２バイト （
１ワード）、４バイト（２ワード））〕ずつの多数の単
位で構成されている。
る。ＤＲＡＭＩは２つのバンクＢｅ、Ｂ＋で構成され、
１つのバンクＢ０はＡバイト〔Ａ：１回のアクセスで読
み出し可能なバイト数（例えば１バイト、２バイト （
１ワード）、４バイト（２ワード））〕ずつの多数の単
位で構成されている。
このＤＲＡＭＩはＣＰＵ２とＤＲＡＭ制御回路３によっ
て制御される。すなわちＣＰＵ２がＤＲｐＭ＊Ｊｍ回路
３にアドレス信号Ｓａを入力すると、Ｄ ＲＡ Ｍ＠御
回路３は目的とするアドレスにアクセスをする。このア
クセスは２つのバンクＢ０、Ｂ、で交互に行われ、第６
図に示すように一方のバンクＢ０をアクセスＡＣすると
、そのバンクＢ０はプリチャージＰＣの時間を経過しな
いと次のアクセスＡＣを行うことができないので、その
間他のバンクＢＩがアクセスされる。更に、ＤＲＡＭｌ
ではリフレッシュＲＦ（記憶保持動作）が例えば十数μ
秒に１回の割合で行われる。このリフレッシュＲＦは一
種のアクセスであるところから、その後更に、プリチャ
ージ２０時間を必要とし、結果としてアクセスＡＣから
次のアクセスＡＣ迄の間にプリチャージＰＣ，リフレッ
シュＲＦ、プリチャージＰＣの３つの工程が介在するこ
とになる。１つのバンクＢ、（Ｂ、）に対するアクセス
間隔は例えば１００ｍ秒程度であるのに対して、リフレ
ッシュＲＦの間隔は上記のように十数μ秒程度である。
て制御される。すなわちＣＰＵ２がＤＲｐＭ＊Ｊｍ回路
３にアドレス信号Ｓａを入力すると、Ｄ ＲＡ Ｍ＠御
回路３は目的とするアドレスにアクセスをする。このア
クセスは２つのバンクＢ０、Ｂ、で交互に行われ、第６
図に示すように一方のバンクＢ０をアクセスＡＣすると
、そのバンクＢ０はプリチャージＰＣの時間を経過しな
いと次のアクセスＡＣを行うことができないので、その
間他のバンクＢＩがアクセスされる。更に、ＤＲＡＭｌ
ではリフレッシュＲＦ（記憶保持動作）が例えば十数μ
秒に１回の割合で行われる。このリフレッシュＲＦは一
種のアクセスであるところから、その後更に、プリチャ
ージ２０時間を必要とし、結果としてアクセスＡＣから
次のアクセスＡＣ迄の間にプリチャージＰＣ，リフレッ
シュＲＦ、プリチャージＰＣの３つの工程が介在するこ
とになる。１つのバンクＢ、（Ｂ、）に対するアクセス
間隔は例えば１００ｍ秒程度であるのに対して、リフレ
ッシュＲＦの間隔は上記のように十数μ秒程度である。
従って、１つのバンクＢ＋（Ｂｅ）に対するアクセスＡ
Ｃから次のアクセスＡＣ迄にリフレッシュＲＦを行わな
い場合もあるが、この場合であってもアクセスとアクセ
スの間に上記３つの工程に要する時間が設定されている
。
Ｃから次のアクセスＡＣ迄にリフレッシュＲＦを行わな
い場合もあるが、この場合であってもアクセスとアクセ
スの間に上記３つの工程に要する時間が設定されている
。
上記のようにリフレッシュＲＦを行う必要上、１つのバ
ンクＢＯ（Ｂｌ）に対するアクセスＡＣとアクセスＡＣ
の間に１回のりフレ７シュＲＦと２回のプリチャージを
行う時間間隔を設けておく必要があり、２つのバンクＢ
ｏ、Ｂ＋を用いただけでは実質的なアクセス時間が長く
なる欠点がある。
ンクＢＯ（Ｂｌ）に対するアクセスＡＣとアクセスＡＣ
の間に１回のりフレ７シュＲＦと２回のプリチャージを
行う時間間隔を設けておく必要があり、２つのバンクＢ
ｏ、Ｂ＋を用いただけでは実質的なアクセス時間が長く
なる欠点がある。
この発明は上記従来の事情に鑑みて提案されたものであ
って、実質的なアクセス時間のむだを少なくすることが
できる方法を提供することを目的とするものである。
って、実質的なアクセス時間のむだを少なくすることが
できる方法を提供することを目的とするものである。
この発明は上記目的を達成するために以下の手段を採用
している。すなわち、所定時間間隔でリフレッシュ動作
が必要な随時書き込み、読み出しメモリ（以下ＤＲＡＭ
という）１を制御する方法において、ＤＲＡＭＩを第１
図に示すように、４つ以上のバンクＢ０〜Ｂ、より構成
し、各バンクＢ、＝Ｂ、（ｍ：バンク数−１の整数）を
順次アクセスＡＣし、且つ１つのバンクのプリチャージ
ＰＣとリフレッシュＲＦ動作を他のバンクがアクセスし
ている時間内に行うようにしたものである。
している。すなわち、所定時間間隔でリフレッシュ動作
が必要な随時書き込み、読み出しメモリ（以下ＤＲＡＭ
という）１を制御する方法において、ＤＲＡＭＩを第１
図に示すように、４つ以上のバンクＢ０〜Ｂ、より構成
し、各バンクＢ、＝Ｂ、（ｍ：バンク数−１の整数）を
順次アクセスＡＣし、且つ１つのバンクのプリチャージ
ＰＣとリフレッシュＲＦ動作を他のバンクがアクセスし
ている時間内に行うようにしたものである。
第３図（バンク数Ｍ＝４の場合）に示すようにバンクＢ
０をアクセスＡＣし、た後、該バンクＢ０はプリチャー
ジＰＣに移行する。しかしながら、バンクＢ、がアクセ
スＡＣされるので、プリチャージＰＣは見かけ上なくす
ることができる０次にバンクＢ０がリフレッシュＲＦ動
作に入るときは、バンクＢ、はプリチャージＰＣに移行
するが、その間バンクＢ、をアクセスＡＣすることがで
き、バンクＢ０のリフレッシュＲＦ、バンクＢ、のプリ
チャージＰＣは見かけ上なくなったことになる。
０をアクセスＡＣし、た後、該バンクＢ０はプリチャー
ジＰＣに移行する。しかしながら、バンクＢ、がアクセ
スＡＣされるので、プリチャージＰＣは見かけ上なくす
ることができる０次にバンクＢ０がリフレッシュＲＦ動
作に入るときは、バンクＢ、はプリチャージＰＣに移行
するが、その間バンクＢ、をアクセスＡＣすることがで
き、バンクＢ０のリフレッシュＲＦ、バンクＢ、のプリ
チャージＰＣは見かけ上なくなったことになる。
このようにＭ＝ （ｍ＋１）個のバンクを順次アクセス
することによってアクセス時間に継続性を持たせること
ができる。
することによってアクセス時間に継続性を持たせること
ができる。
第１図はこの発明に用いる原理構成図であり、第２図は
バンクが４個の場合のこの発明の一実施例であり、第３
図はそのタイミングチャートである。
バンクが４個の場合のこの発明の一実施例であり、第３
図はそのタイミングチャートである。
まず、第１図の原理説明図を用いてＤＲＡＭＩの構成を
説明する。ＤＲＡＭＩはＭ＝ （ｍ＋１）個のバンク８
０〜Ｂ、よりなり、該各バンクＢ０〜Ｂ、が１回のアク
セスタイムでアクセスするバイト数Ａ、すなわち、アド
レス数に対応する領域を１単位としてｎ＋１単位〔ｎ：
０を含む正の整数〕に区分される。そして、まず各バン
クＢｔ＋〜Ｂ、の単位領域の内、バンク８つの１段目の
単位領域（ｎ＝０）に対して番地０〜番地Ａ−１が割り
振られ、また、バンクＢ１の１段目の単位領域にはＡ〜
２Ａ−１番地が、更にバンクＢ、にはＣＭ−１） ・
Ａ−Ｍ−Ａ−１番地が割り振られる。
説明する。ＤＲＡＭＩはＭ＝ （ｍ＋１）個のバンク８
０〜Ｂ、よりなり、該各バンクＢ０〜Ｂ、が１回のアク
セスタイムでアクセスするバイト数Ａ、すなわち、アド
レス数に対応する領域を１単位としてｎ＋１単位〔ｎ：
０を含む正の整数〕に区分される。そして、まず各バン
クＢｔ＋〜Ｂ、の単位領域の内、バンク８つの１段目の
単位領域（ｎ＝０）に対して番地０〜番地Ａ−１が割り
振られ、また、バンクＢ１の１段目の単位領域にはＡ〜
２Ａ−１番地が、更にバンクＢ、にはＣＭ−１） ・
Ａ−Ｍ−Ａ−１番地が割り振られる。
次゛にバンクＢ０の２段目（ｎ＝１）の単位領域には、
Ｍ−Ａ−Ｍ−Ａ＋Ａ−１番地がバンクＢ、の２段目の単
位領域はＭ−Ａ＋ （Ｍ−１） ・Ａ〜２Ｍ−Ａ−１
番地が割り振られ、バンクＢ、のｎ段目にはｎ−Ｍ−Ａ
＋ （Ｍ−１） ・Ａ〜（ｎ＋１）・Ｍ −Ａ−１番
地が割り振られる。
Ｍ−Ａ−Ｍ−Ａ＋Ａ−１番地がバンクＢ、の２段目の単
位領域はＭ−Ａ＋ （Ｍ−１） ・Ａ〜２Ｍ−Ａ−１
番地が割り振られ、バンクＢ、のｎ段目にはｎ−Ｍ−Ａ
＋ （Ｍ−１） ・Ａ〜（ｎ＋１）・Ｍ −Ａ−１番
地が割り振られる。
このようなバンク構造を有するＤＲＡＭＩに対してＣＰ
Ｕ２がアドレス信号ＳａをＤＲＡＭ制御回路３に入力す
ると、ここでアドレスが形成され、ＲＡＳ、ＣＡＳ信号
等の制御信号Ｓ００〜ＳＣｍが各バンクＢ０〜Ｂ１に入
力される。−力制御信号ＳＣａ〜Ｓｃｍによって指定さ
れたアドレスにはデータＤがＣＰＵ２より書き込み、及
び読み出しできるようになっている。
Ｕ２がアドレス信号ＳａをＤＲＡＭ制御回路３に入力す
ると、ここでアドレスが形成され、ＲＡＳ、ＣＡＳ信号
等の制御信号Ｓ００〜ＳＣｍが各バンクＢ０〜Ｂ１に入
力される。−力制御信号ＳＣａ〜Ｓｃｍによって指定さ
れたアドレスにはデータＤがＣＰＵ２より書き込み、及
び読み出しできるようになっている。
第２図はバンク数が４ （Ｍ＝４） 、ＣＰＵ２が８ビ
ツトＣＰＵ （すなわちＡ〜１）を用いた場合の一実施
例であり、第３図はそのタイミングチャートである。
ツトＣＰＵ （すなわちＡ〜１）を用いた場合の一実施
例であり、第３図はそのタイミングチャートである。
このようなりＲＡＭＩに対してアドレスの低い順に、す
なわちバンクＢ０のアドレス０から順にアクセスされる
。タイミングｔ０にバンクＢ０のアクセスＡＣが終了し
た後タイミング１．にバンクＢ０はプリチャージＰＣに
移行するが、バンクＢ、のアドレス１がアクセスＡＣさ
れ、これによってバンクＢ０のプリチャージＰＣは見か
け上なくなったことになる０次にタイミングｔ２にバン
クＢ０はリフレッシュＲＦ時間に、バンクＢ、はプリチ
ャージＰＣに移行するが、バンクＢ１のアドレス２がア
クセスＡＣされ、これによってバンクＢ０のリフレッシ
ュＲＦ、バンクＢ、のプリチャージＰＣは見かけ上なく
なったことになる。更に、次のタイミング、すなわちタ
イミングｔ３にはバンクＢ０がプリチャージＰＣ時間に
入り、バンクＢ１はリフレッシュＲＦされ、バンクＢ２
がプリチャージＰＣに移行するが、バンクＢ、のアドレ
ス３がアクセスされ、これによってバンクＢ０のプリチ
ャージＰＣ，バンクＢ、のリフレッシュＲＦ、バンクＢ
ｔのプリチャージＰＣは見かけ上なくなったことになる
。次にタイミングｔ４に再びバンクＢ０のアドレス４が
アクセスＡＣされることを順次繰り返す、これによって
アクセスＡＣの連続性が４つのバンクＢ０〜Ｂ、で保た
れ、プリチャージＰＣ１及びリフレッシュＲＦは見かけ
上なくなることになる。尚、リフレッシュＲＦがされな
いときには、上記リフレッシュＲＦとその後のプリチャ
ージＰＣの時間はＣＰＵ２は何の動作もしないことにな
る。（バンクＢ０におけるタイミング１．．１７参照） 尚、第４図（ａ）は８ピツ）ＣＰＵの場合のバンク構造
を示したものであって、第１図においてＡ〜１、すなわ
ち、１バイトが１単位領域を構成する場合に相当し、第
４図（ｂ）は１６ビツトＣＰＵの場合のバンク構造を示
したものであって、第１図においてＡ〜２、すなわち、
１ワードが１単位領域を構成する場合に相当し、更に、
第４図（ｃ）は３２ビツトＣＰＵを用いる場合、すなわ
ち、２ワードが１単位領域を構成する場合に相当する。
なわちバンクＢ０のアドレス０から順にアクセスされる
。タイミングｔ０にバンクＢ０のアクセスＡＣが終了し
た後タイミング１．にバンクＢ０はプリチャージＰＣに
移行するが、バンクＢ、のアドレス１がアクセスＡＣさ
れ、これによってバンクＢ０のプリチャージＰＣは見か
け上なくなったことになる０次にタイミングｔ２にバン
クＢ０はリフレッシュＲＦ時間に、バンクＢ、はプリチ
ャージＰＣに移行するが、バンクＢ１のアドレス２がア
クセスＡＣされ、これによってバンクＢ０のリフレッシ
ュＲＦ、バンクＢ、のプリチャージＰＣは見かけ上なく
なったことになる。更に、次のタイミング、すなわちタ
イミングｔ３にはバンクＢ０がプリチャージＰＣ時間に
入り、バンクＢ１はリフレッシュＲＦされ、バンクＢ２
がプリチャージＰＣに移行するが、バンクＢ、のアドレ
ス３がアクセスされ、これによってバンクＢ０のプリチ
ャージＰＣ，バンクＢ、のリフレッシュＲＦ、バンクＢ
ｔのプリチャージＰＣは見かけ上なくなったことになる
。次にタイミングｔ４に再びバンクＢ０のアドレス４が
アクセスＡＣされることを順次繰り返す、これによって
アクセスＡＣの連続性が４つのバンクＢ０〜Ｂ、で保た
れ、プリチャージＰＣ１及びリフレッシュＲＦは見かけ
上なくなることになる。尚、リフレッシュＲＦがされな
いときには、上記リフレッシュＲＦとその後のプリチャ
ージＰＣの時間はＣＰＵ２は何の動作もしないことにな
る。（バンクＢ０におけるタイミング１．．１７参照） 尚、第４図（ａ）は８ピツ）ＣＰＵの場合のバンク構造
を示したものであって、第１図においてＡ〜１、すなわ
ち、１バイトが１単位領域を構成する場合に相当し、第
４図（ｂ）は１６ビツトＣＰＵの場合のバンク構造を示
したものであって、第１図においてＡ〜２、すなわち、
１ワードが１単位領域を構成する場合に相当し、更に、
第４図（ｃ）は３２ビツトＣＰＵを用いる場合、すなわ
ち、２ワードが１単位領域を構成する場合に相当する。
いずれの場合にも第３図で示した動作をさせることがで
き、見かけ上のプリチャージＰＣとリフレッシュＲＦを
なくすることができる。
き、見かけ上のプリチャージＰＣとリフレッシュＲＦを
なくすることができる。
以上説明したようにこの発明は、リフ・レッシュがあっ
てもメモリアクセスに連続性を持たせることができるの
で、アクセス時間が実質的に短くなる効果を有している
。
てもメモリアクセスに連続性を持たせることができるの
で、アクセス時間が実質的に短くなる効果を有している
。
第１図はこの発明の原理説明図、第２図はこの発明の一
実施例構成図、第３図はそのタイミング図、第４図はＣ
ＰＵのビット数に対応するＤＲＡＭの構造を示す概念図
、第５図は従来例ブロック図、第６図は従来例タイミン
グ図である。 図中、 １・・・ＤＲＡＭ。 Ｂ０〜Ｂ、・・・バンク、 ＡＣ・・・アクセス、 ＰＣ・・・プリチャージ、 ＲＦ・・・リフレッシュ。 バンクＢ０ バンクＢ０ バンクＢ バンクＢ 第 メ モ バンクＢ２ バンクＢ。 図 す 構 成 図 バンクＢ。 バンクＢ。
実施例構成図、第３図はそのタイミング図、第４図はＣ
ＰＵのビット数に対応するＤＲＡＭの構造を示す概念図
、第５図は従来例ブロック図、第６図は従来例タイミン
グ図である。 図中、 １・・・ＤＲＡＭ。 Ｂ０〜Ｂ、・・・バンク、 ＡＣ・・・アクセス、 ＰＣ・・・プリチャージ、 ＲＦ・・・リフレッシュ。 バンクＢ０ バンクＢ０ バンクＢ バンクＢ 第 メ モ バンクＢ２ バンクＢ。 図 す 構 成 図 バンクＢ。 バンクＢ。
Claims (1)
- 【特許請求の範囲】 〔１〕所定時間間隔でリフレッシュ動作が必要な随時書
き込み、読み出しメモリ（以下ＤＲＡＭという）（１）
を制御する方法において、 ＤＲＡＭ（１）を４つ以上のバンク（Ｂ＿ｏ〜Ｂ＿ｍ）
〔ｍ：バンク数−１の整数〕より構成し、各バンク（Ｂ
＿ｏ〜Ｂ＿ｍ）を順次アクセス（ＡＣ）し、且つ１つの
バンクのプリチャージ（ＰＣ）とリフレッシュ（ＲＦ）
動作を他のバンクがアクセスしている時間内に行うよう
にしたことを特徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274401A JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274401A JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04149892A true JPH04149892A (ja) | 1992-05-22 |
Family
ID=17541155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274401A Pending JPH04149892A (ja) | 1990-10-11 | 1990-10-11 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04149892A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004457A3 (en) * | 1995-07-14 | 1997-03-06 | Cirrus Logic Inc | Pipelined address memories, and systems and methods using the same |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
-
1990
- 1990-10-11 JP JP2274401A patent/JPH04149892A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997004457A3 (en) * | 1995-07-14 | 1997-03-06 | Cirrus Logic Inc | Pipelined address memories, and systems and methods using the same |
| US5657285A (en) * | 1995-07-14 | 1997-08-12 | Cirrus Logic, Inc. | Pipelined address memories, and systems and methods using the same |
| US5745428A (en) * | 1995-07-14 | 1998-04-28 | Cirrus Logic, Inc. | Pipelined address memories, and systems and methods using the same |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| WO2009125572A1 (ja) | 2008-04-08 | 2009-10-15 | パナソニック株式会社 | メモリ制御回路及びメモリ制御方法 |
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