WO2009125572A1 - メモリ制御回路及びメモリ制御方法 - Google Patents

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WO2009125572A1
WO2009125572A1 PCT/JP2009/001588 JP2009001588W WO2009125572A1 WO 2009125572 A1 WO2009125572 A1 WO 2009125572A1 JP 2009001588 W JP2009001588 W JP 2009001588W WO 2009125572 A1 WO2009125572 A1 WO 2009125572A1
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sdram
bank
access
control circuit
writing
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PCT/JP2009/001588
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English (en)
French (fr)
Inventor
田中和人
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing

Definitions

  • the present invention relates to a method for writing and reading image data to and from SDRAM (Synchronous Dynamic Random Access Memory).
  • SDRAM Serial Dynamic Random Access Memory
  • SDRAM Single Data Rate
  • SDR Single Data Rate
  • the SDRAM supports the speeding up of the input / output interface by increasing the width of the data transfer bus connected to the input / output interface.
  • the minimum interval time (hereinafter referred to as “activation”) of the same bank is continuously activated (hereinafter referred to as “activation”).
  • activation the minimum interval time of the same bank is continuously activated
  • tRC Abbreviated as “tRC”
  • the time limit for accessing the same bank of the SDRAM is about 40 times the time limit of the input / output interface.
  • this time limitation is a major limitation when continuously accessing the SDRAM.
  • the first conventional method according to Patent Document 1 is an example of a DRAM. That is, the other banks are precharged and refreshed while accessing each bank of the DRAM as a write or read operation.
  • continuous access to the DRAM is realized by performing bank interleaving.
  • it is not a method for adaptively concealing tRC for the high-speed input / output interface of the SDRAM.
  • the second method of the prior art disclosed in Patent Document 2 is to perform bank switching appropriately in the SDRAM itself so that continuous access to another bank is possible at the timing when all the data in each bank column is accessed. It is.
  • continuous access to the SDRAM is possible.
  • the SDRAM itself is different from a general-purpose SDRAM. Therefore, the SDRAM according to the second method has a problem in versatility. Therefore, problems such as an increase in the cost of the SDRAM occur.
  • video data is written or read, video data is divided into packets having a specific data amount, and various addresses of the SDRAM are accessed at specific intervals.
  • the tRC restriction for random access of the SDRAM is not concealed, there are cases where continuous access is not possible depending on the address to be accessed.
  • the memory control circuit of the present invention is a memory control circuit for writing and reading image data to and from an SDRAM having a plurality of banks, and includes an access number setting circuit and a DRAM access control circuit.
  • the access number setting circuit inputs the minimum activation time for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM, and is the number of times of continuous writing or reading to each bank of the SDRAM. Calculate the number of bank accesses.
  • the DRAM access control circuit outputs a sequence for writing to or reading from each bank of the SDRAM based on the bank access number calculated by the access number setting circuit.
  • the number of times of writing or reading generated for each bank of the SDRAM is optimized from the minimum interval time of activation for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM. Therefore, it is possible to conceal the problem that the internal DRAM core section is slower than the input / output interface of the SDRAM, and it is possible to continuously write or read video signals to or from the SDRAM. Therefore, it is possible to effectively use the data transfer bandwidth of the SDRAM.
  • the memory control method of the present invention is a control method for writing and reading image data to and from an SDRAM having a plurality of banks, and includes an access number setting step and a DRAM access control step.
  • the minimum interval time of activation for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM are input, and the number of times of continuous writing or reading to each bank of the SDRAM Calculate the number of bank accesses.
  • the DRAM access control step outputs a sequence for writing to or reading from each bank of the SDRAM based on the bank access number calculated in the access number setting step.
  • FIG. 1 is a block diagram showing a configuration of a memory control circuit in the present embodiment.
  • FIG. 2 is a flowchart for explaining a memory control method according to the present embodiment.
  • FIG. 3 is a timing chart of data writing to the single data rate SDRAM.
  • FIG. 4 is a timing chart of data writing to the double data rate SDRAM of the DDR1-SDRAM standard.
  • FIG. 5 is a timing chart of data writing to the double data rate SDRAM of the DDR2-SDRAM standard.
  • FIG. 6 is a block diagram showing the configuration of the access number setting circuit in the present embodiment.
  • FIG. 7A is a timing chart of data writing to the SDRAM.
  • FIG. 7B is a timing chart of data writing to the SDRAM.
  • FIG. 7A is a timing chart of data writing to the SDRAM.
  • FIG. 8 is an explanatory diagram of the mapping of the logical address to the physical address of the SDRAM.
  • FIG. 9 is an explanatory diagram of the mapping of the logical address to the physical address of the SDRAM.
  • FIG. 10 is an example of a timing chart of a command sequence when writing to the SDRAM.
  • FIG. 11 is an example of a timing chart of a command sequence when writing to the SDRAM.
  • FIG. 12 is an example of a timing chart of a command sequence when writing to the SDRAM.
  • FIG. 13 is an example of a timing chart of a command sequence when writing to the SDRAM.
  • FIG. 1 is a block diagram showing a configuration of a memory control circuit in the present embodiment.
  • the memory control circuit in this embodiment performs writing and reading of image data to and from an SDRAM having a plurality of banks.
  • the memory control circuit includes an access number setting circuit 1, a DRAM access control circuit 2, a data assembly circuit 3, a DRAM write control circuit 4, a DRAM read control circuit 5, and a DRAM data bus control circuit 6.
  • the access number setting circuit 1 inputs the minimum interval time of activation for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM, and is the number of times of continuous writing or reading to each bank of the SDRAM. Calculate the number of bank accesses. Then, the access number setting circuit 1 outputs a data size DS corresponding to the minimum data amount when writing to and reading from the SDRAM.
  • a plurality of video signals 1 to N are input to the data assembly circuit 3. Then, based on the data size DS output from the access number setting circuit 1, the data assembly circuit 3 assembles the data series Wd1 to WdN having the data amount of the data size DS for each of the video signals 1 to N. The data assembly circuit 3 outputs SDRAM write logical addresses Wad1 to WadN for each video signal 1 to N together with the data series Wd1 to WdN.
  • the DRAM write control circuit 4 inputs write logical addresses Wad1 to WadN and data series Wd1 to WdN for each video data output from the data assembly circuit 3. Then, after the arbitration operation, the DRAM write control circuit 4 outputs the arbitration write data WD and the arbitration write address WR to the SDRAM.
  • the DRAM access control circuit 2 outputs a command sequence CMD and an address AD for performing a write operation to the SDRAM from the arbitration write address WR.
  • the DRAM data path control circuit 6 outputs write data to the SDRAM through the bidirectional bus from the arbitration write data WD, and writes the video signals 1 to N to a predetermined address of the SDRAM.
  • the data assembly circuit 3 When reading the video signals 1 to N from the SDRAM, a plurality of video signal read requests 1 to N are independently input to the data assembly circuit 3. Based on the data size DS output from the access number setting circuit 1, the data assembly circuit 3 generates read logical addresses Rad1 to RadN for reading the SDRAM for each data amount of the data size DS.
  • the DRAM read control circuit 5 inputs the read logical addresses Rad1 to RadN for the video data 1 to N output from the data assembly circuit 3.
  • the DRAM read control circuit 5 outputs the arbitration read address RR to the DRAM access control circuit 2 after the arbitration operation.
  • the DRAM access control circuit 2 outputs a command sequence CMD and an address AD for performing a read operation to the SDRAM from the arbitration read address RR.
  • read data from the SDRAM is input to the DRAM data path control circuit 6 through the bidirectional bus after a certain latency.
  • the DRAM data path control circuit 5 outputs SDRAM read data RD from the input read data to the DRAM read control circuit 5.
  • the DRAM read control circuit 5 outputs the arbitrated read data Rd1 to RdN to the data assembly circuit 3 to the circuit that has output the read request corresponding to the SDRAM read data RD. In this way, the memory control circuit reads the video signals 1 to N stored at the predetermined addresses from the SDRAM. As described above, the DRAM access control circuit 2 outputs a sequence for writing to or reading from each bank of the SDRAM based on the bank access number calculated by the access number setting circuit 1.
  • FIG. 2 is a flowchart for explaining a memory control method according to this embodiment.
  • the memory control method according to the present embodiment is a control method for writing and reading image data to and from an SDRAM having a plurality of banks, and includes an access number setting step and a DRAM access control step.
  • the minimum interval time of activation for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM are inputted, and the number of times of successive writing or reading to each bank of the SDRAM
  • the number of bank accesses is calculated (step 21).
  • the DRAM access control step outputs a sequence for writing to or reading from each bank of the SDRAM based on the bank access number calculated in the access number setting step (step 22).
  • the access number setting circuit 1 outputs the data size DS corresponding to the minimum data amount when writing to and reading from the SDRAM. Then, the DRAM access control circuit 2 writes a plurality of video signals 1 to N into the SDRAM by the RAM access control circuit 2, the data assembly circuit 3, and the DRAM write control circuit 4 based on the data size DS. Further, the video signals 1 to N are read from the SDRAM by the data assembly circuit 3, the DRAM read control circuit 5, and the DRAM data path control circuit 6 based on the data size DS.
  • the access number setting circuit 1 can continuously perform writing or reading with respect to all banks from the minimum interval time of activation for different rows in the same bank of the SDRAM, the operating frequency of the SDRAM, and the number of banks of the SDRAM.
  • the number of times of writing or reading in each bank is set. That is, the access number setting circuit 1 continuously performs the write or read operation on all the banks, and as a result, the interval for accessing the same bank again (hereinafter referred to as “same bank access cycle”) is tRC or more.
  • the number of times of writing or reading in each bank is set so that it exists (hereinafter referred to as “continuous access condition”) or substantially matches the same bank access cycle and tRC.
  • tRC is a substantially constant value regardless of the type of SDRAM.
  • FIG. 3 is a timing chart of data writing to the single data rate SDRAM.
  • each setting of the memory control circuit includes: clock frequency: 166 MHz (tCK representing a clock period is 6 ns), input / output interface operating frequency: 166 MHz (period 6 ns), number of banks: 4 banks, tRC: 60 ns , Burst length: 8 data / burst.
  • the upper waveform indicates a clock waveform input to the SDRAM.
  • the middle waveform indicates that the four banks indicated by 0 to 3 are sequentially accessed.
  • the lower waveform shows the timing of data input to and output from the SDRAM.
  • the burst length is 8
  • a single write or read operation for a single data rate SDRAM has a minimum unit of 8 data. Therefore, the single data rate SDRAM requires a period of 8 clocks for processing one burst. Since the number of banks is four, by performing one burst write or read operation in each bank, a read operation for all four banks is equivalent to four banks of 8 clocks, requiring a period of 32 clocks.
  • tRC is 60 ns, it is 10 clocks when converted to the number of clocks, and continuous access conditions can be satisfied by performing write or read operations of 1 burst or more in each bank. Even when the burst length is 4, the same bank access period is 1 ⁇ 2 16 clocks in one burst access to each bank, but the continuous access condition is satisfied.
  • FIG. 4 is a timing chart of data writing to the double data rate SDRAM of the DDR1-SDRAM standard.
  • each setting of the memory control circuit includes: clock frequency: 200 MHz (clock period tCK is 5 ns), input / output interface operating frequency: 400 MHz (cycle 2.5 ns), number of banks: 4 banks, tRC : 60 ns, burst length: 8 data / burst.
  • clock frequency 200 MHz
  • tCK is 5 ns
  • input / output interface operating frequency 400 MHz (cycle 2.5 ns)
  • number of banks 4 banks
  • tRC 60 ns
  • burst length 8 data / burst.
  • the meanings of the upper, middle, and lower waveforms are the same as those in FIG.
  • a double data rate SDRAM requires a period of 4 clocks for processing one burst. Since the number of banks is 4, by performing one burst write or read operation in each bank, the read operation for all four banks is equivalent to four banks of four clocks, requiring a period of 16 clocks. On the other hand, since tRC is 60 ns, it is 12 clocks when converted to the number of clocks, and continuous access conditions can be satisfied by performing write or read operations of 1 burst or more in each bank.
  • the same bank access period is 8 clocks, which is 1/2, in one burst access to each bank, and the continuous access condition cannot be satisfied, but 2 for each bank.
  • the continuous access condition can be satisfied by performing an access that exceeds the burst.
  • FIG. 5 is a timing chart of data writing to the double data rate SDRAM of the DDR2-SDRAM standard.
  • each setting of the memory control circuit includes: clock frequency: 400 MHz (clock period tCK is 2.5 ns), input / output interface operating frequency: 800 MHz (cycle 1.25 ns), number of banks: 4 banks , TRC: 60 ns, burst length: 8 data / burst.
  • clock frequency 400 MHz (clock period tCK is 2.5 ns)
  • input / output interface operating frequency 800 MHz (cycle 1.25 ns)
  • number of banks 4 banks
  • TRC 60 ns
  • burst length 8 data / burst.
  • the meanings of the upper, middle and lower waveforms are the same as in FIGS. 3 and 4 and will not be described.
  • setting is made so that the continuous access condition can be satisfied by setting the number of accesses to each bank.
  • continuous access conditions can be satisfied by accessing each bank with two or more bursts.
  • the minimum processing required when performing a write or read operation on each bank to satisfy the continuous access condition can be calculated by the following equation.
  • Pb (min) RU (RU (tRC / TCK) / Nb)
  • RU () indicates that the decimal point rounding-up process is performed on the numerical value or numerical formula in ().
  • the result of rounding up Pb (min) in units of burst length is the minimum processing time that can actually be operated for each bank that satisfies the continuous access condition.
  • 3 and 4 banks are generated in ascending order.
  • the bank access order is arbitrarily set if each bank is accessed once in a fixed burst of 4 bursts. It doesn't matter.
  • the banks are generated in ascending order in units of 2 bursts.
  • the bank access order may be set arbitrarily.
  • the data size DS output from the access number setting circuit 1 depends on the data bus width of the SDRAM, and is a period in which continuous writing and reading are completed for all banks (hereinafter referred to as “continuous data access cycle”).
  • the value indicates the total amount of data transferred to and from the SDRAM.
  • the amount of data transferred to and from the SDRAM in the continuous data access cycle (hereinafter referred to as “continuous access data amount”) is the data bus width and the clock of the continuous data access cycle.
  • the product of numbers In the case of a double data rate SDRAM, the amount of continuous access data is twice the product of the product of the SDRAM data bus width and the number of clocks in the continuous data access cycle.
  • FIG. 6 is a block diagram showing a configuration of the access number setting circuit 1 in the present embodiment.
  • the access number setting circuit 1 includes a memory 602, a calculation circuit 604, a multiplication circuit 606, a comparison circuit 608, and a setting circuit 610.
  • the memory 602 includes the number of SDRAM banks, the SDRAM clock cycle, the burst length parameter (burst length value transfer data number), the number of clocks required for burst length data processing, and different rows in the same bank of SDRAM. Etc. are recorded. Of these predetermined data output from the memory 602, the minimum activation interval time 620 is input to the comparison circuit 608. That is, a recording circuit for recording the minimum interval time 620 necessary for activation in each bank is included in the memory 602.
  • the calculation circuit 604 reads the SDRAM clock cycle and the clock number 612 necessary for data processing of one burst length from the memory 602, and calculates the access time 614 for each bank by multiplying the clock cycle by the clock number.
  • the multiplication circuit 606 calculates a continuous data access cycle (same bank access cycle) 618 obtained by multiplying the access time 614 and the SDRAM bank number 616 read from the memory 602.
  • the comparison circuit 608 compares the continuous data access cycle (same bank access cycle) 618 calculated by the multiplication circuit 606 with the activation minimum interval time 620 read from the memory 602.
  • the setting circuit 610 sets the access count for accessing each bank based on the result of the comparison circuit 608.
  • FIGS. 7A and 7B Based on this configuration, an example of a specific operation of the access number setting circuit 1 will be described with reference to FIGS. 7A and 7B. Note that the values used in these figures are the same as those used in the above-described example for the sake of simplicity of explanation. That is, clock frequency: 400 MHz (tCK representing a clock cycle is 2.5 ns), operation frequency of the input / output interface: 800 MHz (cycle 1.25 ns), number of banks: 4 banks, tRC: 60 ns, burst length: 8 data A description will be given using operation parameters of the / burst SDRAM. The meanings of the upper, middle, and lower waveforms are the same as those in FIGS. 3, 4, and 5 and will not be described.
  • one write or read operation with respect to the SDRAM has a minimum unit of 8 data and operates at a double data rate, so a period of 4 clocks is required for processing of 1 burst.
  • the comparison circuit 608 compares the same bank access cycle 618 (40 ns) calculated by the multiplication circuit 606 described above with the minimum activation activation interval time 620 (60 ns in this example).
  • the memory control circuit accesses the memory by the difference of 20 ns. I can't. Therefore, in the present invention, as shown in FIG. 7B, in this case, the setting circuit 610 changes the number of clocks 612 (8 clocks in this example) stored in the memory. Thereafter, the number of clocks 612 is changed and the above-described processing is repeated again.
  • the SDRAM clock cycle (2.5 ns in this example) and the clock number 612 (8 clocks in this example) set by the setting circuit 610 are read from the memory 602, and the number of clocks in the clock cycle is read.
  • the comparison circuit compares the same bank access cycle 618 (80 ns) calculated by the multiplication circuit 606 with the minimum activation activation interval time 620 (60 ns in this example). In this case, as shown in FIG. 7B, the value of the same bank access period 618 (80 ns) is larger than the minimum interval time 620 for activation. In this case, the memory control circuit can efficiently access the memory even when there is no time when the memory is not used and the speed of the clock cycle of the SDRAM is improved. .
  • the data assembly circuit 3 operates as a minimum unit when the continuous access data amount is written to and read from the SDRAM. That is, the SDRAM logical address when writing to and reading from the SDRAM is a value with the continuous access data amount as a minimum unit. For example, in the SDRAM usage mode shown below, burst length: 8, data bus width: 16, continuous data access cycle: 4 bursts (access of 1 burst in each bank), SDRAM column bit width: 8 bits, SDRAM row bit width Is assumed to be 12 bits and the number of SDRAM banks is 4 (2 bits).
  • the continuous access data amount is a product of the burst length, the data bus width, and the continuous data access cycle, and is 512 bits.
  • An example of the mapping of the logical address to the SDRAM physical address is shown in FIG.
  • the physical address is the sum of the bit widths of the row, column, and bank addresses, and has a 24-bit configuration. However, since the logical address has a burst length of 8, the least significant 3 bits in the column direction and the 2 bits of the bank cannot be accessed as a logical address, and 5 bits in the column direction and 12 bits in the row direction.
  • the total address space is 17 bits.
  • the logical address configuration is arranged in ascending order from the least significant bit to the column and row, but there is no limit to the arrangement of the logical addresses.
  • burst length 8
  • data bus width 16
  • continuous data access cycle 8 bursts (access of 2 bursts in each bank)
  • SDRAM column bit width 8 bits
  • the continuous access data amount is the product of the burst length, data bus width, and continuous data access cycle, and is 1024 bits.
  • An example of the mapping of the logical address to the physical address of the SDRAM is shown in FIG.
  • the physical address is the sum of the bit widths of the row, column, and bank addresses, and has a 24-bit configuration.
  • the logical address has a burst length of 8, and two bursts are continuously accessed for each bank. Therefore, the least significant 4 bits in the column direction and the 2 bits of the bank cannot be accessed as a logical address.
  • the address space is a total of 16 bits, 4 bits in the column direction and 12 bits in the row direction.
  • the logical address configuration is arranged in ascending order from the least significant bit to the column and row, but there is no limit to the arrangement of the logical addresses.
  • the DRAM access control circuit 2 receives the arbitration write address WR or the arbitration read address RR, which is a logical address after arbitration output from the data assembly circuit 3, and outputs a command sequence CMD and an address AD for the SDRAM.
  • the operation of generating a command sequence and an address in the DRAM access control circuit 2 will be described.
  • the target bank and row address are designated and an active command is issued to the row to be accessed to activate it. Do. It is necessary to write to and read from a predetermined address in the column direction for a row activated for each bank.
  • a write command is issued to a row that has already been activated by specifying a column address and a bank, and a write operation is performed. At this time, writing in a period specified by a burst length for one write command is performed on the SDRAM. In order to write two or more consecutive bursts, it is necessary to issue write commands continuously with a time interval corresponding to the burst length.
  • data to be written to the SDRAM in response to the write command needs to be input to the SDRAM at a predetermined timing with respect to the timing at which the write command is issued.
  • the DRAM data path control circuit 6 inputs write data to the SDRAM at a predetermined timing according to the timing at which the write command is issued. Further, when a predetermined write operation is completed for each bank, it is necessary to precharge the corresponding bank to deactivate the activated bank.
  • the command sequence and address issued to the SDRAM are the same as at the time of writing.
  • data to be written to the SDRAM is output in synchronization with the timing of issuing the write command.
  • the DRAM data path control circuit 6 since read data is output from the SDRAM after a predetermined latency from the read command, it is necessary for the DRAM data path control circuit 6 to output the read data output from the SDRAM to the circuit that has output the read request. is there.
  • the sequence of writing or reading to each bank of the SDRAM output from the DRAM access control circuit 2 is as follows: one activation, one or more continuous writing or reading and one pre-writing for each bank. It ends with charge.
  • FIG. 10 is an example of a timing chart of a command sequence when writing to the SDRAM.
  • the clock frequency is 166 MHz (clock period tCK is 6 ns)
  • the input / output interface operating frequency is 166 MHz (period 6 ns)
  • the number of banks is 4 banks
  • tRC is 60 ns
  • the burst length is 8 data / burst. .
  • the uppermost waveform indicates a clock waveform that is driven by the SDRAM.
  • the second-stage waveform indicates the order in which four banks indicated by 0 to 3 are accessed.
  • the third waveform shows the sequence of commands for each bank.
  • the activate command is indicated by A.
  • the write command is indicated by W.
  • the precharge command is indicated by P.
  • the fourth waveform shows the logical address. Row addresses are indicated by Ar and Br. Column addresses are indicated by Ac and Bc.
  • the fifth waveform shows the timing of data written to the SDRAM.
  • activate and write commands for banks are issued at intervals of 4 clocks.
  • the precharge can be executed for the first time after a predetermined time after writing the write data into the SDRAM for a burst. Therefore, precharge is performed following the write command for the bank following the target bank.
  • the SDRAM address eight data are written in the SDRAM in each bank for the row address Ar and the column address Ac during the initial four bursts. From bank 0 following this sequence, continuous writing is performed to a logical address (row address Br, column address Bc) different from the above address. Continuous writing to the SDRAM can be performed.
  • FIG. 11 is a timing chart when two bursts are accessed for each bank.
  • a clock frequency 400 MHz (tCK representing a clock period is 2.5 ns)
  • an input / output interface operating frequency 800 MHz (period 1.25 ns)
  • a number of banks 4 banks
  • tRC 60 ns
  • Burst length 8 data / burst.
  • the column address Ac + 8 indicates an address separated from the column address Ac by 8 data.
  • the column address Bc + 8 indicates an address separated by 8 data from the column address Bc.
  • each bank After activating once, a write command is issued twice, and writing to the SDRAM is continuously performed in each bank for a period of 2 bursts. Except for performing processing every two bursts, the same operation as the timing chart is performed. In this embodiment, two bursts that are continuous with one burst are written to each bank, but the same bank access cycle 618 is lengthened, but three or more consecutive writes are made to each bank. You may go.
  • the commands to the SDRAM include a write command with auto precharge and a read command. For example, by issuing a write command with auto precharge once, the SDRAM precharges the SDRAM after a certain time. It can occur automatically inside. In addition, since the frequency of command generation can be lowered by using a write or read command with auto precharge, it is possible to reduce the circuit size for generating a command sequence and to reduce power.
  • sequence of writing or reading to each bank of the SDRAM output from the DRAM access control circuit 2 may be completed with one activation and one writing or reading with auto precharge for each bank. Good.
  • FIG. 12 shows an example of a command sequence in which a write command with active and auto precharge is issued to each bank.
  • FIG. 13 shows an example of a command sequence in which an active, one write command, and a write command with auto precharge are issued to each bank.
  • description is abbreviate
  • the sequence of writing or reading to each bank of the SDRAM output from the DRAM access control circuit 2 is as follows: one activation, one or more writing or reading, and one writing with auto precharge for each bank. Alternatively, it may be completed by reading.
  • the present invention can be used for memory control of an SDRAM or the like.

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Abstract

　本発明のメモリ制御回路は、アクセス数設定回路には、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間と動作速度とバンク数を入力し、バンク毎に書き込み又は読み出しを行う最適な回数を算出し、ＤＲＡＭアクセス制御回路にて映像信号をＳＤＲＡＭに書き込み又は読み出すためのコマンドシーケンスとアドレスを発生する。

Description

メモリ制御回路及びメモリ制御方法
　本発明は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に対する画像データの書き込み及び読み出しを行う方法に関する。
　近年、画像処理に用いるメモリとしてＳＤＲＡＭの利用が急速に広まっている。ＳＤＲＡＭの特徴として、高速な入出力インターフェースを持ち、大容量のメモリを比較的安価に入手可能なことが挙げられる。また、従来のＳＤＲ（シングル　データ　レート）に対して、最近になってＤＤＲ（ダブル　データ　レート）に対応したＳＤＲＡＭが多く使用されるようになってきており、さらなる入出力インターフェースの高速化が進んでいる。
　しかし、ＳＤＲＡＭの入出力インターフェースの高速化に比べて、ＤＲＡＭコア部の動作速度は、ＳＤＲのＳＤＲＡＭの時代から、基本的には高速化は図られていない。すなわち、ＳＤＲＡＭは、入出力インターフェースと接続されるデータ転送バス幅を大きくすることで、入出力インターフェースの高速化に対応している。例えば、ＤＤＲのＳＤＲＡＭで、入出力インターフェースが８００Ｍｂｐｓの伝送レートで、クロック周波数は４００ＭＨｚで動作するＳＤＲＡＭにおいてでも、同一バンクの連続した活性化（以下、「アクティベート」と呼ぶ）の最小間隔時間（以下、「ｔＲＣ」とも略記する）は５０ｎｓ程度である。したがって、ＳＤＲＡＭの同一バンクへアクセスする時間的制限が、入出力インターフェースの時間的制限の４０倍程度の大きさになって。その結果、この時間的制限が、ＳＤＲＡＭへ連続アクセスする際の大きな制約になっている。
　次に、ＳＤＲＡＭへ連続アクセスする方法について、従来の技術を説明する。特許文献１による従来の技術の第１の方法は、ＤＲＡＭの例である。すなわち、ＤＲＡＭの各バンクに対して、書き込み又は読み出し動作であるアクセスをしている間に、他のバンクのプリチャージおよびリフレッシュを行うものである。従来の技術の第１の方法では、バンクインターリーブを行うことによって、ＤＲＡＭに対する連続アクセスを実現している。しかしながら、ＳＤＲＡＭの高速な入出力インターフェースに対して、ｔＲＣを適応的に隠蔽化する方法にはなっていない。
　特許文献２による従来の技術の第２の方法は、各バンクの列のデータ全てにアクセスしたタイミングで、別のバンクに連続アクセスが可能なようにＳＤＲＡＭ自体で、バンクの切り替えを適切に行うものである。従来の技術の第２の方法では、ＳＤＲＡＭへ連続アクセスは可能となる。しかしながら、ＳＤＲＡＭ自体が汎用のＳＤＲＡＭとは異なるものとなる。したがって、第２の方法によるＳＤＲＡＭでは、汎用性に問題がある。したがって、ＳＤＲＡＭのコストが高くなる等の問題が生じる。また、映像データの書き込み又は読み出しを行う場合には、映像データを特定のデータ量のパケットに分けて、ＳＤＲＡＭの様々なアドレスに特定の間隔でのアクセスが発生する。しかしながら、ＳＤＲＡＭのランダムアクセスに対するｔＲＣの制限が隠蔽されていないため、アクセスするアドレスによっては連続アクセスできない場合が発生する。
　一般に映像信号の遅延を行う目的で、ＳＤＲＡＭに対して映像信号の書き込み又は読み出しを行う場合には、複数の映像信号の書き込み又は読み出しを行う必要がある。したがって、一般にＳＤＲＡＭ上の書き込み又は読み出しを行うアドレスは、ランダムにかつ頻繁に変化する。
　上記したように、従来の技術では、ＳＤＲＡＭは、映像信号の書き込み又は読み出しを行う際に、ランダムなアドレスに対して発行される連続したアクセスに対応できない。したがって、ＳＤＲＡＭのデータ転送帯域を有効に利用できない問題がある。一方、複雑なアドレス管理と映像データの書き込み又は読み出しの順序を最適化することにより、データ転送帯域を最大限使用する方法も考えられている。しかしながら、この方法では、ＳＤＲＡＭに対する制御コマンドのシーケンスが複雑になる。その結果、ＳＤＲＡＭに対する制御回路にとって大きな負担となっている。また、制御回路及び干渉バッファに用いるメモリの規模が大きくなる等の問題がある。
特開平４－１４９８９２号公報 特開２０００－１４８５８０号公報
　本発明のメモリ制御回路は、複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行うメモリ制御回路であって、アクセス数設定回路と、ＤＲＡＭアクセス制御回路とを備える。
　アクセス数設定回路は、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間とＳＤＲＡＭの動作周波数とＳＤＲＡＭのバンク数とを入力し、ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算する。ＤＲＡＭアクセス制御回路は、アクセス数設定回路により計算されたバンクアクセス数に基づいて、ＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスを出力する。
　このような構成により、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間とＳＤＲＡＭの動作周波数とＳＤＲＡＭのバンク数とからＳＤＲＡＭのバンク毎に発生する書き込み又は読み出しを行う回数を最適化することができ、ＳＤＲＡＭの入出力インターフェースに比べて内部のＤＲＡＭコア部の低速である問題を隠蔽することができ、ＳＤＲＡＭに対して映像信号の書き込み又は読み出しを連続して行うことが可能となる。したがって、ＳＤＲＡＭの持つデータ転送帯域を有効活用することが可能となる。
　また、本発明のメモリ制御方法は、複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行う制御方式であって、アクセス数設定ステップと、ＤＲＡＭアクセス制御ステップとを備える。
　アクセス数設定ステップは、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間と、ＳＤＲＡＭの動作周波数と、ＳＤＲＡＭのバンクス数とを入力とし、ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算する。ＤＲＡＭアクセス制御ステップは、アクセス数設定ステップにより計算されたバンクアクセス数に基づいて、ＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスを出力する。
図１は、本実施の形態におけるメモリ制御回路の構成を示すブロック図である。 図２は、本実施の形態におけるメモリ制御方法を説明するフローチャートである。 図３は、シングルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。 図４は、ＤＤＲ１－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。 図５は、ＤＤＲ２－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。 図６は、本実施の形態におけるアクセス数設定回路の構成を示すブロック図である。 図７Ａは、ＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。 図７Ｂは、ＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。 図８は、ＳＤＲＡＭの物理アドレスに対する論理アドレスのマッピングの説明図である。 図９は、ＳＤＲＡＭの物理アドレスに対する論理アドレスのマッピングの説明図である。 図１０は、ＳＤＲＡＭに対する書き込み時のコマンドシーケンスのタイミングチャートの一例である。 図１１は、ＳＤＲＡＭに対する書き込み時のコマンドシーケンスのタイミングチャートの一例である。 図１２は、ＳＤＲＡＭに対する書き込み時のコマンドシーケンスのタイミングチャートの一例である。 図１３は、ＳＤＲＡＭに対する書き込み時のコマンドシーケンスのタイミングチャートの一例である。
符号の説明
　１　　アクセス数設定回路
　２　　ＤＲＡＭアクセス制御回路
　３　　データ組み立て回路
　４　　ＤＲＡＭ書き込み制御回路
　５　　ＤＲＡＭ読み出し制御回路
　６　　ＤＲＡＭデータバス制御回路
　６０２　　メモリ
　６０４　　算出回路
　６０６　　乗算回路
　６０８　　比較回路
　６１０　　設定回路
　６１２　　クロック数
　６１４　　アクセス時間
　６１８　　同一バンクアクセス周期
　６２０　　活性化の最小間隔時間
　以下、本発明の実施の形態について、図面を用いて説明する。
　（実施の形態）
　以下、本発明に関わるメモリ制御回路の一実施形態について説明する。図１は、本実施の形態におけるメモリ制御回路の構成を示すブロック図である。本実施の形態におけるメモリ制御回路は、複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行う。メモリ制御回路は、アクセス数設定回路１、ＤＲＡＭアクセス制御回路２、データ組み立て回路３、ＤＲＡＭ書き込み制御回路４、ＤＲＡＭ読み出し制御回路５、ＤＲＡＭデータバス制御回路６を備えている。
　アクセス数設定回路１は、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間とＳＤＲＡＭの動作周波数とＳＤＲＡＭのバンク数を入力し、ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算する。そして、アクセス数設定回路１は、ＳＤＲＡＭへ書き込み及び読み出しを行う際の最小データ量に相当するデータサイズＤＳを出力する。
　映像信号をＳＤＲＡＭに書き込む際には、複数の映像信号１～Ｎが、データ組み立て回路３に入力される。そして、データ組み立て回路３は、アクセス数設定回路１から出力されるデータサイズＤＳに基づいて、データサイズＤＳのデータ量のデータ系列Ｗｄ１～ＷｄＮを、映像信号１～Ｎ毎に組み立てる。データ組み立て回路３は、データ系列Ｗｄ１～ＷｄＮとともに、ＳＤＲＡＭの書き込み論理アドレスＷａｄ１～ＷａｄＮを、映像信号１～Ｎ毎に出力する。
　ＤＲＡＭ書き込み制御回路４は、データ組み立て回路３から出力される映像データ毎の書き込み論理アドレスＷａｄ１～ＷａｄＮとデータ系列Ｗｄ１～ＷｄＮとを入力する。そして、ＤＲＡＭ書き込み制御回路４は、調停動作後に、ＳＤＲＡＭへの調停書き込みデータＷＤと調停書き込みアドレスＷＲとを出力する。ＤＲＡＭアクセス制御回路２は、調停書き込みアドレスＷＲから、ＳＤＲＡＭへの書き込み動作を行うためのコマンドシーケンスＣＭＤとアドレスＡＤを出力する。また、ＤＲＡＭデータパス制御回路６は、調停書き込みデータＷＤから双方向バスを通してＳＤＲＡＭへの書き込みデータを出力し、映像信号１～ＮをＳＤＲＡＭの所定のアドレスへ書き込みを行う。
　映像信号１～ＮをＳＤＲＡＭから読み出す際には、複数の映像信号の読み出し要求１～Ｎが、独立にデータ組み立て回路３に入力される。そして、データ組み立て回路３は、アクセス数設定回路１から出力されるデータサイズＤＳに基づいて、データサイズＤＳのデータ量毎にＳＤＲＡＭの読み出しを行うための読み出し論理アドレスＲａｄ１～ＲａｄＮを発生する。
　ＤＲＡＭ読み出し制御回路５は、データ組み立て回路３から出力される映像データ１～Ｎ毎の読み出し論理アドレスＲａｄ１～ＲａｄＮを入力する。そして、ＤＲＡＭ読み出し制御回路５は、調停動作後に、調停読み出しアドレスＲＲをＤＲＡＭアクセス制御回路２へ出力する。ＤＲＡＭアクセス制御回路２は、調停読み出しアドレスＲＲから、ＳＤＲＡＭへの読み出し動作を行うためのコマンドシーケンスＣＭＤとアドレスＡＤを出力する。ＳＤＲＡＭからの読み出し動作を行うコマンドシーケンスＣＭＤに対して、一定のレイテンシー後にＳＤＲＡＭから読み出しデータが双方向バスを通してＤＲＡＭデータパス制御回路６に入力される。ＤＲＡＭデータパス制御回路５は、入力される読み出しデータから、ＳＤＲＡＭ読み出しデータＲＤを、ＤＲＡＭ読み出し制御回路５へ出力する。ＤＲＡＭ読み出し制御回路５は、データ組み立て回路３に対して、ＳＤＲＡＭ読み出しデータＲＤを該当する読み出し要求を出力した回路へ調停読み出しデータＲｄ１～ＲｄＮを出力する。このようにして、メモリ制御回路は、ＳＤＲＡＭから所定のアドレスに格納された映像信号１～Ｎを読み出すことになる。上記したように、ＤＲＡＭアクセス制御回路２は、アクセス数設定回路１により計算されたバンクアクセス数に基づいて、ＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスを出力する。
　図２は、本実施の形態におけるメモリ制御方法を説明するフローチャートである。本実施の形態におけるメモリ制御方法は、複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行う制御方式であって、アクセス数設定ステップと、ＤＲＡＭアクセス制御ステップと、を備える。
　アクセス数設定ステップは、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間と、ＳＤＲＡＭの動作周波数と、ＳＤＲＡＭのバンクス数とを入力し、ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算する（ステップ２１）。ＤＲＡＭアクセス制御ステップは、アクセス数設定ステップにより計算されたバンクアクセス数に基づいて、ＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスを出力する（ステップ２２）。
　すなわち、上記したように、アクセス数設定回路１は、ＳＤＲＡＭへ書き込み及び読み出しを行う際の最小データ量に相当するデータサイズＤＳを出力する。そして、ＤＲＡＭアクセス制御回路２は、データサイズＤＳに基づいて、ＲＡＭアクセス制御回路２と、データ組み立て回路３と、ＤＲＡＭ書き込み制御回路４とにより、複数の映像信号１～ＮをＳＤＲＡＭに書き込む。また、データサイズＤＳに基づいて、データ組み立て回路３と、ＤＲＡＭ読み出し制御回路５と、ＤＲＡＭデータパス制御回路６とにより、映像信号１～ＮがＳＤＲＡＭから読み出される。
　以下、メモリ制御回路のさらに詳細な動作に関して説明を行う。アクセス数設定回路１は、ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間とＳＤＲＡＭの動作周波数とＳＤＲＡＭのバンク数から、全てのバンクに対して書き込み又は読み出しを連続して行うことができるように、各バンクでの書き込み又は読み出し回数を設定する。すなわち、アクセス数設定回路１は、全てのバンクに対して書き込み又は読み出し動作を連続して行った結果、同一バンクに再びアクセスする間隔（以下、「同一バンクアクセス周期」と呼ぶ）をｔＲＣ以上であるように（以下、「連続アクセス条件」と呼ぶ）、又は同一バンクアクセス周期とｔＲＣとを実質的に一致するように、各バンクでの書き込み又は読み出し回数を設定する。ｔＲＣは、ＳＤＲＡＭの種類に関わらずほぼ一定の値となっている。
　次に、以下に示すように、一般のシングルデータレートＳＤＲＡＭに対する各バンクでの書き込み又は読み出し回数の算出方法の例を示す。図３は、シングルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。なお、一例として、メモリ制御回路の各設定は、クロック周波数：１６６ＭＨｚ（クロック周期を表すｔＣＫは、６ｎｓ）、入出力インターフェースの動作周波数：１６６ＭＨｚ（周期６ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：８データ／バーストであるとする。図３に示すように、上段の波形は、ＳＤＲＡＭに入力されるクロック波形を示す。中段の波形は、０から３で示す４つのバンクを順次、アクセスしていることを示している。下段の波形は、ＳＤＲＡＭに入出力されるデータのタイミングを示している。
　バーストレングスが８となるため、シングルデータレートＳＤＲＡＭに対する１回の書き込み又は読み出し動作は８データが最小単位となる。したがって、シングルデータレートＳＤＲＡＭは、１バーストの処理に８クロックの期間が必要となる。バンク数が４であるため、各バンクで１バーストの書き込み又は読み出し動作を行うことによって、４バンク全ての読み出し動作を行うには８クロックの４バンク分となり３２クロックの期間が必要となる。一方、ｔＲＣは、６０ｎｓなので、クロック数に換算すると１０クロックとなり、各バンクで１バースト以上の書き込み又は読み出し動作を行うことで連続アクセス条件を満たすことができる。なお、バーストレングスが４の場合においても、各バンクに対して１バーストのアクセスで同一バンクアクセス周期は１／２の１６クロックとなるが、連続アクセス条件を満たすことになる。
　次に、ＤＤＲ１－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対する各バンクでの書き込み又は読み出し回数の算出方法の例を示す。図４は、ＤＤＲ１－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。なお、一例として、メモリ制御回路の各設定は、クロック周波数：２００ＭＨｚ（クロック周期を表すｔＣＫは、５ｎｓ）、入出力インターフェースの動作周波数：４００ＭＨｚ（周期２．５ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：８データ／バーストであるとする。なお、上段、中段、下段の波形の意味は、図３と同様であるので説明を省略する。
　バーストレングスが８となるため、ＳＤＲＡＭに対する１回の書き込み又は読み出し動作は８データが最小単位となる。したがって、ダブルデータレートＳＤＲＡＭは、１バーストの処理に４クロックの期間が必要となる。バンク数が４であるため、各バンクで１バーストの書き込み又は読み出し動作を行うことによって、４バンク全ての読み出し動作を行うには４クロックの４バンク分となり１６クロックの期間が必要となる。一方、ｔＲＣは、６０ｎｓなので、クロック数に換算すると１２クロックとなり、各バンクで１バースト以上の書き込み又は読み出し動作を行うことで連続アクセス条件を満たすことができる。なお、バーストレングスが４の場合には、各バンクに対して１バーストのアクセスでは同一バンクアクセス周期は１／２の８クロックとなり、連続アクセス条件を満たすことができないが、各バンクに対して２バースト以上のアクセスを行うことで連続アクセス条件を満たすことができる。
　次に、ＤＤＲ２－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対する各バンクでの書き込み又は読み出し回数の算出方法の例を示す。図５は、ＤＤＲ２－ＳＤＲＡＭ規格のダブルデータレートＳＤＲＡＭに対するデータ書き込みのタイミングチャートである。なお、一例として、メモリ制御回路の各設定は、クロック周波数：４００ＭＨｚ（クロック周期を表すｔＣＫは、２．５ｎｓ）、入出力インターフェースの動作周波数：８００ＭＨｚ（周期１．２５ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：８データ／バーストであるとする。なお、上段、中段、下段の波形の意味は、図３、図４と同様であるので説明を省略する。
　上記の例と同様に、各バンクで１バーストの書き込み又は読み出し動作を行う場合には、４バンク全ての読み出し動作を行うには４クロックの４バンク分となり１６クロックの期間が必要となる。一方、ｔＲＣは、６０ｎｓなので、クロック数に換算すると２４クロックとなり、各バンクで１バーストの書き込み又は読み出し動作を行うことでは連続アクセス条件を満たすことができない。
　そこで、本実施の形態では、各バンクに対するアクセス回数を設定することにより、連続アクセス条件を満たすことが可能になるように設定する。例えば、各バンクに対して２バースト以上のアクセスを行うことで、連続アクセス条件を満たすことができる。
　以上の例からも分かるように、ＳＤＲＡＭのバンク数をＮｂ、ＳＤＲＡＭのクロック周期をｔＣＫとした場合に、連続アクセス条件を満たすための各バンクに対する書き込み又は読み出し動作を行う際に必要となる最低処理時間Ｐｂ（ｍｉｎ）は、以下の式で計算できる。
　Ｐｂ（ｍｉｎ）＝ＲＵ（ＲＵ（ｔＲＣ／ＴＣＫ）／Ｎｂ）
　ここで、ＲＵ（）は、（）内の数値、あるいは数式に対して、小数点切り上げ処理を施すことを表す。
　一方、ＳＤＲＡＭの各バンクに対して書き込み又は読み出し動作は、バーストレングス単位でしか行うことができない。したがって、Ｐｂ（ｍｉｎ）をバーストレングス単位で切り上げ処理した結果が、連続アクセス条件を満たす各バンクに対する実際に動作可能な最低処理時間となる。なお、図３、図４では、バンクを昇順に発生しているが、固定順序で４バーストの期間で各バンクに対して一度のアクセスを行うのではあれば、バンクのアクセス順序は任意に設定しても構わない。また、図５においては、２バースト単位でバンクを昇順で発生しているが、この場合も、８バーストの期間で、各バンクに対して連続して２バースト連続アクセスが一度発生する条件さえ満たせば、バンクのアクセス順序は任意に設定しても構わない。
　アクセス数設定回路１から出力されるデータサイズＤＳは、ＳＤＲＡＭのデータバス幅に依存し、全てのバンクに対して連続した書き込み及び読み出しが一巡する期間（以降、「連続データアクセス周期」と呼ぶ）にＳＤＲＡＭとの間で転送するデータの総量を示す値となる。つまり、シングルデータレートのＳＤＲＡＭの場合には、連続データアクセス周期にＳＤＲＡＭとの間でのデータ転送量（以降、「連続アクセスデータ量」と呼ぶ）は、データバス幅と連続データアクセス周期のクロック数の積となる。ダブルデータレートのＳＤＲＡＭの場合には、連続アクセスデータ量は、ＳＤＲＡＭのデータバス幅と連続データアクセス周期のクロック数の積の２倍のデータ量となる。
　ここで、アクセス数設定回路１の具体的な構成の一例について、図６を参照しながら説明する。図６は、本実施の形態におけるアクセス数設定回路１の構成を示すブロック図である。図６に示すように、アクセス数設定回路１は、メモリ６０２と、算出回路６０４と、乗算回路６０６と、比較回路６０８と、設定回路６１０とにより構成されている。メモリ６０２は、上述したＳＤＲＡＭのバンク数、ＳＤＲＡＭのクロック周期、バーストレングスのパラメータ（バーストレングス値の転送データ数）、１バーストレングスのデータ処理に必要なクロック数、ＳＤＲＡＭの同一バンクにおける異なる行に対する等を記録している。メモリ６０２から出力される上記したこれらの所定データのうち活性化の最小間隔時間６２０は、比較回路６０８に入力される。すなわち、各バンクにおける活性に必要な最小間隔時間６２０を記録する記録回路は、メモリ６０２に含まれている。
　算出回路６０４は、メモリ６０２よりＳＤＲＡＭのクロック周期及び１バーストレングスのデータ処理に必要なクロック数６１２を読み出して、クロック周期にクロック数を乗算することにより各バンクに対するアクセス時間６１４を算出する。乗算回路６０６は、アクセス時間６１４とメモリ６０２から読み出したＳＤＲＡＭのバンク数６１６とを乗算した連続データアクセス周期（同一バンクアクセス周期）６１８を算出する。比較回路６０８は、乗算回路６０６により算出した連続データアクセス周期（同一バンクアクセス周期）６１８と、メモリ６０２から読み出した活性化の最小間隔時間６２０とを比較する。設定回路６１０は、比較回路６０８の結果に基づいて各バンクにアクセスするアクセス回数を設定する。
　この構成に基づいて、アクセス数設定回路１の具体的な動作の一例について、図７Ａ、図７Ｂを参照しながら説明する。なお、これらの図に用いた値は、説明の簡単化のために、上述した例で使用した値と同じ値を使用している。つまり、クロック周波数：４００ＭＨｚ（クロック周期を表すｔＣＫは、２．５ｎｓ）、入出力インターフェースの動作周波数：８００ＭＨｚ（周期１．２５ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：、８データ／バーストのＳＤＲＡＭの動作パラメータを用いて説明する。なお、上段、中段、下段の波形の意味は、図３、図４、図５と同様であるので説明を省略する。
　バーストレングスが８となるため、ＳＤＲＡＭに対する１回の書き込み又は読み出し動作は８データが最小単位となり、ダブルデータレートで動作するため、１バーストの処理に４クロックの期間が必要となる。
　まず、最初にメモリ６０２から、ＳＤＲＡＭのクロック周期（この例においては２．５ｎｓ）及びバーストレングスのパラメータ（この例においては８データ／バースト）に基づいて算出された１バーストレングスのデータ処理に必要なクロック数６１２（この例においては４クロック）を読み出して、クロック周期にクロック数を乗算することにより各バンクに対するアクセス時間（この例の場合には２．５×４＝１０ｎｓ）６１４を算出回路６０４により算出する。
　次に、上述した算出回路６０４により算出したアクセス時間（１０ｎｓ）６１４とメモリ６０２から読み出したＳＤＲＡＭのバンク数６１６（この例においては４バンク）を乗算した連続データアクセス周期（同一バンクアクセス周期）６１８（この例においては、１０ｎｓ×４＝４０ｎｓ）を乗算回路６０６により算出する。
　次に、上述した乗算回路６０６により算出した同一バンクアクセス周期６１８（４０ｎｓ）とメモリから読み出した活性化の最小間隔時間６２０（この例においては、６０ｎｓ）とを比較回路６０８により比較する。この場合、図７Ａに示すように、活性化の最小間隔時間６２０よりも同一バンクアクセス周期６１８（４０ｎｓ）の値が小さいため、その差分である２０ｎｓ分だけこのメモリ制御回路はメモリにアクセスすることができない。そこで、本発明においては、図７Ｂに示すように、この場合には設定回路６１０により、メモリに格納されたクロック数６１２（この例においては８クロック）を変更する。この後は、クロック数６１２を変更して、上述した処理を再度繰り返す。
　具体的には、メモリ６０２から、ＳＤＲＡＭのクロック周期（この例においては２．５ｎｓ）及び設定回路６１０により設定されたクロック数６１２（この例においては８クロック）を読み出して、クロック周期にクロック数６１２を乗算することにより各バンクに対するアクセス時間（この例の場合には２．５×８＝２０ｎｓ）６１４を算出回路６０４により算出する。
　次に、上述した算出回路６０４により算出したアクセス時間（２０ｎｓ）６１４とメモリ６０２から読み出したＳＤＲＡＭのバンク数６１６（この例においては４バンク）を乗算した連続データアクセス周期（同一バンクアクセス周期）６１８（この例においては、２０ｎｓ×４＝８０ｎｓ）を乗算回路６０６により算出する。
　次に、上述した乗算回路６０６により算出した同一バンクアクセス周期６１８（８０ｎｓ）とメモリから読み出した活性化の最小間隔時間６２０（この例においては、６０ｎｓ）とを比較回路により比較する。この場合、図７Ｂに示すように、活性化の最小間隔時間６２０よりも同一バンクアクセス周期６１８（８０ｎｓ）の値が大きい。この場合には、メモリ制御回路は、メモリが使用されていない時間がなく、ＳＤＲＡＭのクロック周期の速度が向上した場合であっても、メモリに効率的にアクセスすることが可能になるものである。
　データ組み立て回路３は、連続アクセスデータ量をＳＤＲＡＭに書き込み及び読み出しを行う際の最小単位として動作する。つまり、ＳＤＲＡＭに対して書き込み及び読み出しを行う際のＳＤＲＡＭの論理アドレスは、連続アクセスデータ量を最小単位とした値となる。例えば、以下に示すＳＤＲＡＭの使用形態では、バーストレングス：８、データバス幅：１６、連続データアクセス周期：４バースト（各バンク１バーストのアクセス）、ＳＤＲＡＭ列ビット幅：８ビット、ＳＤＲＡＭ行ビット幅：１２ビット、ＳＤＲＡＭバンク数：４（２ビット）であると仮定する。
　連続アクセスデータ量は、バーストレングスと、データバス幅と、連続データアクセス周期との積となり、５１２ビットとなる。また、ＳＤＲＡＭの物理アドレスに対する論理アドレスのマッピングの一例を図８に示す。物理アドレスは、行、列、バンクのアドレスのビット幅の合計になり２４ビットの構成となっている。しかし、論理アドレスは、バーストレングを８としているため、列方向の最下位の３ビットとバンクの２ビットは論理アドレスとしてアクセスすることができなくなり、列方向で５ビット、行方向で１２ビットの合計１７ビットのアドレス空間となる。図８では、論理アドレスの構成を最下位ビットから列、行と昇順に並べているが、論理アドレスの並べ方に制限はない。
　さらに、以下に示すＳＤＲＡＭの使用形態では、バーストレングス：８、データバス幅：１６、連続データアクセス周期：８バースト（各バンク２バーストのアクセス）、ＳＤＲＡＭ列ビット幅：８ビット、ＳＤＲＡＭ行ビット幅：１２ビット、ＳＤＲＡＭバンク数：４（２ビット）であると仮定する。
　連続アクセスデータ量はバーストレングス、データバス幅、連続データアクセス周期との積となり１０２４ビットとなる。また、ＳＤＲＡＭの物理アドレスに対する論理アドレスのマッピングの一例を図９に示す。物理アドレスは、行、列、バンクのアドレスのビット幅の合計になり２４ビットの構成となっている。しかし、論理アドレスは、バーストレングが８であり、各バンクに対して２バーストの連続アクセスを行うため列方向の最下位の４ビットとバンクの２ビットは論理アドレスとしてアクセスすることができなくなり、列方向で４ビット、行方向で１２ビットの合計１６ビットのアドレス空間となる。図９では、論理アドレスの構成を最下位ビットから列、行と昇順に並べているが、論理アドレスの並べ方に制限はない。
　ＤＲＡＭアクセス制御回路２は、データ組み立て回路３から出力される調停後の論理アドレスである調停書き込みアドレスＷＲ又は調停読み出しアドレスＲＲを入力としてＳＤＲＡＭに対するコマンドシーケンスＣＭＤとアドレスＡＤを出力する。以下、ＤＲＡＭアクセス制御回路２におけるコマンドシーケンスとアドレスの発生する動作を説明する。
　ＳＤＲＡＭに対してバーストレングスに従って、書き込み及び読み出しを行う際には、対象とするバンクと行アドレスを指定してアクセス対象となる行に対してアクティブ（ＡＣＴＩＶＥ）コマンドを発行し活性化（アクティベート）を行う。バンク毎に活性化された行に対して、列方向の所定のアドレスに対して書き込み及び読み出しを行う必要がある。
　ＳＤＲＡＭに対して書き込みを行う際には、列アドレスとバンクを指定して既に活性化された行に対してライトコマンドを発行して書き込み動作を行う。この際、１回のライトコマンドに対してバーストレングスで指定される期間の書き込みがＳＤＲＡＭに対して行われる。２回以上の連続したバーストの書き込みを行うには、バーストレングスに相当する時間間隔をあけてライトコマンドを連続して発行する必要がある。また、ライトコマンドに対してＳＤＲＡＭへ書き込むデータは、ライトコマンドを発行するタイミングに対して所定のタイミングでＳＤＲＡＭへ入力する必要がある。ＤＲＡＭデータパス制御回路６は、ライトコマンドを発行するタイミングに従って、所定のタイミングでＳＤＲＡＭへの書き込みデータをＳＤＲＡＭへ入力する。また、各バンクに対して、所定の書き込み動作が終了した際には、該当バンクに対してプリチャージを行って、活性化しているバンクを非活性状態にする必要がある。
　ＳＤＲＡＭから読み出しを行う際には、ＳＤＲＡＭに対して発行するコマンドシーケンスとアドレスは書き込み時と同様になる。書き込み時には、ライトコマンドを発行するタイミングに同期してＳＤＲＡＭへ書き込むデータを出力する。しかし、読み出し時には、リードコマンドから所定のレイテンシー後にＳＤＲＡＭから読み出しデータが出力されるため、ＤＲＡＭデータパス制御回路６にてＳＤＲＡＭから出力された読み出しデータを、読み出し要求を出力した回路へ出力する必要がある。
　ＳＤＲＡＭにはアクセスする際に上で述べたようなシーケンスにおける制限があるため、ＳＤＲＡＭの各バンクに対して以下のコマンドを発行する必要がある。
　（１）行の活性化
　（２）ライト又はリードコマンドの発行
　（３）プリチャージ実行
　従って、ＳＤＲＡＭに対して連続したアクセスを行う場合には、同一バンクアクセス周期６１８内に上記のコマンドをバンク数だけ発行する必要がある。
　以上のことから、ＤＲＡＭアクセス制御回路２から出力されるＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスは、各バンクに対する、１回の活性化と１回以上の連続した書き込み又は読み出しと１回のプリチャージとで終了する。
　図１０は、ＳＤＲＡＭに対する書き込み時のコマンドシーケンスのタイミングチャートの一例である。ここで、クロック周波数：１６６ＭＨｚ（クロック周期を表すｔＣＫは、６ｎｓ）、入出力インターフェースの動作周波数：１６６ＭＨｚ（周期６ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：８データ／バーストである。
　図１０に示すように、最上段の波形は、ＳＤＲＡＭに柳力されるクロック波形を示す。２段目の波形は、０から３で示す４つのバンクにアクセスしている順番を示している。３段目の波形は、各バンクに対するコマンドのシーケンスを示している。アクティベートのコマンドは、Ａで示している。ライトコマンドは、Ｗで示している。プリチャージコマンドは、Ｐで示している。４段目の波形は、論理アドレスを示している。行アドレスは、Ａｒ、Ｂｒで示している。また、列アドレスは、Ａｃ、Ｂｃで示している。５段目の波形は、ＳＤＲＡＭに書き込むデータのタイミングを示している。
　図１０に示すように、バンクに対するアクティベートとライトコマンドは４クロックの間隔を開けて発行する。プリチャージに関しては、書き込みデータをＳＤＲＡＭに対してバースト分書き込んだ後の所定の時間後に、はじめて実行することができる。そのため、対象となるバンクの次に続くバンクに対するライトコマンドに続けて、プリチャージを行っている。また、ＳＤＲＡＭのアドレスは、初期の４バースト間は、行アドレスＡｒ、列アドレスＡｃに対して各バンクにＳＤＲＡＭに８個のデータを書き込む。このシーケンスの後に続くバンク０からは、上記アドレスとは異なる論理アドレス（行アドレスＢｒ、列アドレスＢｃ）に対して連続した書き込みが行われる。連続したＳＤＲＡＭへの書き込みを行うことができる。
　別のコマンドシーケンスのタイミングチャートの一例として、図１１は、各バンクに対して２バーストのアクセスを行った場合のタイミングチャートである。なお、ここでは、想定するＳＤＲＡＭのとして、クロック周波数：４００ＭＨｚ（クロック周期を表すｔＣＫは、２．５ｎｓ）、入出力インターフェースの動作周波数：８００ＭＨｚ（周期１．２５ｎｓ）、バンク数：４バンク、ｔＲＣ：６０ｎｓ、バーストレングス：８データ／バーストであると仮定する。
　なお、各段の波形の意味は、図１０と同様の部分は説明を省略する。図１０と異なるのは、４段目の波形である論理アドレスである。列アドレスＡｃ+８は、列アドレスＡｃから８データ分だけ離れたアドレスを示している。同様に、列アドレスＢｃ+８は、列アドレスＢｃから８データ分だけ離れたアドレスを示している。
　各バンクにおいて、１回のアクティベートを行った後に２回のライトコマンドを発行し、各バンクに２バーストの期間連続してＳＤＲＡＭへ書き込みを行っている。２バースト毎の処理を行っていること以外は、上記タイミングチャートと同等の動作を行っている。なお、本実施例では、各バンクに対して１バーストと連続した２バーストの書き込みを行っているが、同一バンクアクセス周期６１８が長くなるが、各バンクに対して３回以上の連続した書き込みを行ってもよい。
　なお、アクティベート、ライト、プリチャージのそれぞれのコマンドに関しては、ＳＤＲＡＭのコマンドシーケンスの制約に従って、ＳＤＲＡＭからの連続読み出しを行うことが可能であれば、本実施例に示したシーケンスに従う必要はない。なお、ＳＤＲＡＭから読み出しを行う際にも、同様なタイミングでコマンドシーケンスを発生することが可能である。
　また、ＳＤＲＡＭへのコマンドには、オートプリチャージ付きのライトコマンド及びリードコマンドがあり、例えば１回のオートプリチャージ付きのライトコマンドを発行することにより、ライトコマンドと一定の時間後にプリチャージをＳＤＲＡＭ内部で自動的に発生することが可能である。また、オートプリチャージ付きのライト又はリードコマンドを使用することにより、コマンド発生の頻度を下げることができるため、コマンドシーケンの発生回路規模の低減と電力を削減することができる。
　すなわち、ＤＲＡＭアクセス制御回路２から出力されるＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスは、各バンクに対する、１回の活性化と１回のオートプリチャージ付きの書き込み又は読み出しとで終了してもよい。
　各バンクに対してアクティブ、ライト、プリチャージの３つのコマンドを一回ずつ発行しているコマンドシーケンスでは、各バンクにアクティブとオートプリチャージ付きのライトコマンドに置き換えることが可能である。図１２は、各バンクにアクティブとオートプリチャージ付きのライトコマンドを発行しているコマンドシーケンスの一例である。
　なお、各段の波形の意味は、図１０と同様の部分は説明を省略する。図１０と異なるのは、３段目の波形である各バンクに対するコマンドのシーケンスである。
　オートプリチャージ付きのライトコマンドをＷｐで示している。
　各バンクに対して、１回のアクティベートと２回以上のライトコマンドと１回のプリチャージを行っているコマンドシーケンスでは、プリチャージコマンドとその前に同一バンクに対して行っているライトコマンドをオートプリチャージ付きのライトコマンドに置き換えることが可能である。図１３は、各バンクにアクティブと一回のライトコマンドとオートプリチャージ付きのライトコマンドを発行しているコマンドシーケンスの一例である。なお、各段の波形の意味は、図１１と図１２とで説明したので、説明を省略する。
　本実施例では、各バンクに対して１バーストと連続した２バーストの書き込みを行っているが、同一バンクアクセス周期６１８が長くなるが、各バンクに対して３回以上の連続した書き込みを行ってもよい。すなわち、ＤＲＡＭアクセス制御回路２から出力されるＳＤＲＡＭの各バンクに対する書き込み又は読み出しするシーケンスは、各バンクに対する、１回の活性化と１回以上の書き込み又は読み出しと１回のオートプリチャージ付きの書き込み又は読み出しとで終了してもよい。
　なお、アクティベート、ライト、プリチャージのそれぞれのコマンドに関しては、ＳＤＲＡＭのコマンドシーケンスの制約に従って、ＳＤＲＡＭからの連続読み出しを行うことが可能であれば、前述したシーケンスに従う必要はない。また、ＳＤＲＡＭから読み出しを行う際にも、同様なタイミングでコマンドシーケンスを発生することが可能である。
　なお、各バンクに対して書き込み及び読み出しを連続して行う回数を増やすことにより、プリチャージの頻度を減らすことができ、ＳＤＲＡＭの消費電力を削減することが可能である。一方、各バンクに対して書き込み及び読み出しを連続して行う回数を増やすことになり、連続アクセスデータ量が大きくなる。そのため、連続アクセスデータ量未満のアクセスが発生した場合においても、連続アクセスデータ量のアクセスにデータ量が切り上げられるため、消費電力とＳＤＲＡＭのメモリ容量さらには、連続アクセスデータ量未満のアクセスが発生した場合のデータ転送効率の悪化等と考えて最適な連続アクセスデータ量を決める必要がある。また、ＳＤＲＡＭのメモリ容量が逼迫している場合には、ＳＤＲＡＭに対して連続アクセスができなくなりデータ転送効率は下がるが、同一バンクアクセス周期未満で書き込み及び読み出し動作を停止し、ＳＤＲＡＭのメモリ容量の使用効率を高めることも可能である。
　本発明は、ＳＤＲＡＭ等のメモリ制御に利用することができる。

Claims (9)

  1. 複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行うメモリ制御回路であって、
    前記ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間と前記ＳＤＲＡＭの動作周波数と前記ＳＤＲＡＭのバンク数とを入力し、前記ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算するアクセス数設定回路と、
    前記アクセス数設定回路により計算された前記バンクアクセス数に基づいて、前記ＳＤＲＡＭの前記各バンクに対する書き込み又は読み出しするシーケンスを出力するＤＲＡＭアクセス制御回路と、
    を備えるメモリ制御回路。
  2. 前記ＤＲＡＭアクセス制御回路から出力される前記ＳＤＲＡＭの前記各バンクに対する書き込み又は読み出しする前記シーケンスは、前記各バンクに対する、
    １回の活性化と
    １回以上の連続した書き込み又は読み出しと
    １回のプリチャージとで
    終了する請求項１に記載のメモリ制御回路。
  3. 前記ＤＲＡＭアクセス制御回路から出力される前記ＳＤＲＡＭの前記各バンクに対する書き込み又は読み出しする前記シーケンスは、前記各バンクに対する
    １回の活性化と
    １回のオートプリチャージ付きの書き込み又は読み出しとで
    終了する請求項１に記載のメモリ制御回路。
  4. 前記ＤＲＡＭアクセス制御回路から出力される前記ＳＤＲＡＭの前記各バンクに対する書き込み又は読み出しする前記シーケンスは、前記各バンクに対する
    １回の活性化と
    １回以上の書き込み又は読み出しと
    １回のオートプリチャージ付きの書き込み又は読み出しとで
    終了する請求項１に記載のメモリ制御回路。
  5. 前記アクセス数設定回路は、
    前記ＳＤＲＡＭのクロック周期と前記各バンクにアクセスするクロック回数から前記各バンクのアクセス時間を算出する算出回路と、
    前記算出回路により算出されたアクセス時間と前記ＳＤＲＡＭのバンク数を乗算し、再度同じバンクにアクセスするまでの待機時間である同一バンクアクセス周期を算出する乗算回路と、
    前記各バンクにおける活性に必要な最小間隔時間を記録する記録回路と、
    前記乗算回路により算出した前記同一バンクアクセス周期と前記記録回路に記録した前記最小間隔時間とを比較する比較回路と、
    前記比較回路の結果により、前記各バンクにアクセスするクロック回数を設定する設定回路と、
    を備えた請求項１記載のメモリ制御回路。
  6. 前記アクセス数設定回路は、前記同一バンクアクセス周期と前記最小間隔時間とを、実質的に一致するように設定する請求項５記載のメモリ制御回路。
  7. 前記アクセス数設定回路は、前記同一バンクアクセス周期を前記最小間隔時間以上であるように設定する請求項５記載のメモリ制御回路。
  8. 前記アクセス数設定回路は、前記同一バンクアクセス周期を前記最小間隔時間以上であるように設定する請求項６記載のメモリ制御回路。
  9. 複数のバンクを有するＳＤＲＡＭに画像データの書き込み及び読み出しを行う制御方式であって、
    前記ＳＤＲＡＭの同一バンクにおける異なる行に対する活性化の最小間隔時間と、前記ＳＤＲＡＭの動作周波数と、前記ＳＤＲＡＭのバンク数とを入力とし、前記ＳＤＲＡＭの各バンクに対する連続して書き込み又は読み出しする回数であるバンクアクセス数を計算するアクセス数設定ステップと、
    前記アクセス数設定ステップにより計算された前記バンクアクセス数に基づいて、前記ＳＤＲＡＭの前記各バンクに対する書き込み又は読み出しするシーケンスを出力するＤＲＡＭアクセス制御ステップと、
    を備える、メモリ制御方法。
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