WO2016185879A1 - メモリ制御回路およびメモリ制御方法 - Google Patents

メモリ制御回路およびメモリ制御方法 Download PDF

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孝博 五十嵐
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    • G06F2212/1016—Performance improvement

Definitions

  • This disclosure relates to a memory control circuit and a memory control method applied to a memory having a bank group function.
  • the recent DDR4 standard employs a bank group that divides banks into two or four groups, without increasing the number of data read in parallel from the memory cell array (without increasing the number of data to prefetch).
  • the data transfer bandwidth of (Input / Output) is doubled compared to the old standard DDR3.
  • interleaving bank groups does not always increase the data transfer bandwidth, but may decrease it. Therefore, it is necessary to appropriately determine whether or not to perform bank group interleaving. It may be possible to obtain a higher data transfer band by determining whether or not to perform interleaving of the bank group according to the WRITE / READ access pattern to the memory and the memory specification, particularly, the command interval.
  • Patent Documents 1 to 3 do not propose a technique for improving data transfer efficiency in consideration of bank groups.
  • a memory control circuit includes: a first issue mode that issues a plurality of control commands without performing bank group interleaving; and a second that issues a plurality of control commands by performing bank group interleaving. And a memory control unit for issuing a control command to a plurality of bank groups in a memory having a bank group function.
  • a memory control method includes: a first issue mode that issues a plurality of control commands without performing bank group interleaving; and a second issue mode that issues a plurality of control commands by performing bank group interleaving.
  • the issuance mode is selectively used to issue a control command to a plurality of bank groups in a memory having a bank group function.
  • the plurality of control commands when issuing a control command to a plurality of bank groups in a memory having a bank group function, the plurality of control commands are performed without performing bank group interleaving. And a second issue mode in which a plurality of control commands are issued by performing bank group interleaving are selectively used.
  • the memory control circuit or the memory control method when issuing a control command to a plurality of bank groups, whether or not to perform bank group interleaving is appropriately selected. Therefore, the data transfer efficiency can be improved. Note that the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 10 is a timing diagram illustrating a first example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 10 is a timing diagram illustrating a second example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 10 is a timing diagram illustrating an example of control command issuance timing when bank group interleaving is not performed and only READ is performed. It is a timing chart showing an example of the issue timing of a control command when performing bank group interleaving and performing only WRITE.
  • FIG. 10 is a timing diagram illustrating a first example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 10 is a timing diagram illustrating a second example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 10 is a timing diagram illustrating an example of control command issuance timing when bank group interleaving is not performed and only READ
  • FIG. 10 is a timing diagram illustrating an example of a control command issuance timing when bank group interleaving is not performed and only WRITE is performed.
  • FIG. 6 is a timing chart showing a first example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating a second example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating a third example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating a fourth example of switching from WRITE to READ. It is a timing chart showing an example of the issue timing of a control command when performing bank group interleaving and performing only READ.
  • FIG. 6 is a timing chart showing a first example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating a second example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating a third example of switching from WRITE to READ.
  • FIG. 10 is a timing diagram illustrating an example of a control command issuance timing when bank group interleaving is not performed and only WRITE is performed. It is the figure which simplified and showed the timing diagram of FIG. 11 and FIG.
  • FIG. 6 is a timing diagram showing a comparison between a case where bank group interleaving is performed and a case where bank group interleaving is not performed when READ is performed between WRITE and WRITE.
  • FIG. 5 is a timing diagram showing a comparison of command issue patterns when bank group interleaving is performed and when bank group interleaving is not performed when READ is performed. It is explanatory drawing which shows an example of the data array of READ in the case where it does not perform with the bank group interleaving. It is explanatory drawing which shows the operation example in the case of switching the mode of bank group interleaving with an arbiter.
  • Memory bus system including memory control circuit 1.1 Configuration (FIG. 1) 1.2 Operation 1.2.1 Control operation for READ only (Figs. 2 to 4) 1.2.2 Control operation for WRITE only (Figs. 5-6) 1.2.3 Control operation including WRITE and READ (FIGS. 7 to 17) 1.3 Effects Other embodiments
  • FIG. 1 illustrates a configuration example of a memory bus system including a memory control circuit according to an embodiment of the present disclosure.
  • the memory bus system 1 includes one or more bus masters, a memory control unit 30, and a DDR-PHY (physical interface) 40.
  • the bus master includes, for example, a plurality of READ masters 11 and 12 and a plurality of WRITE masters 21 and 22.
  • the memory control unit 30 includes an arbiter 31 and a memory controller 32.
  • the memory control unit 30 also has a buffer (not shown).
  • the memory 50 is a memory having a bank group function, for example, DDR4 or GDDR5 (Graphics Double Data Rate 5) memory.
  • FIG. 1 shows an example in which the memory 50 includes two DRAMs 51 and 52 corresponding to the two bank groups BG0 and BG1, but the number of bank groups and the number of DRAMs are not limited to this example.
  • Each of the DRAMs 51 and 52 has a plurality of banks Bank0, Bank1, Bank2, and Bank3.
  • Each of the READ masters 11 and 12 makes a READ (read) request to the memory 50.
  • Each of the READ masters 11 and 12 supplies a read address to the memory 50 via the memory control unit 30 and the DDR-PHY 40. Also, each of the READ masters 11 and 12 receives read data read from the memory 50 via the DDR-PHY 40 and the memory control unit 30.
  • FIG. 1 shows an example in which two READ masters are configured, the number of READ masters is not limited to this example.
  • Each of the WRITE masters 21 and 22 makes a WRITE (write) request to the memory 50.
  • Each of the WRITE masters 21 and 22 supplies a write (WRITE) address to the memory 50 via the memory control unit 30 and the DDR-PHY 40.
  • the WRITE masters 21 and 22 supply write data to the memory 50 to the memory control unit 30 via the memory control unit 30 and the DDR-PHY 40, respectively.
  • FIG. 1 shows an example in which there are two WRITE masters, the number of WRITE masters is not limited to this example.
  • the memory control unit 30 generates a control command in response to requests from the READ masters 11 and 12 and the WRITE masters 21 and 22, and supplies the control command to the memory 50 via the DDR-PHY 40.
  • Control commands include a READ command, a WRITE command, an ACT command, and a PRE command.
  • the arbiter 31 arbitrates requests from the READ masters 11 and 12 and the WRITE masters 21 and 22, and determines the order of the requests.
  • the input / output of a request to the arbiter 31 is generally defined by a protocol for accessing the memory 50, such as AHB (Advanced High-performance Bus), AXI (Advanced eXtensible Interface), or OCP (Open Core Protocol).
  • AHB Advanced High-performance Bus
  • AXI Advanced eXtensible Interface
  • OCP Open Core Protocol
  • the memory controller 32 controls the operation of the memory 50 based on an instruction from the arbiter 31.
  • the memory controller 32 converts an output from the arbiter 31 into a DRAM access protocol and generates a control command.
  • the DDR-PHY 40 is a physical layer interface that connects the memory controller 32 and the DRAMs 51 and 52 of the memory 50.
  • the DDR-PHY 40 may be connected to each of the DRAMs 51 and 52 via an I / O terminal (not shown).
  • the memory control unit 30 issues a first issue mode in which a plurality of control commands are issued without performing bank group interleaving, and a second issue mode in which a plurality of control commands are issued by performing bank group interleaving.
  • a control command is issued to a plurality of bank groups BGO and BG1 in the memory 50 by selectively using the issue mode.
  • the memory control unit 30 issues at least one of a WRITE command and a READ command a plurality of times as a control command to a plurality of bank groups.
  • the data transfer efficiency is higher when a plurality of control commands are continuously issued to the same bank group based on the command interval of the control command defined in the specification. If it is determined, the first issue mode is selected. In addition, when it is determined that the data transfer efficiency is higher when the plurality of control commands are alternately issued between two or more different bank groups, the second issue mode is selected.
  • Bank Group Interleave may be abbreviated as BGI.
  • BGI-off the first issue mode for issuing a plurality of control commands without performing bank group interleaving
  • BGI-on the second issue mode for issuing a plurality of control commands by performing bank group interleaving
  • the two modes of BGI-off and BGI-on are collectively referred to as a BGI mode, an issue mode, or a bank group interleave mode.
  • the bank group interleaving mode is determined as follows, for example.
  • RAS Row Address Strobe, ACT command.
  • the DRAMs 51 and 52 receive the Row address.
  • CAS Column Address Strobe, WRITE command or READ command.
  • the DRAMs 51 and 52 receive the column address.
  • BL ... Burst Length CL Time from when the CAS Latency, READ command is validated until the start of READ data output. Also written as RL.
  • CWL Time from when the CAS Write Latency and WRITE commands are validated until the start of WRITE data input. Also written as WL. BC ...
  • DRAMs 51 and 52 of the memory 50 are DDR4-2400 standards.
  • BL 8 and 16 bits / I / O
  • This access pattern can be considered as the minimum unit of random access because the data transfer efficiency can be kept constant even if a row address that is opened every 4096 bits is freely selected.
  • this is referred to as a “basic access pattern”.
  • FIG. 2 shows a first example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 3 shows a second example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 4 shows an example of control command issuance timing when bank group interleaving is not performed and only READ is performed.
  • FIG. 2 is an example in which the pattern of Bank 0 is shifted by 8 clocks to form the pattern of Bank 1, but in the example of FIG. 2, the ACT command and the READ command collide with each other.
  • FIG. 3 is an example in which the requests of Bank 1 and Bank 3 are shifted by one clock to eliminate the collision. Note that since the PRE command can be concealed by the READ / WRITE command with AutoPrecharge, there is no need to perform a shift to avoid a collision.
  • FIG. 5 shows an example of control command issuance timing when bank group interleaving is performed and only WRITE is performed.
  • FIG. 6 shows an example of control command issuance timing when bank group interleaving is not performed and only WRITE is performed.
  • the memory control unit 30 measures the number of commands of the WRITE command and the READ command until the switching from the WRITE command to the READ command and from the READ command to the WRITE command, and issues a command of the READ command sandwiched between the WRITE commands. If the number is equal to or greater than a predetermined value, the second issue mode is selected and a READ command is issued. If it is less than the predetermined value, the same issue mode as the WRITE command immediately before issuing the READ command is selected to issue the READ command.
  • the memory control unit 30 measures the number of commands of the WRITE command and the READ command until the change from the READ command to the WRITE command and from the WRITE command to the READ command, and continues the WRITE between the READ commands.
  • the number of commands issued is greater than or equal to a predetermined value
  • the first issue mode is selected and a WRITE command is issued. If the value is less than the predetermined value, the same issue mode as the READ command immediately before issuing the WRITE command is selected and the WRITE command is issued.
  • FIG. 7 shows a first example of the timing of switching from WRITE to READ.
  • the upper part of FIG. 7 shows a first example in which WRITE is performed with BGI-on and then READ is performed with BGI-on.
  • the lower part of FIG. 7 shows a first example in which WRITE is performed with BGI-off and then READ is performed with BGI-on.
  • FIG. 7 shows an example in which the ACT command and the PRE command are not issued in switching from WRITE to READ.
  • FIG. 8 shows a second example of the switching timing from WRITE to READ.
  • the upper part of FIG. 8 shows a second example in which WRITE is performed with BGI-on and then READ is performed with BGI-on.
  • the lower part of FIG. 8 shows a second example in which WRITE is performed using BGI-on and then READ is performed using BGI-off.
  • FIG. 9 shows a third example of the timing of switching from WRITE to READ.
  • FIG. 9 shows an example in which WRITE is performed with BGI-off and then READ is performed with BGI-on.
  • FIG. 10 shows a fourth example of the switching timing from WRITE to READ.
  • FIG. 10 shows an example in which WRITE is performed using BGI-on and then READ is performed using BGI-on.
  • DRAMs 51 and 52 transfer data in half duplex with bidirectional I / O. For this reason, in order to achieve the above-described data transfer efficiency in the case of only READ or WRITE, it is premised that READ and WRITE are performed as continuously as possible. This is because, when switching from READ to WRITE or from WRITE to READ, the drive direction of the data pin is switched, and therefore an invalid time (data transfer cannot be performed) occurs. However, depending on the system request for the memory bus, the number of WRITE requests is significantly smaller than that of READ, but it may be necessary to perform a short WRITE in the middle of successive READs, such as when the WRITE request cannot be waited.
  • FIG. 11 shows an example of control command issuance timing when bank group interleaving is performed and only READ is performed.
  • FIG. 12 shows an example of control command issuance timing when bank group interleaving is not performed and only WRITE is performed.
  • FIG. 13 shows a simplified timing diagram of FIG. 11 and FIG. As described above, when only READ is performed, data transfer efficiency is better when BGI-on is used and READ commands are issued alternately between a plurality of bank groups. When only WRITE is performed, data transfer efficiency is better when BGI-off is issued and WRITE commands are issued alternately between a plurality of bank groups.
  • FIG. 14 shows a case in which READ is performed between BGI-off WRITE and BGI-off WRITE when READ is set to BGI-on (upper stage of FIG. 14) and BGI-off (FIG. 14). (Lower)).
  • BGI-on the period of only READ is shorter.
  • the switching timing from READ to WRITE is earlier, and the WRITE command after READ can be issued earlier.
  • FIG. 15 shows a comparison of command issuance patterns when performing bank group interleaving and when performing bank group interleaving.
  • FIG. 16 shows an example of the data read order between the DRAMs 51 and 52 and the memory controller 32 corresponding to the command issue pattern of FIG. 15 and the data transfer order between the memory controller 32 and the READ masters 11 and 12.
  • the upper stage shows the case of BGI-on
  • the lower stage shows the case of BGI-off.
  • data is alternately read from DRAMs 51 and 52 (bank groups BG0 and BG1).
  • the memory controller 32 adjusts the data arrangement so that the respective data from the bank groups BG0 and BG1 are continuous, and transfers them to the READ masters 11 and 12.
  • FIG. 17 shows an operation example when the arbiter 31 switches the BGI mode.
  • FIG. 17 shows, in order from the top, the request timing of the READ master 11 (READ master # 1), the request timing of the READ master 12 (READ master # 2), and the request of the WRITE master 21 (WRITE master # 1). And the request timing of the WRITE master 22 (WRITE master # 2).
  • FIG. 17 further shows the timing of the request output from the arbiter 31 based on the requests from the READ masters 11 and 12 and the WRITE masters 21 and 22.
  • a READ request is written as R #
  • a WRITE request is written as W #.
  • the type of BGI mode selected by the arbiter 31 is indicated by on and off.
  • the arbiter 31 does not change after the access arbitration order between a plurality of bus masters is determined. In other words, functions such as “perform READ and WRITE as continuously as possible” are usually realized by the arbiter 31.
  • the arbiter 31 holds a timer that counts the time with the READ or WRITE switching time as a trigger. Alternatively, the arbiter 31 holds a counter that counts the number of requests.
  • the arbiter 31 selects the BGI mode with the highest data transfer efficiency. For example, in the example of DDR4-2400, READ selects BGI-on and WRITE selects BGI-off.
  • the arbiter 31 selects a BGI mode in which READ has good data transfer efficiency. For example, in the example of DDR4-2400, BGI-on is selected.
  • the arbiter 31 selects a BGI mode in which WRITE has high data transfer efficiency. For example, in the example of DDR4-2400, BGI-off is selected.
  • the BGI mode may be used because efficiency is not increased because there is little valid data in the first place.
  • FIG. 17 shows an example in which a fixed request is buffered until the BGI mode is determined and the determination of the BGI mode is reserved.
  • the present technology can take the following configurations. (1) Selectively using a first issue mode for issuing a plurality of control commands without performing bank group interleaving and a second issue mode for issuing a plurality of control commands by performing bank group interleaving; A memory control circuit comprising a memory control unit that issues the control command to a plurality of bank groups in a memory having a function. (2) The memory is When the plurality of control commands are continuously issued to the same bank group and when the plurality of control commands are alternately issued to the two or more different bank groups, The memory control circuit according to (1), wherein the minimum number of cycles is different.
  • the memory control unit The memory control circuit according to (1) or (2), wherein at least one of a WRITE command and a READ command is issued a plurality of times as the control command to a plurality of the bank groups.
  • the memory control unit When issuing the control command, Based on the command interval of the control command defined in the specification, When it is determined that data transfer efficiency is higher when the plurality of control commands are continuously issued to the same bank group, the first issue mode is selected, When it is determined that the data transfer efficiency is higher when the plurality of control commands are alternately issued between the two or more different bank groups, the second issue mode is selected. (1) to (3) The memory control circuit according to any one of the above.
  • the memory control unit Measures the number of commands of the WRITE command and the READ command from the WRITE command to the READ command and from the READ command to the WRITE command. If the number of READ commands issued between the WRITE commands is greater than or equal to a predetermined value, select the second issue mode and issue the READ command; The memory according to any one of (1) to (4), wherein when the value is less than the predetermined value, the same issue mode as the WRITE command immediately before issuing the READ command is selected and the READ command is issued Control circuit. (6) The memory control unit Measure the number of commands of the WRITE command and the READ command from the READ command to the WRITE command and from the WRITE command to the READ command.
  • the first issue mode is selected and the WRITE command is issued,
  • the memory according to any one of (1) to (5), wherein when the value is less than the predetermined value, the same issue mode as the READ command immediately before issuing the WRITE command is selected and the WRITE command is issued Control circuit.
  • (7) Selectively using a first issue mode for issuing a plurality of control commands without performing bank group interleaving and a second issue mode for issuing a plurality of control commands by performing bank group interleaving;

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Abstract

本開示のメモリ制御回路は、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して制御コマンドを発行するメモリ制御部を備える。

Description

メモリ制御回路およびメモリ制御方法
　本開示は、バンクグループ機能を持つメモリに適用されるメモリ制御回路およびメモリ制御方法に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）の高速化に伴い、ＤＤＲ（Double Data Rate）規格やＤＤＲ２規格が登場し、バンク数は２，４，８と増加してきた。これにより、ＤＲＡＭメモリセルの欠点であるページオープン・クローズのオーバーヘッドを隠蔽しＷＲＩＴＥ／ＲＥＡＤを連続して行うことができるようになった。この手法はバンクインターリーブと呼ばれ広く知られている。また、ＤＲＡＭメモリにおけるデータ転送効率を向上させる技術として、特許文献１ないし３には、メモリアドレスやデータの並び替えを行う技術が提案されている。
米国特許出願公開第２０１５／００４６６４２号明細書 特開２００４－１６４６４１号公報 特開２０１０－２７７２１６号公報
　さらに、最近のＤＤＲ４規格では、バンクを２つないし４つのグループに分けるバンクグループが採用され、メモリセルアレイから並列で読み出すデータ数を増やすことなく（ｐｒｅｆｅｔｃｈするデータ数を増やすことなく）、Ｉ／Ｏ（Input/Output）のデータ転送帯域を旧規格ＤＤＲ３に比べて倍増させている。ただしバンクグループのインターリーブを行うことは、常にデータ転送帯域を増やすわけではなく、減ることもあり得る。このため、バンクグループのインターリーブを行うか行わないかの判断を適切に行う必要がある。メモリへのＷＲＩＴＥ／ＲＥＡＤのアクセスパターンや、メモリ仕様、特にコマンド間隔の規定によってバンクグループのインターリーブを行うか否かを判定することで、より高いデータ転送帯域を得ることができる可能性がある。上記特許文献１ないし３には、バンクグループを考慮してデータ転送効率を向上させる技術は提案されていない。
　データ転送効率を向上させることができるようにしたメモリ制御回路およびメモリ制御方法を提供することが望ましい。
　本開示の一実施の形態に係るメモリ制御回路は、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して制御コマンドを発行するメモリ制御部を備えたものである。
　本開示の一実施の形態に係るメモリ制御方法は、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して制御コマンドを発行するものである。
　本開示の一実施の形態に係るメモリ制御回路またはメモリ制御方法では、バンクグループ機能を持つメモリにおける複数のバンクグループに対して制御コマンドを発行する際、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードとを選択的に用いる。
　本開示の一実施の形態に係るメモリ制御回路またはメモリ制御方法によれば、複数のバンクグループに対して制御コマンドを発行する際、バンクグループインターリーブを行うか否かを適切に選択するようにしたので、データ転送効率を向上させることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の一実施の形態に係るメモリ制御回路を含むメモリバスシステムの一構成例を示すブロック図である。 バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの第１の例を示すタイミング図である。 バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの第２の例を示すタイミング図である。 バンクグループインターリーブを行わず、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの一例を示すタイミング図である。 バンクグループインターリーブを行い、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示すタイミング図である。 バンクグループインターリーブを行わず、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示すタイミング図である。 ＷＲＩＴＥからＲＥＡＤへの切り替わりの第１の例を示すタイミング図である。 ＷＲＩＴＥからＲＥＡＤへの切り替わりの第２の例を示すタイミング図である。 ＷＲＩＴＥからＲＥＡＤへの切り替わりの第３の例を示すタイミング図である。 ＷＲＩＴＥからＲＥＡＤへの切り替わりの第４の例を示すタイミング図である。 バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの一例を示すタイミング図である。 バンクグループインターリーブを行わず、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示すタイミング図である。 図１１および図１２のタイミング図を簡略化して示した図である。 ＷＲＩＴＥとＷＲＩＴＥの間にＲＥＡＤを行う際に、バンクグループインターリーブを行う場合と行わない場合とを比較して示したタイミング図である。 ＲＥＡＤを行う際に、バンクグループインターリーブを行う場合と行わない場合とのコマンド発行パターンを比較して示したタイミング図である。 バンクグループインターリーブを行う場合と行わない場合とにおけるＲＥＡＤのデータ配列の一例を示す説明図である。 アービターでバンクグループインターリーブのモードの切り替えを行う場合の動作例を示す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．メモリ制御回路を含むメモリバスシステム
　　１．１　構成（図１）
　　１．２　動作
　　　１．２．１　ＲＥＡＤのみの場合の制御動作（図２～図４）
　　　１．２．２　ＷＲＩＴＥのみの場合の制御動作（図５～図６）
　　　１．２．３　ＷＲＩＴＥおよびＲＥＡＤを含む場合の制御動作（図７～図１７）
　　１．３　効果
　２．その他の実施の形態
＜１．メモリ制御回路を含むメモリバスシステム＞
［１．１　構成］
　図１は、本開示の一実施の形態に係るメモリ制御回路を含むメモリバスシステムの一構成例を示している。
　メモリバスシステム１は、１以上のバスマスターと、メモリ制御部３０と、ＤＤＲ－ＰＨＹ（physical interface）４０とを備えている。バスマスターは例えば、複数のＲＥＡＤマスター１１，１２と、複数のＷＲＩＴＥマスター２１，２２とで構成される。メモリ制御部３０は、アービター３１と、メモリコントローラ３２とを有している。メモリ制御部３０はまた、図示しないバッファを有している。
　メモリ５０は、バンクグループ機能を持つメモリ、例えばＤＤＲ４またはＧＤＤＲ５(Graphics Double Data Rate 5) 規格のメモリである。図１では、メモリ５０が、２つのバンクグループＢＧ０，ＢＧ１に対応する２つのＤＲＡＭ５１，５２で構成されている例を示しているが、バンクグループの数およびＤＲＡＭの数はこの例には限定されない。ＤＲＡＭ５１，５２はそれぞれ、複数のバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３を有している。
　ＲＥＡＤマスター１１，１２はそれぞれ、メモリ５０に対するＲＥＡＤ（読み出し）要求を行うものである。ＲＥＡＤマスター１１，１２はそれぞれ、メモリ制御部３０およびＤＤＲ－ＰＨＹ４０を介して、メモリ５０に対する読み出しアドレスを供給するようになっている。また、ＲＥＡＤマスター１１，１２はそれぞれ、メモリ５０から読み出された読み出しデータを、ＤＤＲ－ＰＨＹ４０およびメモリ制御部３０を介して受け取るようになっている。なお、図１では、ＲＥＡＤマスターが２つで構成されている例を示しているが、ＲＥＡＤマスターの数はこの例には限定されない。
　ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ５０に対するＷＲＩＴＥ（書き込み）要求を行うものである。ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ制御部３０およびＤＤＲ－ＰＨＹ４０を介して、メモリ５０に対する書き込み（ＷＲＩＴＥ）アドレスを供給するようになっている。また、ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ制御部３０およびＤＤＲ－ＰＨＹ４０を介して、メモリ５０に対する書き込みデータをメモリ制御部３０に供給するようになっている。なお、図１では、ＷＲＩＴＥマスターが２つで構成されている例を示しているが、ＷＲＩＴＥマスターの数はこの例には限定されない。
　メモリ制御部３０は、ＲＥＡＤマスター１１，１２およびＷＲＩＴＥマスター２１，２２からの要求に応じて、制御コマンドを生成し、ＤＤＲ－ＰＨＹ４０を介して、制御コマンドをメモリ５０に供給するものである。なお、制御コマンドとしては、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、ＡＣＴコマンド、およびＰＲＥコマンドなどがある。
　アービター３１は、ＲＥＡＤマスター１１，１２およびＷＲＩＴＥマスター２１，２２からの要求を調停し、要求の順序を決定するものである。アービター３１に対する要求の入出力は、一般にメモリ５０へのアクセスを行うプロトコル、例えばＡＨＢ（Advanced High-performance Bus）、ＡＸＩ（Advanced eXtensible Interface）、またはＯＣＰ（Open Core Protocol）などで規定される。
　メモリコントローラ３２は、アービター３１からの指示に基づいてメモリ５０の動作を制御するものである。メモリコントローラ３２は、アービター３１からの出力をＤＲＡＭアクセスプロトコルに変換し、制御コマンドを生成するようになっている。
　ＤＤＲ－ＰＨＹ４０は、メモリコントローラ３２とメモリ５０の各ＤＲＡＭ５１，５２との間を接続する物理層のインタフェースである。ＤＤＲ－ＰＨＹ４０は図示しないＩ／Ｏ端子を介して各ＤＲＡＭ５１，５２に接続されてもよい。
［１．２　動作］
　このメモリバスシステム１では、メモリ制御部３０が、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードとを選択的に用いて、メモリ５０における複数のバンクグループＢＧＯ，ＢＧ１に対して制御コマンドを発行する。
　メモリ制御部３０は、複数のバンクグループに対して、制御コマンドとして、ＷＲＩＴＥコマンドおよびＲＥＡＤコマンドのうち少なくとも一方を複数回、発行する。
　メモリ５０は、複数の制御コマンドが同じバンクグループに対して連続的に発行された場合（バンクグループインターリーブを行わずに発行された場合）と、複数の制御コマンドが異なる２以上のバンクグループに対して交互に発行された場合（バンクグループインターリーブを行って発行された場合）とで、コマンド間隔の最小サイクル数が異なっている。
　メモリ制御部３０は、制御コマンドを発行する際、仕様で規定される制御コマンドのコマンド間隔に基づいて、同じバンクグループに対して複数の制御コマンドを連続的に発行する方がデータ転送効率が高いと判断される場合、第１の発行モードを選択する。また、異なる２以上のバンクグループ間で交互に複数の制御コマンドを発行する方がデータ転送効率が高いと判断される場合、第２の発行モードを選択する。
　以下、図２～図１７を参照して、本実施の形態に係るメモリバスシステム１によるメモリ５０に対する制御動作の具体例を説明する。
　以下では、バンクグループインターリーブ（Bank Group Interleave）をＢＧＩと略す場合がある。また、以下では、バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードをＢＧＩ－ｏｆｆと記す場合がある。また、以下では、バンクグループインターリーブを行って複数の制御コマンドを発行する第２の発行モードをＢＧＩ－ｏｎと記す場合がある。また、本実施の形態では、ＢＧＩ－ｏｆｆとＢＧＩ－ｏｎとの２つのモードを総称してＢＧＩモード、発行モード、またはバンクグループインターリーブのモードと呼ぶ。
　バンクグループインターリーブのモードは、例えば以下のように決まる。
・条件１：最も先にバッファに入力されたリクエスト
・条件２：直前に発行したコマンドと異なるバンクグループ
　例えば、ある時点でメモリ制御部３０にバッファリングされている制御コマンドのうち、上記条件１を優先して選択する発行モードをＢＧＩ－ｏｆｆ、上記条件２→条件１の順で優先して選択する発行モードをＢＧＩ－ｏｎとする。
　なお、図２等において用いられている用語の意味は以下の通りである。
　ＲＡＳ・・・Row Address Strobe，ＡＣＴコマンドのこと。ＤＲＡＭ５１，５２はＲｏｗアドレスを受信する。
　ＣＡＳ・・・Column Address Strobe，ＷＲＩＴＥコマンドまたはＲＥＡＤコマンドのこと。ＤＲＡＭ５１，５２はカラムアドレスを受信する。
　ＢＬ・・・Burst Length
　ＣＬ・・・CAS Latency，ＲＥＡＤコマンドが有効化されてからＲＥＡＤデータの出力開始までの時間。ＲＬとも書く。
　ＣＷＬ・・・CAS Write Latency，ＷＲＩＴＥコマンドが有効化されてからＷＲＩＴＥデータの入力開始までの時間。ＷＬとも書く。
　ＢＣ・・・Burst Chop
　ｔＲＣＤ・・・RAS# to CAS# Delay
　ｔＲＰ・・・RAS# Precharge time
　ｔＣＣＤ・・・CAS# to CAS# Delay
　ｔＷＲ・・・Write Recovery time
　ｔＷＴＲ・・・Write To Read delay
　ｔＲＲＤ・・・RAS# to RAS# Delay
　ｔＦＡＷ・・・Four Activate Window delay
　＿Ｓ・・・Ｓｈｏｒｔ
　＿Ｌ・・・Ｌｏｎｇ
　ここでは、メモリ５０のＤＲＡＭ５１，５２がＤＤＲ４－２４００の規格である場合を例に説明する。ＢＬ＝８、１６ｂｉｔ Ｉ／Ｏであるものとすると、ＷＲＩＴＥコマンド１回あたり、８×１６＝１２８ｂｉｔのデータをＤＲＡＭ５１，５２にＷＲＩＴＥする。また、ＤＲＡＭ５１，５２の同一バンクに２コマンド、８バンクを順にアクセスするアクセスパターンを想定する。この場合、１２８ｂｉｔ×２×８＝４０９６ｂｉｔ単位のアクセスとなる。このアクセスパターンは４０９６ｂｉｔごとにＯｐｅｎするＲｏｗアドレスを自由に選択してもデータ転送効率は一定に維持することができるので、ランダム・アクセスの最小単位と考えることができる。以下、これを「基本アクセスパターン」と呼称する。
　ＤＤＲ４－２４００のコマンド間隔の制約をＤＤＲ４の規格書から読み取ると、ＣＬ＝１６，ｔＲＣＤ＝１６，ｔＲＰ＝１６，ｔＦＡＷ＝３６，ｔＲＲＤ＿Ｓ＝７，ｔＲＲＤ＿Ｌ＝８，ｔＣＣＤ＿Ｓ＝４，ｔＣＣＤ＿Ｌ＝６，ｔＷＴＲ＿Ｓ＝３，ｔＷＴＲ＿Ｌ＝９，ｔＷＲ＝１８，ＣＷＬ＝１６，ｔＲＴＰ＝９となる。単位は特に書かない限りクロック数である。
（１．２．１　ＲＥＡＤのみの場合の制御動作）
　まず、図２～図４を参照して、ＲＥＡＤのみを行う場合の制御動作の具体例を説明する。
　図２は、バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの第１の例を示している。図３は、バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの第２の例を示している。図４は、バンクグループインターリーブを行わず、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの一例を示している。
　ＢＧＩ－ｏｎのとき、基本アクセスパターンにおいて、７２クロックに１６回のＲＥＡＤコマンドを発行できる。これは、ｔＦＡＷ＝３６の間にＡＣＴを４回、各バンクにＲＥＡＤコマンド２回なので、ＲＥＡＤコマンドを計８回発行できることによる。このため、最高で３２／３６＝８８．９％のデータ転送効率を出すことができる。
　図４に示したように、ＢＧＩ－ｏｆｆのとき、ｔＣＣＤ＿Ｌ＋ｔＣＣＤ＿Ｓ＝１０クロック間にＲＥＡＤコマンドを２回発行できるので、最高で８／１０＝８０％のデータ転送効率を出すことができる。このため、ＲＥＡＤを行うときはＢＧＩ－ｏｎを選択する方が高いデータ転送効率を得ることができる。
　なお、図２はＢａｎｋ０のパターンを８クロックずらしてＢａｎｋ１のパターンとした例であるが、図２の例では、ＡＣＴコマンドとＲＥＡＤコマンドとが衝突している。このため、Ｂａｎｋ１とＢａｎｋ３のリクエストを１クロックずらして衝突をなくした例が図３の例である。なお、ＰＲＥコマンドはＡｕｔｏＰｒｅｃｈａｒｇｅ付きＲＥＡＤ／ＷＲＩＴＥコマンドで隠蔽できるので、衝突を回避するためのずらしは行わなくてよい。
（１．２．２　ＷＲＩＴＥのみの場合の制御動作）
　次に、図５、および図６を参照して、ＷＲＩＴＥのみを行う場合の制御動作の具体例を説明する。
　図５は、バンクグループインターリーブを行い、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示している。図６は、バンクグループインターリーブを行わず、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示している。
　ＢＧＩ－ｏｎのとき、基本アクセスパターンにおいて、８１クロックに１６回のＷＲＩＴＥコマンドを発行できるので、最高で６４／８１＝７９．０％のデータ転送効率を出すことができる。ＢＧＩ－ｏｆｆのとき、ｔＣＣＤ＿Ｌ＋ｔＣＣＤ＿Ｓ＝１０クロック間にＷＲＩＴＥコマンドを２回発行できるので、最高で８／１０＝８０％のデータ転送効率を出すことができる。このため、ＷＲＩＴＥを行うときはＢＧＩ－ｏｆｆを選択する方が高いデータ転送効率を得ることができる。
（１．２．３　ＷＲＩＴＥおよびＲＥＡＤを含む場合の制御動作）
　メモリ制御部３０は、ＷＲＩＴＥコマンドからＲＥＡＤコマンドへの切り替わりまでと、ＲＥＡＤコマンドからＷＲＩＴＥコマンドへの切り替わりまでのＷＲＩＴＥコマンドおよびＲＥＡＤコマンドのコマンド数を計測し、ＷＲＩＴＥコマンドに挟まれたＲＥＡＤコマンドのコマンド発行数が、所定の値以上の場合は第２の発行モードを選択してＲＥＡＤコマンドを発行する。また、所定の値未満の場合はＲＥＡＤコマンドを発行する直前のＷＲＩＴＥコマンドと同じ発行モードを選択してＲＥＡＤコマンドを発行する。
　また、メモリ制御部３０は、ＲＥＡＤコマンドからＷＲＩＴＥコマンドへの切り替わりまでと、ＷＲＩＴＥコマンドからＲＥＡＤコマンドへの切り替わりまでのＷＲＩＴＥコマンドおよびＲＥＡＤコマンドのコマンド数を計測し、ＲＥＡＤコマンドに挟まれた連続するＷＲＩＴＥコマンドのコマンド発行数が、所定の値以上の場合は第１の発行モードを選択してＷＲＩＴＥコマンドを発行する。また、所定の値未満の場合はＷＲＩＴＥコマンドを発行する直前のＲＥＡＤコマンドと同じ発行モードを選択してＷＲＩＴＥコマンドを発行する。
　以下、図７～図１７を参照して、ＷＲＩＴＥおよびＲＥＡＤの双方を行う場合の制御動作の具体例を説明する。
　図７は、ＷＲＩＴＥからＲＥＡＤへの切り替わりのタイミングの第１の例を示している。図７の上段には、ＢＧＩ－ｏｎでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｎでＲＥＡＤを行う第１の例を示す。図７の下段には、ＢＧＩ－ｏｆｆでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｎでＲＥＡＤを行う第１の例を示す。なお、図７では、ＷＲＩＴＥからＲＥＡＤへの切り替わりにおいて、ＡＣＴコマンドとＰＲＥコマンドとを発行しない場合の例を示している。
　図８は、ＷＲＩＴＥからＲＥＡＤへの切り替わりのタイミングの第２の例を示している。図８の上段には、ＢＧＩ－ｏｎでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｎでＲＥＡＤを行う第２の例を示す。図８の下段には、ＢＧＩ－ｏｎでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｆｆでＲＥＡＤを行う第２の例を示す。
　図９は、ＷＲＩＴＥからＲＥＡＤへの切り替わりのタイミングの第３の例を示している。図９には、ＢＧＩ－ｏｆｆでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｎでＲＥＡＤを行う例を示す。図１０は、ＷＲＩＴＥからＲＥＡＤへの切り替わりのタイミングの第４の例を示している。図１０には、ＢＧＩ－ｏｎでＷＲＩＴＥを行い、続いて、ＢＧＩ－ｏｎでＲＥＡＤを行う例を示す。
　ＤＲＡＭ５１，５２は双方向Ｉ／Ｏでデータを半二重で転送する。このため、上述したＲＥＡＤまたはＷＲＩＴＥのみの場合のデータ転送効率を達成するためには、ＲＥＡＤやＷＲＩＴＥを可能な限り連続して行うことが前提となる。ＲＥＡＤからＷＲＩＴＥまたはＷＲＩＴＥからＲＥＡＤに切り替わる際にはデータピンのドライブ方向を切り替えるため、無効な（データ転送が行えない）時間が発生するためである。しかしメモリバスに対するシステム要求によっては、ＲＥＡＤに比べてＷＲＩＴＥ要求が著しく少ないが、ＷＲＩＴＥ要求を待たせることができない場合など、連続するＲＥＡＤの途中に短いＷＲＩＴＥを行う必要が生じる場合がある。逆に、連続するＷＲＩＴＥの途中に短いＲＥＡＤを行う必要が生じる場合もある。これらの場合において、ＢＧＩ－ｏｆｆで比較的長いＷＲＩＴＥが続いた後、短いＲＥＡＤでＢＧＩ－ｏｎへとＢＧＩモードを切り替えるとデータ転送効率が悪化することがある。また、ＢＧＩ－ｏｎで比較的長いＲＥＡＤが続いた後、短いＷＲＩＴＥでＢＧＩ－ｏｆｆへとＢＧＩモードを切り替える場合などでもデータ転送効率が悪化することがある。
　ＷＲＩＴＥからＲＥＡＤに切り替わる際には、最後のＷＲＩＴＥコマンドから次のＲＥＡＤコマンドまでの間隔がＤＲＡＭ規格により規定されている。このため、ＷＲＩＴＥからＲＥＡＤへ切り替わる際、最後のＷＲＩＴＥコマンドが遅れた分だけＲＥＡＤコマンド発行を遅らせる必要がある。ＷＲＩＴＥの開始から終了までを比較すると、ＢＧＩ－ｏｎの方がＢＧＩ－ｏｆｆよりもより早くＷＲＩＴＥコマンド発行が終了する。このため、連続するＢＧＩ－ｏｎのＲＥＡＤの途中に短いＷＲＩＴＥを行う場合は、ＷＲＩＴＥのときもＢＧＩ－ｏｎを選択した方がデータ転送効率がよい。また、連続するＢＧＩ－ｏｆｆのＷＲＩＴＥの途中に短いＲＥＡＤを行う場合は、ＲＥＡＤのときもＢＧＩ－ｏｆｆを選択した方がデータ転送効率がよい。
　ここで、図１１～図１４を参照して、連続するＢＧＩ－ｏｆｆのＷＲＩＴＥの途中において短いＲＥＡＤを行う場合のデータ転送効率について説明する。
　図１１は、バンクグループインターリーブを行い、かつＲＥＡＤのみを行う場合の制御コマンドの発行タイミングの一例を示している。図１２は、バンクグループインターリーブを行わず、かつＷＲＩＴＥのみを行う場合の制御コマンドの発行タイミングの一例を示している。図１３は、図１１および図１２のタイミング図を簡略化して示している。上述したように、ＲＥＡＤのみを行う場合、ＢＧＩ－ｏｎとし複数のバンクグループ間で交互にＲＥＡＤコマンドを発行する方がデータ転送効率がよい。また、ＷＲＩＴＥのみを行う場合、ＢＧＩ－ｏｆｆとし複数のバンクグループ間で交互にＷＲＩＴＥコマンドを発行する方がデータ転送効率がよい。
　図１４には、ＢＧＩ－ｏｆｆのＷＲＩＴＥとＢＧＩ－ｏｆｆのＷＲＩＴＥの間においてＲＥＡＤを行う際に、ＲＥＡＤをＢＧＩ－ｏｎとした場合（図１４の上段）とＢＧＩ－ｏｆｆとした場合（図１４の下段）とを比較して示している。ＢＧＩ－ｏｎとした方が、ＲＥＡＤだけの期間は短い。しかしながら、ＷＲＩＴＥとの切り替えに要する時間を考慮すると、結果として、ＢＧＩ－ｏｆｆとした方が、ＲＥＡＤからＷＲＩＴＥへの切り替えタイミングが早くなり、ＲＥＡＤの後のＷＲＩＴＥコマンドを早く発行できる。
　なお、ＲＥＡＤまたはＷＲＩＴＥを行う際に、ＢＧＩモードを切り替える場合、ＤＲＡＭ５１，５２とメモリコントローラ３２との間のデータの読み出し順序または書き込み順序と、メモリコントローラ３２とバスマスターとの間のデータの転送順序とを調整する必要があり得る。
　図１５は、ＲＥＡＤを行う際に、バンクグループインターリーブを行う場合と行わない場合とのコマンド発行パターンを比較して示している。図１６は、図１５のコマンド発行パターンに対応したＤＲＡＭ５１，５２とメモリコントローラ３２との間のデータの読み出し順序と、メモリコントローラ３２とＲＥＡＤマスター１１，１２との間のデータの転送順序との一例を示す。図１５および図１６において、上段はＢＧＩ－ｏｎの場合、下段はＢＧＩ－ｏｆｆの場合を示す。例えば図１５および図１６の上段に示したように、ＢＧＩ－ｏｎの場合、ＤＲＡＭ５１，５２（バンクグループＢＧ０，ＢＧ１）からデータが交互に読み出される。メモリコントローラ３２は、バンクグループＢＧ０，ＢＧ１からのそれぞれのデータが連続するようにデータの配列を調整してＲＥＡＤマスター１１，１２に転送する。
　以上で説明したようなＢＧＩモードの切り替えを行う場合、ＢＧＩ－ｏｆｆとＢＧＩ－ｏｎとのいずれを選択するかは、アービター３１またはメモリコントローラ３２で決定する。
　図１７に、アービター３１でＢＧＩモードの切り替えを行う場合の動作例を示す。図１７には、上段から順に、ＲＥＡＤマスター１１（ＲＥＡＤマスター＃１）の要求のタイミングと、ＲＥＡＤマスター１２（ＲＥＡＤマスター＃２）の要求のタイミングと、ＷＲＩＴＥマスター２１（ＷＲＩＴＥマスター＃１）の要求のタイミングと、ＷＲＩＴＥマスター２２（ＷＲＩＴＥマスター＃２）の要求のタイミングとを示す。図１７には、さらに、ＲＥＡＤマスター１１，１２とＷＲＩＴＥマスター２１，２２とからの要求に基づく、アービター３１から出力される要求のタイミングを示す。ＲＥＡＤの要求はＲ＃、ＷＲＩＴＥの要求はＷ＃と記す。図１７の最下段には、アービター３１によって選択されるＢＧＩモードの種類をｏｎ，ｏｆｆで示す。
　メモリバスシステム１において、通常、アービター３１で複数のバスマスター間のアクセス調停順序が決定された後は変更されることがない。すなわち、通常、「ＲＥＡＤやＷＲＩＴＥを可能な限り連続して行う」などの機能はアービター３１で実現する。アービター３１は、ＲＥＡＤまたはＷＲＩＴＥの切り替わり時刻をトリガーとして時刻をカウントするタイマーを保持する。または、アービター３１は、リクエスト数をカウントするカウンタを保持する。
　ＲＥＡＤ要求、ＷＲＩＴＥ要求ともに多い場合（コマンド発行数が所定の値以上となる場合）、アービター３１は、それぞれもっともデータ転送効率のよいＢＧＩモードを選択する。例えばＤＤＲ４－２４００の例では、ＲＥＡＤはＢＧＩ－ｏｎ、ＷＲＩＴＥはＢＧＩ－ｏｆｆを選択する。
　ＲＥＡＤ要求は多いが、ＷＲＩＴＥ要求が少ない場合（ＷＲＩＴＥコマンド発行数が所定の値未満となる場合）、アービター３１は、ＲＥＡＤがデータ転送効率のよいＢＧＩモードを選択する。例えばＤＤＲ４－２４００の例では、ＢＧＩ－ｏｎを選択する。
　ＷＲＩＴＥ要求は多いが、ＲＥＡＤ要求が少ない場合（ＲＥＡＤコマンド発行数が所定の値未満となる場合）、アービター３１は、ＷＲＩＴＥがデータ転送効率のよいＢＧＩモードを選択する。例えばＤＤＲ４－２４００の例では、ＢＧＩ－ｏｆｆを選択する。
　ＲＥＡＤ要求もＷＲＩＴＥ要求も少ない場合（コマンド発行数が所定の値未満となる場合）は、そもそも有効データが少ないため効率が高くならないのでＢＧＩモードはどちらでもよい。
　ＲＥＡＤ要求やＷＲＩＴＥ要求がどれだけ連続したときＢＧＩモードのｏｎ／ｏｆｆを切り替えるか判定するとき、損益分岐点（所定の値）が存在するが、ＲＥＡＤ要求やＷＲＩＴＥ要求がどれだけ連続するか未来を予測することは難しい。図１７には、ＢＧＩモード決定まで一定リクエストをバッファリングしてＢＧＩモードの決定を留保する例を示す。
　図１７のＴ０において、アービター３１は、ＷＲＩＴＥマスター＃１の要求を出力するとき、ＲＥＡＤマスター＃１の要求がｇｒａｎｔ（許可）されているので、ＷＲＩＴＥ要求はＢＧＩ－ｏｎとする。Ｔ１において、アービター３１は、ＲＥＡＤマスター＃１の要求を出力するとき、ＲＥＡＤマスター＃１の要求がｇｒａｎｔされているので、ＲＥＡＤ要求はＢＧＩ－ｏｎとする。Ｔ２において、アービター３１は、ＷＲＩＴＥマスター＃１の要求を出力するとき、どの要求もｇｒａｎｔされていないので、ＷＲＩＴＥ要求はＢＧＩ－ｏｆｆとする。
［１．３　効果］
　以上のように、本実施の形態によれば、複数のバンクグループに対して制御コマンドを発行する際、バンクグループインターリーブを行うか否かを適切に選択し、制御コマンドの発行スケジュールを最適化するようにしたので、データ転送効率を向上させることができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
＜２．その他の実施の形態＞
　本開示による技術は、上記実施の形態の説明に限定されず種々の変形実施が可能である。
　例えば、本技術は以下のような構成を取ることができる。
（１）
　バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の前記制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して前記制御コマンドを発行するメモリ制御部
　を備えるメモリ制御回路。
（２）
　前記メモリは、
　複数の前記制御コマンドが前記同じバンクグループに対して連続的に発行された場合と、複数の前記制御コマンドが前記異なる２以上のバンクグループに対して交互に発行された場合とで、コマンド間隔の最小サイクル数が異なる
　上記（１）に記載のメモリ制御回路。
（３）
　前記メモリ制御部は、
　複数の前記バンクグループに対して、前記制御コマンドとして、ＷＲＩＴＥコマンドおよびＲＥＡＤコマンドのうち少なくとも一方を複数回、発行する
　上記（１）または（２）に記載のメモリ制御回路。
（４）
　前記メモリ制御部は、
　前記制御コマンドを発行する際、
　仕様で規定される前記制御コマンドのコマンド間隔に基づいて、
　前記同じバンクグループに対して複数の前記制御コマンドを連続的に発行する方がデータ転送効率が高いと判断される場合、前記第１の発行モードを選択し、
　前記異なる２以上のバンクグループ間で交互に複数の前記制御コマンドを発行する方がデータ転送効率が高いと判断される場合、前記第２の発行モードを選択する
　上記（１）ないし（３）のいずれか１つに記載のメモリ制御回路。
（５）
　前記メモリ制御部は、
　前記ＷＲＩＴＥコマンドから前記ＲＥＡＤコマンドへの切り替わりまでと、前記ＲＥＡＤコマンドから前記ＷＲＩＴＥコマンドへの切り替わりまでの前記ＷＲＩＴＥコマンドおよび前記ＲＥＡＤコマンドのコマンド数を計測し、
　前記ＷＲＩＴＥコマンドに挟まれた前記ＲＥＡＤコマンドのコマンド発行数が、所定の値以上の場合は前記第２の発行モードを選択して前記ＲＥＡＤコマンドを発行し、
　前記所定の値未満の場合は前記ＲＥＡＤコマンドを発行する直前の前記ＷＲＩＴＥコマンドと同じ発行モードを選択して前記ＲＥＡＤコマンドを発行する
　上記（１）ないし（４）のいずれか１つに記載のメモリ制御回路。
（６）
　前記メモリ制御部は、
　前記ＲＥＡＤコマンドから前記ＷＲＩＴＥコマンドへの切り替わりまでと、前記ＷＲＩＴＥコマンドから前記ＲＥＡＤコマンドへの切り替わりまでの前記ＷＲＩＴＥコマンドおよび前記ＲＥＡＤコマンドのコマンド数を計測し、
　前記ＲＥＡＤコマンドに挟まれた連続する前記ＷＲＩＴＥコマンドのコマンド発行数が、所定の値以上の場合は前記第１の発行モードを選択して前記ＷＲＩＴＥコマンドを発行し、
　前記所定の値未満の場合は前記ＷＲＩＴＥコマンドを発行する直前の前記ＲＥＡＤコマンドと同じ発行モードを選択して前記ＷＲＩＴＥコマンドを発行する
　上記（１）ないし（５）のいずれか１つに記載のメモリ制御回路。
（７）
　バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の前記制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して前記制御コマンドを発行する
　メモリ制御方法。
　本出願は、日本国特許庁において２０１５年５月２０日に出願された日本特許出願番号第２０１５－１０２６２５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (7)

  1. 　バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の前記制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して前記制御コマンドを発行するメモリ制御部
    　を備えるメモリ制御回路。
  2. 　前記メモリは、
    　複数の前記制御コマンドが前記同じバンクグループに対して連続的に発行された場合と、複数の前記制御コマンドが前記異なる２以上のバンクグループに対して交互に発行された場合とで、コマンド間隔の最小サイクル数が異なる
    　請求項１に記載のメモリ制御回路。
  3. 　前記メモリ制御部は、
    　複数の前記バンクグループに対して、前記制御コマンドとして、ＷＲＩＴＥコマンドおよびＲＥＡＤコマンドのうち少なくとも一方を複数回、発行する
    　請求項１に記載のメモリ制御回路。
  4. 　前記メモリ制御部は、
    　前記制御コマンドを発行する際、
    　仕様で規定される前記制御コマンドのコマンド間隔に基づいて、
    　前記同じバンクグループに対して複数の前記制御コマンドを連続的に発行する方がデータ転送効率が高いと判断される場合、前記第１の発行モードを選択し、
    　前記異なる２以上のバンクグループ間で交互に複数の前記制御コマンドを発行する方がデータ転送効率が高いと判断される場合、前記第２の発行モードを選択する
    　請求項１に記載のメモリ制御回路。
  5. 　前記メモリ制御部は、
    　前記ＷＲＩＴＥコマンドから前記ＲＥＡＤコマンドへの切り替わりまでと、前記ＲＥＡＤコマンドから前記ＷＲＩＴＥコマンドへの切り替わりまでの前記ＷＲＩＴＥコマンドおよび前記ＲＥＡＤコマンドのコマンド数を計測し、
    　前記ＷＲＩＴＥコマンドに挟まれた前記ＲＥＡＤコマンドのコマンド発行数が、所定の値以上の場合は前記第２の発行モードを選択して前記ＲＥＡＤコマンドを発行し、
    　前記所定の値未満の場合は前記ＲＥＡＤコマンドを発行する直前の前記ＷＲＩＴＥコマンドと同じ発行モードを選択して前記ＲＥＡＤコマンドを発行する
    　請求項１に記載のメモリ制御回路。
  6. 　前記メモリ制御部は、
    　前記ＲＥＡＤコマンドから前記ＷＲＩＴＥコマンドへの切り替わりまでと、前記ＷＲＩＴＥコマンドから前記ＲＥＡＤコマンドへの切り替わりまでの前記ＷＲＩＴＥコマンドおよび前記ＲＥＡＤコマンドのコマンド数を計測し、
    　前記ＲＥＡＤコマンドに挟まれた連続する前記ＷＲＩＴＥコマンドのコマンド発行数が、所定の値以上の場合は前記第１の発行モードを選択して前記ＷＲＩＴＥコマンドを発行し、
    　前記所定の値未満の場合は前記ＷＲＩＴＥコマンドを発行する直前の前記ＲＥＡＤコマンドと同じ発行モードを選択して前記ＷＲＩＴＥコマンドを発行する
    　請求項１に記載のメモリ制御回路。
  7. 　バンクグループインターリーブを行わずに複数の制御コマンドを発行する第１の発行モードと、バンクグループインターリーブを行って複数の前記制御コマンドを発行する第２の発行モードとを選択的に用いて、バンクグループ機能を持つメモリにおける複数のバンクグループに対して前記制御コマンドを発行する
    　メモリ制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216081A1 (ja) * 2017-05-22 2018-11-29 ゼンテルジャパン株式会社 半導体記憶システム
WO2023189358A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 メモリ制御装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6883764B2 (ja) * 2018-09-28 2021-06-09 パナソニックＩｐマネジメント株式会社 コマンド制御システム、車両、コマンド制御方法及びプログラム
CN110209597B (zh) * 2019-05-24 2021-10-15 北京百度网讯科技有限公司 处理访问请求的方法、装置、设备和存储介质
KR20240009812A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 프리페치 기능을 지원하는 스토리지 모듈 및 그것의 동작 방법
KR20240009813A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 단일 직렬 쓰기 인터페이싱 방식을 지원하는 스토리지 모듈 및 그것의 동작 방법
US11983164B1 (en) 2022-11-17 2024-05-14 Bank Of America Corporation System and method for data community detection via data network telemetry

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05134923A (ja) * 1991-10-11 1993-06-01 Internatl Business Mach Corp <Ibm> メモリ・コントローラ、及びデータ処理システム
JP2008152687A (ja) * 2006-12-20 2008-07-03 Matsushita Electric Ind Co Ltd メモリコントローラ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999046775A2 (en) * 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
US6912616B2 (en) 2002-11-12 2005-06-28 Hewlett-Packard Development Company, L.P. Mapping addresses to memory banks based on at least one mathematical relationship
JP3950831B2 (ja) * 2003-09-16 2007-08-01 エヌイーシーコンピュータテクノ株式会社 メモリインタリーブ方式
US7535383B2 (en) 2006-07-10 2009-05-19 Sharp Laboratories Of America Inc. Methods and systems for signaling multi-layer bitstream data
JP5391833B2 (ja) 2009-05-27 2014-01-15 富士通セミコンダクター株式会社 メモリコントローラ、システムおよび半導体メモリのアクセス制御方法
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9338465B2 (en) 2011-06-30 2016-05-10 Sharp Kabushiki Kaisha Context initialization based on decoder picture buffer
US9484952B2 (en) 2011-11-03 2016-11-01 Qualcomm Incorporated Context state and probability initialization for context adaptive entropy coding
US8762607B2 (en) * 2012-06-29 2014-06-24 Intel Corporation Mechanism for facilitating dynamic multi-mode memory packages in memory systems
KR20150017526A (ko) 2013-08-07 2015-02-17 삼성전자주식회사 메모리 명령 스케줄러 및 메모리 명령 스케줄링 방법
US9720825B2 (en) * 2014-12-19 2017-08-01 Dell Products, Lp System and method for performance optimal partial rank/bank interleaving for non-symmetrically populated DIMMs across DDR channels
US10192608B2 (en) * 2017-05-23 2019-01-29 Micron Technology, Inc. Apparatuses and methods for detection refresh starvation of a memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05134923A (ja) * 1991-10-11 1993-06-01 Internatl Business Mach Corp <Ibm> メモリ・コントローラ、及びデータ処理システム
JP2008152687A (ja) * 2006-12-20 2008-07-03 Matsushita Electric Ind Co Ltd メモリコントローラ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JEDEC STANDARD DDR 4 SDRAM: "JEDEC SOLID STATE TECHNOLOGY ASSOCIATION", November 2013 (2013-11-01), pages 77,78, Retrieved from the Internet <URL:http://www.jedec.org/sites/default/files/docs/JESD79.4A.pdf> [retrieved on 20160516] *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216081A1 (ja) * 2017-05-22 2018-11-29 ゼンテルジャパン株式会社 半導体記憶システム
JPWO2018216081A1 (ja) * 2017-05-22 2020-03-26 ゼンテルジャパン株式会社 半導体記憶システム
JP7130634B2 (ja) 2017-05-22 2022-09-05 ゼンテルジャパン株式会社 半導体記憶システム
WO2023189358A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 メモリ制御装置

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