JP7130634B2 - 半導体記憶システム - Google Patents
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Description
本発明は、ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭの半導体記憶装置及び制御装置に関し、さらに、これらを含む半導体記憶システムに関する。本発明はまた、そのような半導体記憶装置のための制御方法に関する。
本明細書において、ＤＤＲｘ－ＳＤＲＡＭは、ＤＤＲ－ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）、ＤＤＲ２－ＳＤＲＡＭ、ＤＤＲ３－ＳＤＲＡＭ、ＤＤＲ４－ＳＤＲＡＭ、及びそれらの派生規格及び後継規格を示す。また、本明細書において、ＬＰＤＤＲｘ－ＳＤＲＡＭは、ＬＰＤＤＲ－ＳＤＲＡＭ（Low Power DDR-SDRAM）、ＬＰＤＤＲ２－ＳＤＲＡＭ、ＬＰＤＤＲ３－ＳＤＲＡＭ、ＬＰＤＤＲ４－ＳＤＲＡＭ、及びそれらの派生規格及び後継規格を示す。
コンピュータなどのプロセッサのための外付けの一次記憶装置として、ＤＲＡＭなどのメモリと、メモリコントローラとを含むメモリシステムが用いられる（例えば、特許文献１を参照）。高速アクセスが可能なＤＲＡＭとして、ＤＤＲｘ－ＳＤＲＡＭ及びＬＰＤＤＲｘ－ＳＤＲＡＭが知られている。ＤＤＲｘ－ＳＤＲＡＭ及びＬＰＤＤＲｘ－ＳＤＲＡＭのメモリは、その内部のメモリ空間に１個もしくは複数のバンクを含み、各々のバンクに対して独立にデータの書き込み及び読み出しアクセスを行うことが可能である。各バンクは、互いに直交する複数のロウ及び複数のカラムに沿って２次元的に配列にされたメモリセル群を含む。
メモリ及びメモリコントローラは、複数の信号線を含むバス（以下、「メモリバス」という）を介して互いに接続される。メモリコントローラはメモリバスを介してメモリと通信することで、メモリに対してデータを書き込み、あるいは、メモリからデータを読み出す。メモリバスは、クロックを伝送するための信号線、コマンドを伝送するための複数の信号線（コマンドバス）、アドレスを伝送するための複数の信号線（アドレスバス）、及びデータを伝送するための複数の信号線（外部データバス）を含む。
メモリコントローラからメモリにクロックを送ることにより、メモリ及びメモリコントローラは互いに同期する。
メモリコントローラはクロックに同期して、活性化（activate：ＡＣＴ）コマンド、書き込み（ＷＲＩＴＥ）コマンド、読み出し（ＲＥＡＤ）コマンド、及びプリチャージ（precharge：ＰＲＥ）コマンドを発行し、コマンドバスを介してこれらのコマンドをメモリに送る。活性化コマンドは、あるバンクアドレス及びあるロウアドレスを有するメモリセルに接続されたワード線と、ビット線を介してメモリセルに接続されたセンスアンプとを活性化する。書き込みコマンドは、あるバンクアドレス及びあるカラムアドレスを有するメモリセルへのデータの書き込みを指示する。読み出しコマンドは、あるバンクアドレス及びあるカラムアドレスを有するメモリセルからのデータの読み出しを指示する。プリチャージコマンドは、活性化コマンドによって活性化されたワード線及びセンスアンプを含むバンクを非活性化する。
メモリコントローラはクロックに同期して、アドレスバスを介してメモリへの書き込み及び読み出しアクセスする番地を指定する。アドレスバスの各信号線は、バンクアドレスと、ロウアドレス又はカラムアドレスとに割り当てられる。
メモリコントローラはクロックに同期して、データバスを介してメモリへデータの書き込み及び読み出しアクセスを行う。
メモリコントローラがメモリに対してコマンド、バンクアドレス、ロウアドレス、及びカラムアドレスを送ることで、目的のアクセス位置のメモリセルに対する書き込み及び読み出しアクセスを可能とする。
より具体的には、メモリコントローラがクロックに同期して活性化コマンド、バンクアドレス、及びロウアドレスをメモリに送ることで、メモリは、目標となるバンクのロウアドレスに対応するワード線を選択し、該選択したワード線に接続されるメモリセル群の情報を対応するページラッチ群に格納する。該格納されたデータを「ページデータ」と呼ぶ。また、以上のように、活性化コマンドによって目標となるバンクの選択されたロウアドレスのページデータをページラッチ群に格納する動作を、「バンク活性化」と呼ぶ。
バンク活性化されたバンクに対して書き込みコマンド又は読み出しコマンドを発行することで、メモリに対するデータの書き込み動作又は読み出し動作が行われる。読み出し動作では、メモリコントローラが、読み出しコマンドと、活性化されたバンクのバンクアドレス及びカラムアドレスとをメモリに送り、これにより、目標となるバンクのカラムアドレスによって選択されたページデータの一部がメモリの外部に読み出される。書き込み動作では、メモリコントローラが、書き込みコマンドと、活性化されたバンクのバンクアドレス及びカラムアドレスと、書き込みデータとをメモリに送り、これにより、メモリは、目標となるバンクのカラムアドレスに対応するページデータの一部を、メモリの外部から送られた書き込みデータに書き換える。
続いて、メモリコントローラがプリチャージコマンド及びバンクアドレスをメモリに送ることで、活性化されたバンクのページデータが上記選択されたワード線に接続されたメモリセル群に再書き込みされ、該選択されたワード線が非活性化する。
以上の一連の活性化コマンド、読み出しコマンド、書き込みコマンド、及びプリチャージコマンドを伴う動作により、メモリへの書き込み／読み出しアクセスが完了する。
メモリコントローラは、活性化コマンド、書き込みコマンド、読み出しコマンド、及びプリチャージコマンドの各コマンドとともにバンクアドレスをメモリに送ることで、複数のバンクのうちの目標となる１つのバンクを選択し、このバンクに対する書き込み及び読み出しを制御する。
複数のバンクを活性化して、これらのバンクにデータを書き込む複数の書き込みコマンドを連続的に発行すると、データを中断なく連続的に書き込むことができ、外部データバスをほぼ１００％有効に使用することができる。同様に、複数のバンクを活性化し、これらのバンクからデータを読み出す複数の読み出しコマンドを連続的に発行すると、データを中断なく連続的に読み出すことができ、外部データバスをほぼ１００％有効に使用することができる。
しかしながら、アプリケーションによっては、よりランダムなアクセスが必要とされる場合がある。本明細書で、「ランダムなアクセス」とは、プリチャージコマンドを含むコマンドシーケンスによりデータの書き込み及び／又は読み出しを行う場合を示す。このコマンドシーケンスは、活性化コマンドによりあるバンクを活性化し、１つもしくは少数の書き込みコマンド及び／又は読み出しコマンドによりページデータへアクセスし、その後、プリチャージコマンドによりバンクを非活性化する一連の動作を含む。このようなランダムアクセス動作が繰り返される場合、メモリに対してデータを中断なく書き込むこと又は読み出すことができなくなり、外部データバスの使用効率が低下する。特に、同一バンクの異なるロウアドレスのページデータに書き込み及び／又は読み出しアクセスを繰り返す場合は、１回のアクセス毎に活性化コマンド及びプリチャージコマンドの発行が必要となり、外部データバスの使用効率がさらに低下するという問題が生じる。
ＪＥＤＥＣ標準に準拠した現状の汎用のＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのタイミングパラメータを用いるメモリシステムでは、ランダムな書き込み及び／又は読み出しアクセスを行う場合、該メモリシステムの外部データバスの使用効率が動作クロックに対して低下するという問題がある。
本発明の目的は、プリチャージコマンドを含むコマンドシーケンスにより１つ又は複数のバンクに対してデータを書き込む及び／又は読み出す場合であっても、外部データバスの使用効率を低下させにくい半導体記憶装置及び制御装置、さらに、これらを含む半導体記憶システムを提供することにある。本発明の目的はまた、そのような半導体記憶装置のための制御方法を提供することにある。
本発明の第１の態様に係る制御装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示す第１の時間期間（ｔＲＣＤ（Ｗ））と、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示す第２の時間期間（ｔＲＣＤ（Ｒ））とを含み、前記第１の時間期間は前記第２の時間期間より小さな値を有し、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））だけ離れた瞬間以後に、前記書き込みコマンドを発行し、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として前記第２の時間期間（ｔＲＣＤ（Ｒ））だけ離れた瞬間以後に、前記読み出しコマンドを発行する。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示す第１の時間期間（ｔＲＣＤ（Ｗ））と、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示す第２の時間期間（ｔＲＣＤ（Ｒ））とを含み、前記第１の時間期間は前記第２の時間期間より小さな値を有し、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））だけ離れた瞬間以後に、前記書き込みコマンドを発行し、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として前記第２の時間期間（ｔＲＣＤ（Ｒ））だけ離れた瞬間以後に、前記読み出しコマンドを発行する。
本発明の第２の態様に係る制御装置によれば、第１の態様に係る制御装置において、
前記第１の時間期間（ｔＲＣＤ（Ｗ））は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを発行する瞬間よりも前に、前記書き込みコマンドを発行する。
前記第１の時間期間（ｔＲＣＤ（Ｗ））は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを発行する瞬間よりも前に、前記書き込みコマンドを発行する。
本発明の第３の態様に係る制御装置によれば、第２の態様に係る制御装置において、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記半導体記憶装置に送信する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記半導体記憶装置に送信する。
本発明の第４の態様に係る制御装置によれば、第１～第３のうちの１つの態様に係る制御装置において、
前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含む。
前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含む。
本発明の第５の態様に係る制御装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記書き込みコマンドを発行してから前記制御装置から前記半導体記憶装置へデータを送信するまでの時間差を示す第３の時間期間（ＷＬ２）であって、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）よりも短い第３の時間期間（ＷＬ２）を含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記書き込みコマンドを発行してから前記制御装置から前記半導体記憶装置へデータを送信するまでの時間差を示す第３の時間期間（ＷＬ２）であって、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）よりも短い第３の時間期間（ＷＬ２）を含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
本発明の第６の態様に係る制御装置によれば、第５の態様に係る制御装置において、
前記タイミングパラメータは、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）に等しい第４の時間期間（ＷＬ１）をさらに含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）又は前記第４の時間期間（ＷＬ１）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
前記タイミングパラメータは、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）に等しい第４の時間期間（ＷＬ１）をさらに含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）又は前記第４の時間期間（ＷＬ１）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
本発明の第７の態様に係る制御装置によれば、第５又は第６の態様に係る制御装置において、
前記第３の時間期間（ＷＬ２）は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）の絶対値に等しい時間期間だけ先行する瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
前記第３の時間期間（ＷＬ２）は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）の絶対値に等しい時間期間だけ先行する瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
本発明の第８の態様に係る制御装置によれば、第１～第７のうちの１つの態様に係る制御装置において、
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す。
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す。
本発明の第９の態様に係る制御装置によれば、第８の態様に係る制御装置において、
前記タイミングパラメータは、あるバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第５の時間期間（ｔＲＣ（Ｒ））をさらに含み、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために前記第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で第１及び第２の活性化コマンドを発行するとき、前記第１の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む前記第２のコマンドを発行する。
前記タイミングパラメータは、あるバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第５の時間期間（ｔＲＣ（Ｒ））をさらに含み、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために前記第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で第１及び第２の活性化コマンドを発行するとき、前記第１の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む前記第２のコマンドを発行する。
本発明の第１０の態様に係る制御装置によれば、第８又は第９の態様に係る制御装置において、
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
本発明の第１１の態様に係る制御装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して発行可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して発行可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく設定され、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ発行し、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ発行する。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して発行可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して発行可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく設定され、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ発行し、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ発行する。
本発明の第１２の態様に係る制御装置によれば、第１１の態様に係る制御装置において、
前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記半導体記憶装置に送信する。
前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記半導体記憶装置に送信する。
本発明の第１３の態様に係る制御装置によれば、第１１又は第１２の態様に係る制御装置において、
前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む。
前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む。
本発明の第１４の態様に係る制御装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記複数のバンクのうちの第１のバンクにデータを書き込むために前記制御装置から前記半導体記憶装置へデータを送信してから、前記複数のバンクのうちの第２のバンクからデータを読み出すために前記読み出しコマンドを発行可能になるまでの時間差を示す複数の第９の時間期間（ｔＷＴＲ）を含み、前記複数の第９の時間期間（ｔＷＴＲ）は、前記第１及び第２のバンクの異なる組み合わせに応じて異なる長さを有し、
前記制御回路は、前記第１のバンクにデータを書き込んだ直後に前記第２のバンクからデータを読み出すとき、前記半導体記憶装置へデータを送信してから、前記第１及び第２のバンクの組み合わせに対応する長さを有する前記第９の時間期間（ｔＷＴＲ）にわたって待機した後、前記読み出しコマンドを発行する。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記複数のバンクのうちの第１のバンクにデータを書き込むために前記制御装置から前記半導体記憶装置へデータを送信してから、前記複数のバンクのうちの第２のバンクからデータを読み出すために前記読み出しコマンドを発行可能になるまでの時間差を示す複数の第９の時間期間（ｔＷＴＲ）を含み、前記複数の第９の時間期間（ｔＷＴＲ）は、前記第１及び第２のバンクの異なる組み合わせに応じて異なる長さを有し、
前記制御回路は、前記第１のバンクにデータを書き込んだ直後に前記第２のバンクからデータを読み出すとき、前記半導体記憶装置へデータを送信してから、前記第１及び第２のバンクの組み合わせに対応する長さを有する前記第９の時間期間（ｔＷＴＲ）にわたって待機した後、前記読み出しコマンドを発行する。
本発明の第１５の態様に係る半導体記憶装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された少なくとも１つのバンクとを備え、
前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを受信する瞬間を基準として予め決められた第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを受信する瞬間よりも前に、前記書き込みコマンドを前記制御装置から受信可能に構成される。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された少なくとも１つのバンクとを備え、
前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを受信する瞬間を基準として予め決められた第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを受信する瞬間よりも前に、前記書き込みコマンドを前記制御装置から受信可能に構成される。
本発明の第１６の態様に係る半導体記憶装置によれば、第１５の態様に係る半導体記憶装置において、
前記半導体記憶装置は、前記複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含み、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記制御装置から受信し、
前記第１の制御信号を受信したとき、前記書き込みコマンドに関連付けられた回路を活性化する。
前記半導体記憶装置は、前記複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含み、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記制御装置から受信し、
前記第１の制御信号を受信したとき、前記書き込みコマンドに関連付けられた回路を活性化する。
本発明の第１７の態様に係る半導体記憶装置によれば、第１５又は第１６の態様に係る半導体記憶装置において、
前記半導体記憶装置は、
前記半導体記憶装置からデータを読み出すとき、前記カラム選択線に第１の電圧を印加する第１の電圧源と、
前記半導体記憶装置にデータを書き込むとき、前記カラム選択線に前記第１の電圧より高い第２の電圧を印加する第２の電圧源とを備える。
前記半導体記憶装置は、
前記半導体記憶装置からデータを読み出すとき、前記カラム選択線に第１の電圧を印加する第１の電圧源と、
前記半導体記憶装置にデータを書き込むとき、前記カラム選択線に前記第１の電圧より高い第２の電圧を印加する第２の電圧源とを備える。
本発明の第１８の態様に係る半導体記憶装置によれば、第１７の態様に係る半導体記憶装置において、
前記半導体記憶装置からデータを読み出すとき、前記第１の電圧源は第１の時間長にわたって前記カラム選択線に前記第１の電圧を印加し、
前記半導体記憶装置にデータを書き込むとき、前記第２の電圧源は前記第１の時間長よりも長い第２の時間長にわたって前記カラム選択線に前記第２の電圧を印加する。
前記半導体記憶装置からデータを読み出すとき、前記第１の電圧源は第１の時間長にわたって前記カラム選択線に前記第１の電圧を印加し、
前記半導体記憶装置にデータを書き込むとき、前記第２の電圧源は前記第１の時間長よりも長い第２の時間長にわたって前記カラム選択線に前記第２の電圧を印加する。
本発明の第１９の態様に係る半導体記憶装置によれば、第１５～第１８のうちの１つの態様に係る半導体記憶装置において、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプを活性化する前に、前記カラム選択線を活性化する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプを活性化する前に、前記カラム選択線を活性化する。
本発明の第２０の態様に係る半導体記憶装置によれば、第１９の態様に係る半導体記憶装置において、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプ及び前記ワード線を活性化する前に、前記カラム選択線を活性化する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプ及び前記ワード線を活性化する前に、前記カラム選択線を活性化する。
本発明の第２１の態様に係る半導体記憶装置によれば、第１９又は第２０の態様に係る半導体記憶装置において、
前記複数のセンスアンプのうちの各１つのセンスアンプは、少なくとも１つのＮＭＯＳトランジスタと、少なくとも１つのＰＭＯＳトランジスタとを含み、
前記センスアンプを非活性化するとき、前記ビット線の上限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加し、
前記センスアンプを活性化するとき、前記ビット線の下限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加する。
前記複数のセンスアンプのうちの各１つのセンスアンプは、少なくとも１つのＮＭＯＳトランジスタと、少なくとも１つのＰＭＯＳトランジスタとを含み、
前記センスアンプを非活性化するとき、前記ビット線の上限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加し、
前記センスアンプを活性化するとき、前記ビット線の下限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加する。
本発明の第２２の態様に係る半導体記憶装置によれば、第１５～第２１のうちの１つの態様に係る半導体記憶装置において、
前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含み、
前記制御回路は、
前記書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、
前記書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、
前記活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定する。
前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含み、
前記制御回路は、
前記書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、
前記書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、
前記活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定する。
本発明の第２３の態様に係る半導体記憶装置によれば、第１５～第２２のうちの１つの態様に係る半導体記憶装置において、
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す。
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す。
本発明の第２４の態様に係る半導体記憶装置によれば、第２３の態様に係る半導体記憶装置において、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために発行された第１及び第２の活性化コマンドであって、予め決められた第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で発行された第１及び第２の活性化コマンドを受信したとき、前記第１の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第１のバンクからデータを読み出し、前記第２の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第２のバンクからデータを読み出す。
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために発行された第１及び第２の活性化コマンドであって、予め決められた第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で発行された第１及び第２の活性化コマンドを受信したとき、前記第１の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第１のバンクからデータを読み出し、前記第２の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第２のバンクからデータを読み出す。
本発明の第２５の態様に係る半導体記憶装置によれば、第２３又は第２４の態様に係る半導体記憶装置において、
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
本発明の第２６の態様に係る半導体記憶装置によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された複数のバンクとを備え、
前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記半導体記憶装置は、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを有し、前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して受信可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して受信可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して受信可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ前記制御回路から受信可能に構成される。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された複数のバンクとを備え、
前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記半導体記憶装置は、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを有し、前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して受信可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して受信可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して受信可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ前記制御回路から受信可能に構成される。
本発明の第２７の態様に係る半導体記憶装置によれば、第２６の態様に係る半導体記憶装置において、
前記半導体記憶装置は、前記第７の時間期間（ｔＣＣＤ）が前記第６の時間期間（ｔＲＲＤ）に等しくなるように、かつ、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しくなるように設定された電圧を前記ワード線に印加する第３の電圧源を備える。
前記半導体記憶装置は、前記第７の時間期間（ｔＣＣＤ）が前記第６の時間期間（ｔＲＲＤ）に等しくなるように、かつ、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しくなるように設定された電圧を前記ワード線に印加する第３の電圧源を備える。
本発明の第２８の態様に係る半導体記憶装置によれば、第２６又は第２７の態様に係る半導体記憶装置において、
前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記制御装置から受信したとき、前記第２の制御信号に従って、前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作する。
前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記制御装置から受信したとき、前記第２の制御信号に従って、前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作する。
本発明の第２９の態様に係る半導体記憶装置によれば、第２６～第２８のうちの１つの態様に係る半導体記憶装置において、
前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む。
前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む。
本発明の第３０の態様に係る半導体記憶システムによれば、
第１～第１０のうちの１つの態様に係る制御装置と、
第１５～第２５のうちの１つの態様に係る半導体記憶装置とを備える。
第１～第１０のうちの１つの態様に係る制御装置と、
第１５～第２５のうちの１つの態様に係る半導体記憶装置とを備える。
本発明の第３１の態様に係る半導体記憶システムによれば、
第１１～第１３のうちの１つの態様に係る制御装置と、
第２６～第２９のうちの１つの態様に係る半導体記憶装置とを備える。
第１１～第１３のうちの１つの態様に係る制御装置と、
第２６～第２９のうちの１つの態様に係る半導体記憶装置とを備える。
本発明の第３２の態様に係る半導体記憶システムによれば、
第１４の態様に係る制御装置と、
半導体記憶装置とを備える。
第１４の態様に係る制御装置と、
半導体記憶装置とを備える。
本発明の第３３の態様に係る半導体記憶装置の制御方法によれば、
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御方法は、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドを発行するステップと、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として第１の時間期間（ｔＲＣＤ（Ｗ））だけ離れた瞬間以後に、前記書き込みコマンドを発行するステップと、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として第２の時間期間（ｔＲＣＤ（Ｒ））だけ離れた瞬間以後に、前記読み出しコマンドを発行するステップとを含み、
前記第１の時間期間（ｔＲＣＤ（Ｗ））は、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示し、前記第２の時間期間（ｔＲＣＤ（Ｒ））は、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示し、前記第１の時間期間は前記第２の時間期間より小さな値を有する。
ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御方法は、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドを発行するステップと、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として第１の時間期間（ｔＲＣＤ（Ｗ））だけ離れた瞬間以後に、前記書き込みコマンドを発行するステップと、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として第２の時間期間（ｔＲＣＤ（Ｒ））だけ離れた瞬間以後に、前記読み出しコマンドを発行するステップとを含み、
前記第１の時間期間（ｔＲＣＤ（Ｗ））は、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示し、前記第２の時間期間（ｔＲＣＤ（Ｒ））は、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示し、前記第１の時間期間は前記第２の時間期間より小さな値を有する。
本発明によれば、プリチャージコマンドを含むコマンドシーケンスにより１つ又は複数のバンクに対してデータを書き込む及び／又は読み出す場合であっても、外部データバスの使用効率を低下させにくい半導体記憶装置及び制御装置、さらに、これらを含む半導体記憶システムを提供することができる。
本発明によればまた、そのような半導体記憶装置のための制御方法を提供することができる。
本発明の実施形態について説明する前に、比較例に係るメモリシステムの動作及びその問題点について説明する。
図５０は、第１の比較例に係るメモリシステムの動作を示すタイミングチャートである。図５０は、ＤＤＲ２－ＳＤＲＡＭのメモリに対する書き込み及び読み出しアクセスを行うときにメモリバスにおいて伝送されるクロック、コマンド、バンクアドレス、及びデータを示す。「Ａ」は活性化コマンドを示し、「Ｗ」は書き込みコマンドを示し、「Ｒ」は読み出しコマンドを示し、「Ｐ」はプリチャージコマンドを示す。メモリは８個のバンクＢ０～Ｂ７を備え、「０」～「７」はそれぞれバンクＢ０～Ｂ７のバンクアドレスを示す。「Ｄｎ」（ｎ＝０～７）はバンクＢｎへの書き込みデータを示し、「Ｑｎ」（ｎ＝０～７）はバンクＢｎからの読み出しデータを示す。クロック、コマンド、バンクアドレス、及び書き込みデータは、コントローラからメモリに送信され、読み出しデータはメモリからコントローラへ送信される。メモリコントローラは、各バンクに対する活性化コマンド、書き込みコマンド、読み出しコマンド、及びプリチャージコマンドをメモリに送ることで、メモリに書き込み又は読み出しアクセスする。
バンクＢｎ（ｎ＝０～７）に対する活性化コマンドをＡＣＴｎと表し、バンクＢｎに対する書き込みコマンドをＷＲＩＴＥｎと表し、バンクＢｎに対する読み出しコマンドをＲＥＡＤｎと表し、バンクＢｎに対するプリチャージコマンドをＰＲＥｎと表す。カラムアドレスとともに送られる書き込みコマンド及び読み出しコマンドをまとめて「カラムコマンド（ＣＯＬ）」とも呼び、バンクＢｎに対するカラムコマンドをＣＯＬｎと表す。
各コマンドに関連付けられたタイミングパラメータを以下のように定義する。
ｔＣＫ：クロックの１周期の長さ。
ｔＣＣＤ－ｉｊ：あるバンクＢｉに対するカラムコマンドＣＯＬｉを発行してから、次の任意のバンクＢｊに対するカラムコマンドＣＯＬｊを発行可能になるまでの時間期間の長さ。
ｔＲＲＤ－ｉｊ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、異なるバンクＢｊに対する活性化コマンドＡＣＴｊを発行可能になるまでの時間期間の長さ。
ｔＲＣＤ－ｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、同一バンクＢｉに対するカラムコマンドＣＯＬｉを発行可能になるまでの時間期間の長さ。
ｔＲＴＰｉ：あるバンクＢｉに対する読み出しコマンドＲＥＡＤｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＷＲ－ｉ：あるバンクＢｉに対する書き込みコマンドＷＲＩＴＥｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＲＡＳ－ｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＲＰ－ｉ：あるバンクＢｉに対するプリチャージコマンドＰＲＥｉを発行してから、同一バンクＢｉに対する活性化コマンドＡＣＴｉを発行可能になるまでの時間期間の長さ。
ｔＷＴＲ－ｉｊ：あるバンクＢｉに対する書き込みデータを送信してから（すなわち、バーストデータの最後から）、次の任意のバンクＢｊに対する読み出しコマンドＲＥＡＤｉを発行可能になるまでの時間期間の長さ。
ｔＲＣｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、次の同一バンクに対する活性化コマンドＡＣＴｉを発行可能になるまでの時間期間の長さ。
ｔＦＡＷ－ｉｊｋｌ：４つのバンクＢｉ，Ｂｊ，Ｂｋ，Ｂｌに対してそれぞれ４つの活性化コマンドを連続して発行した後、もう１つのバンクＢｍに対して活性化コマンドを発行可能になるまでの時間期間の長さ。
ＣＬ：あるバンクＢｉに対する読み出しコマンドＲＥＡＤｉを発行してから、読み出しデータＱｉの先頭が外部データバスに出力されるまでのクロックサイクル数（ＣＡＳレイテンシ）。
ＣＷＬ：あるバンクＢｉに対する書き込みコマンドＷＲＩＴＥｉを発行してから、書き込みデータＤｉの先頭がメモリに到達するまでのクロックサイクル数（ＣＡＳ書き込みレイテンシ）。
ＢＬ：１つの書き込みコマンド又は読み出しコマンドを発行した後にメモリに対して連続して書き込む又は読み出すデータ単位の個数（バースト長）。
ｔＣＣＤ－ｉｊ：あるバンクＢｉに対するカラムコマンドＣＯＬｉを発行してから、次の任意のバンクＢｊに対するカラムコマンドＣＯＬｊを発行可能になるまでの時間期間の長さ。
ｔＲＲＤ－ｉｊ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、異なるバンクＢｊに対する活性化コマンドＡＣＴｊを発行可能になるまでの時間期間の長さ。
ｔＲＣＤ－ｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、同一バンクＢｉに対するカラムコマンドＣＯＬｉを発行可能になるまでの時間期間の長さ。
ｔＲＴＰｉ：あるバンクＢｉに対する読み出しコマンドＲＥＡＤｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＷＲ－ｉ：あるバンクＢｉに対する書き込みコマンドＷＲＩＴＥｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＲＡＳ－ｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、同一バンクＢｉに対するプリチャージコマンドＰＲＥｉを発行可能になるまでの時間期間の長さ。
ｔＲＰ－ｉ：あるバンクＢｉに対するプリチャージコマンドＰＲＥｉを発行してから、同一バンクＢｉに対する活性化コマンドＡＣＴｉを発行可能になるまでの時間期間の長さ。
ｔＷＴＲ－ｉｊ：あるバンクＢｉに対する書き込みデータを送信してから（すなわち、バーストデータの最後から）、次の任意のバンクＢｊに対する読み出しコマンドＲＥＡＤｉを発行可能になるまでの時間期間の長さ。
ｔＲＣｉ：あるバンクＢｉに対する活性化コマンドＡＣＴｉを発行してから、次の同一バンクに対する活性化コマンドＡＣＴｉを発行可能になるまでの時間期間の長さ。
ｔＦＡＷ－ｉｊｋｌ：４つのバンクＢｉ，Ｂｊ，Ｂｋ，Ｂｌに対してそれぞれ４つの活性化コマンドを連続して発行した後、もう１つのバンクＢｍに対して活性化コマンドを発行可能になるまでの時間期間の長さ。
ＣＬ：あるバンクＢｉに対する読み出しコマンドＲＥＡＤｉを発行してから、読み出しデータＱｉの先頭が外部データバスに出力されるまでのクロックサイクル数（ＣＡＳレイテンシ）。
ＣＷＬ：あるバンクＢｉに対する書き込みコマンドＷＲＩＴＥｉを発行してから、書き込みデータＤｉの先頭がメモリに到達するまでのクロックサイクル数（ＣＡＳ書き込みレイテンシ）。
ＢＬ：１つの書き込みコマンド又は読み出しコマンドを発行した後にメモリに対して連続して書き込む又は読み出すデータ単位の個数（バースト長）。
以下では、説明の簡単化のため、上記のタイミングパラメータの「ｉ」、「ｊ」、「ｋ」、「ｌ」を省略することがある。
ＤＤＲ－ＳＤＲＡＭの場合、１クロックで２回のデータアクセスを行うので、１つの書き込みコマンド又は読み出しコマンドを発行したときに書き込みデータ又は読み出しデータが外部データバスを占有する時間は、１／２×ＢＬ×ｔＣＫとなる。
ＤＤＲｘ－ＳＤＲＡＭ及びＬＰＤＤＲｘ－ＳＤＲＡＭのメモリシステムのインターフェースは、ＪＥＤＥＣ（Joint Electron Device Engineering Council）標準として規定される。上記タイミングパラメータもＪＥＤＥＣ標準で規定されている。ＤＤＲ２－ＳＤＲＡＭにおける各タイミングパラメータの最小値は、例えばクロック周期ｔＣＫが１.８７５ナノ秒である場合、以下のようになる。
ｔＣＫ＝１.８７５ナノ秒
ｔＣＣＤ＝４ｔＣＫ
ｔＲＲＤ＝６ｔＣＫ
ｔＲＣＤ＝７ｔＣＫ
ｔＲＴＰ＝４ｔＣＫ
ｔＷＲ＝８ｔＣＫ
ｔＲＰ＝７ｔＣＫ
ｔＲＡＳ＝２０ｔＣＫ
ｔＷＴＲ＝４ｔＣＫ
ｔＦＡＷ＝２７ｔＣＫ
ＢＬ＝８
ＣＬ＝７ｔＣＫ
ＣＷＬ＝６ｔＣＫ
ｔＣＣＤ＝４ｔＣＫ
ｔＲＲＤ＝６ｔＣＫ
ｔＲＣＤ＝７ｔＣＫ
ｔＲＴＰ＝４ｔＣＫ
ｔＷＲ＝８ｔＣＫ
ｔＲＰ＝７ｔＣＫ
ｔＲＡＳ＝２０ｔＣＫ
ｔＷＴＲ＝４ｔＣＫ
ｔＦＡＷ＝２７ｔＣＫ
ＢＬ＝８
ＣＬ＝７ｔＣＫ
ＣＷＬ＝６ｔＣＫ
ＤＤＲ２－ＳＤＲＡＭでは、バースト長ＢＬ＝８が使用される。従って、メモリに対して１つの書き込みコマンド又は読み出しコマンドを発行したとき、連続する８個のデータ単位を４×ｔＣＫの時間にわたってメモリに書き込む、又は、メモリから読み出す。よって、１回の書き込みコマンド又は読み出しコマンドを発行したとき、書き込みデータ又は読み出しデータは外部データバスを４×ｔＣＫの時間にわたって占有する。
以上のＪＥＤＥＣ標準に準拠したタイミングパラメータに基づくと、時間期間ｔＣＣＤの最小値ｔＣＣＤ（ｍｉｎ）は、１回の書き込み又は読み出しアクセスのデータ入出力時間、すなわち、１／２×ＢＬ×ｔＣＫに等しい。従って、複数のバンクを活性化し、これらのバンクにデータを書き込む複数の書き込みコマンドを時間期間ｔＣＣＤ（ｍｉｎ）＝４×ｔＣＫごとに連続的に発行した場合には、データを中断なく連続的に読み出すことができ、外部データバスをほぼ１００％有効に使用することができる。同様に、複数のバンクを活性化し、これらのバンクからデータを読み出す複数の読み出しコマンドを時間期間ｔＣＣＤ（ｍｉｎ）＝４×ｔＣＫごとに連続的に発行した場合には、データを中断なく連続的に読み出すことができ、外部データバスをほぼ１００％有効に使用することができる。
しかしながら、前述のように、アプリケーションによっては、よりランダムなアクセスが必要とされる場合がある。このようなランダムアクセス動作が繰り返される場合、時間期間ｔＣＣＤ（ｍｉｎ）＝４×ｔＣＫごとに連続的に書き込みコマンド又は読み出しコマンドを発行できなくなり、外部データバスの使用効率が低下する。特に、同一バンクの異なるロウアドレスのページデータに書き込み及び／又は読み出しアクセスを繰り返す場合は、１回のアクセス毎に活性化コマンド及びプリチャージコマンドの発行が必要となり、外部データバスの使用効率がさらに低下するという問題が生じる。
図５０を参照して、ランダムアクセスについて説明する。
図５０の第０～第２８のクロックサイクルにおいて、３個の異なるバンクＢ３、Ｂ２、及びＢ１に対して連続して書き込み動作を行う。メモリコントローラは、まず、バンクＢ３に対して活性化コマンドＡＣＴ３を発行し、時間期間ｔＲＣＤ－３の経過後、バンクＢ３に対して書き込みコマンドＷＲＩＴＥ３を発行し、時間期間ＣＷＬ－３の経過後、バンクＢ３に対する書き込みデータＤ３をメモリに送信する。以上により、バンクＢ３に対してデータが書き込まれる。バンクＢ３の書き込み動作とは別に、メモリコントローラは、活性化コマンドＡＣＴ３の発行から時間期間ｔＲＲＤ－３２の経過後、バンクＢ２の書き込み動作を開始する。メモリコントローラは、まず、バンクＢ２に対して活性化コマンドＡＣＴ２を発行し、時間期間ｔＲＣＤ－２の経過後、バンクＢ２に対して書き込みコマンドＷＲＩＴＥ２を発行し、時間期間ＣＷＬ－２の経過後、バンクＢ２に対する書き込みデータＤ２をメモリに送信する。以上により、バンクＢ２に対してデータが書き込まれる。さらに、バンクＢ３及びバンクＢ２の書き込み動作とは別に、メモリコントローラは、活性化コマンドＡＣＴ２の発行から時間期間ｔＲＲＤ－２１の経過後、バンクＢ１の書き込み動作を開始する。メモリコントローラは、まず、メモリコントローラは、まず、バンクＢ１に対して活性化コマンドＡＣＴ１を発行し、時間期間ｔＲＣＤ－１の経過後、バンクＢ１に対して書き込みコマンドＷＲＩＴＥ１を発行し、時間期間ＣＷＬ－１の経過後、バンクＢ１に対する書き込みデータＤ１をメモリに送信する。以上により、バンクＢ１に対してデータが書き込まれる。以上のコマンドシーケンスにより、バンクＢ３、バンクＢ２、及びバンクＢ１に対して順次に書き込み動作を実施可能である。
しかしながら、ＪＥＤＥＣ標準に準拠した上記のタイミングパラメータを用いてランダムアクセスを行う場合、時間期間ｔＲＲＤの最小値ｔＲＲＤ（ｍｉｎ）と、時間期間ｔＣＣＤの最小値ｔＣＣＤ（ｍｉｎ）とを比較すると、ｔＣＣＤ（ｍｉｎ）＜ｔＲＲＤ（ｍｉｎ）である。従って、時間期間ｔＲＲＤ（ｍｉｎ）ごとに複数のバンクを活性化し、これらのバンクに対して順次に書き込みコマンドＷＲＩＴＥを発行する場合、あるバンクに対する書き込みデータの送信時間と、異なるバンクに対する書き込みデータの送信時間との間に、外部データバスが空きになる時間が生じる。すなわち、図５０の書き込みデータＤ３、Ｄ２、及びＤ１間のギャップが生じる。このギャップにより、外部データバスの使用効率は、データを中断なく連続的に書き込む場合の２／３に低下する。従って、使用される動作クロック周波数に対して効率的に外部データバスを使用することができないという問題を招く。
同様の問題は読み出し動作にも生じる。図５０の第４４～第８０のクロックサイクルにおいて、連続する４個の異なるバンクＢ７、Ｂ６、Ｂ５、及びＢ４に対する読み出し動作を行う。書き込み動作の場合と同様に、ｔＣＣＤ（ｍｉｎ）＜ｔＲＲＤ（ｍｉｎ）の制約により、読み出しデータＱ７、Ｑ６、Ｑ５、及びＱ４の間にギャップが生じ、効率的に外部データバスを使用することができないという問題を招く。
さらに、図５０の第０～第４８のクロックサイクルにおいて、同一バンクＢ３の異なるロウアドレス、すなわち、異なる選択ワード線のページデータに対する連続的な書き込みを行う。同一バンクに対する連続した活性化コマンドＡＣＴの間には、時間期間ｔＲＣ（ｍｉｎ）以上の間隔が必要である。ここで、書き込み動作時の時間期間ｔＲＣ（ｍｉｎ）は、「ｔＲＣ（ｍｉｎ）＝ｔＲＣＤ（ｍｉｎ）＋ＣＷＬ＋１／２×ＢＬ＋ｔＷＲ（ｍｉｎ）＋ｔＲＰ（ｍｉｎ）」で定義され、図５０の場合では、「ｔＲＣ－３＝３２×ｔＣＫ」が必要となる。一方、この時間期間の間に、１つの書き込みコマンドＷＲＩＴＥによって書き込みデータが外部データバスを占有する時間は、高々１／２×ＢＬ＝４×ｔＣＫである。従って、同一バンクの異なるロウアドレスのページデータに対する書き込みが連続する場合、外部データバスの使用効率は、データを中断なく連続的に書き込む場合の１／８に低下する。
図５０には示していないが、同一バンクＢ３の異なるロウアドレス、すなわち、異なる選択ワード線のページデータからの連続的な読み出しを行う場合にも、連続した活性化コマンドＡＣＴの間には、時間期間ｔＲＣ（ｍｉｎ）以上の間隔が必要である。ここで、読み出し動作時の時間期間ｔＲＣ（ｍｉｎ）は、「ｔＲＣ（ｍｉｎ）＝ｔＲＡＳ（ｍｉｎ）＋ｔＲＰ（ｍｉｎ）」で定義され、図５０の場合では、「ｔＲＣ（ｍｉｎ）＝２７×ｔＣＫ」が必要となる。従って、同一バンクの異なるロウアドレスのページデータに対する読み出しが連続する場合、外部データバスの使用効率は、データを中断なく連続的に読み出す場合の４／２７に低下する。
さらに、図５０の第４４～第１０６のクロックサイクルを参照して、時間期間ｔＦＡＷの制約を説明する。ここでは、順に８個のバンクＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１、及びＢ０を連続的に活性化し、各バンクのページデータの一部を１回ずつ読み出す動作を示す。この場合、時間期間ｔＦＡＷによって与えられる、連続したバンク活性化に対する制約が問題となる。最初の４回のバンク活性化に対しては、時間期間ｔＲＲＤ（ｍｉｎ）どとに活性化コマンドを発行することが可能である。しかしながら、「４×ｔＲＲＤ（ｍｉｎ）＜ｔＦＡＷ（ｍｉｎ）」である場合、５回目のバンク活性化は、時間期間ｔＦＡＷの規定により、時間期間ｔＲＲＤ（ｍｉｎ）以上にわたって待機してから行う必要が生じる。この制約により、読み出しデータＱ４及びＱ３の間に、時間期間ｔＲＲＤ（ｍｉｎ）より大きいギャップ（図５０では５×ｔＣＫのギャップ）が生じ、効率的に外部データバスを使用することができないという問題を招く。
以上に説明したように、同一バンク内で、あるいは異なるバンクにまたがって、ランダムな書き込み又は読み出しアクセスを行う場合、外部データバスの使用効率が大きく劣化するという問題がある。ランダムな書き込み又は読み出しアクセスを要求されるシステムにおいても、外部データバスの使用効率を上げ、メモリコントローラとメモリとの間のアクセスの実効的な高速化することが求められる。
以下の各実施形態において、プリチャージコマンドを含むコマンドシーケンスにより１つ又は複数のバンクに対してデータを書き込む及び／又は読み出す場合であっても、外部データバスの使用効率を低下させにくいメモリシステムについて説明する。
以下、本発明に係る実施形態について図面を参照して説明する。
実施形態１～６では、書き込み動作又は読み出し動作を高速化することが可能なメモリシステムについて説明する。
実施形態１．
図１は、実施形態１に係るメモリシステムを含む処理装置を示すブロック図である。図１の処理装置は、プロセッサ１、プロセッサバス２、メモリコントローラ３、メモリバス４、及びメモリ５を備える。
図１は、実施形態１に係るメモリシステムを含む処理装置を示すブロック図である。図１の処理装置は、プロセッサ１、プロセッサバス２、メモリコントローラ３、メモリバス４、及びメモリ５を備える。
プロセッサ１は、プロセッサバス２を介してメモリコントローラ３と接続される。メモリコントローラ３は、メモリバス４を介して及びメモリ５と接続される。メモリ５は、後述するように、複数のサブアレイをそれぞれ含む複数のバンクを備える。メモリ５は、ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有する。メモリコントローラ３及びメモリ５は、メモリバス４を介して、ＪＥＤＥＣ標準に準拠した信号群を用いて互いに通信する。メモリバス４は、クロックバス、コマンドバス、アドレスバス、及び外部データバスの各信号線を含む。メモリコントローラ３及びメモリ５は、プロセッサのためのメモリシステムとして動作する。
メモリコントローラ３は、例えば、ＳｏＣ（silicon on chip）又はＦＰＧＡ（field programmable gate array）として構成される。
ＤＤＲｘ－ＳＤＲＡＭのメモリ５は半導体記憶装置の一例である。メモリコントローラ３は半導体記憶装置のための制御装置の一例である。メモリコントローラ３及びメモリ５を含むメモリシステムは半導体記憶システムの一例である。
図２は、図１のメモリコントローラ３の構成を示すブロック図である。メモリコントローラ３は、制御回路１１、ＰＨＹインターフェース１２、及びタイミングレジスタ１３を備える。ＰＨＹインターフェース１２は、メモリ５に接続される通信回路である。制御回路１１は、複数のコマンドを発行してＰＨＹインターフェース１２を介してメモリ５に送信することによりメモリ５を制御する。タイミングレジスタ１３は、メモリ５の動作に関連する複数のタイミングパラメータを格納する。
タイミングパラメータは、例えば、時間期間ｔＲＣＤ（Ｗ）、ｔＲＣＤ（Ｒ）、ｔＲＰ、及びＣＬを含む。時間期間ｔＲＣＤ（Ｗ）は、あるバンクに対する活性化コマンドを発行してから、同一バンクに対する書き込みコマンドを発行可能になるまでの時間差の最小値を示す。時間期間ｔＲＣＤ（Ｒ）は、あるバンクに対する活性化コマンドを発行してから、同一バンクに対する読み出しコマンドを発行可能になるまでの時間差の最小値を示す。時間期間ｔＲＰは、あるバンクに対するプリチャージコマンドを発行してから、同一バンクに対する活性化コマンドを発行可能になるまでの時間差の最小値を示す。時間期間ＣＬは、あるバンクに対する読み出しコマンドを発行してから、読み出しデータの先頭が外部データバスに出力されるまでのクロックサイクル数（ＣＡＳレイテンシ）を示す。タイミングレジスタ１３は、時間期間ｔＲＣＤ（Ｗ）、ｔＲＣＤ（Ｒ）、ｔＲＰ、及びＣＬをそれぞれ保存するレジスタを含む。
本明細書では、時間期間ｔＲＣＤ（Ｗ）を「第１の時間期間」ともいい、時間期間ｔＲＣＤ（Ｒ）を「第２の時間期間」ともいう。
図２のブロック図では、実施形態の説明に必要なタイミングパラメータのみを示すが、実際には、タイミングレジスタ１３は他のタイミングパラメータも格納している。他の実施形態に係るメモリコントローラのブロック図でも同様である。
従来技術のメモリコントローラでは、時間期間ｔＲＣＤ（Ｗ）及びｔＲＣＤ（Ｒ）を区別せず、あるバンクに対する活性化コマンドを発行してから、同一バンクに対する読み出しコマンド及び書き込みコマンドを発行可能になるまでの時間差の最小値を示す、単一の値を格納していた。一方、実施形態１に係るメモリコントローラ３では、タイミングレジスタ１３は、時間期間ｔＲＣＤ（Ｗ）及びｔＲＣＤ（Ｒ）をｔＲＣＤ（Ｗ）レジスタ及びｔＲＣＤ（Ｒ）レジスタに個別に格納することを特徴とする。さらに、実施形態１に係るメモリコントローラ３では、ｔＲＣＤ（Ｗ）レジスタに、ｔＲＣＤ（Ｒ）レジスタに格納された値より小さい値を格納可能であることを特徴とする。さらに、実施形態１に係るメモリコントローラ３では、ｔＲＣＤ（Ｗ）レジスタには「０」より小さい負の値を格納することが可能であり、ｔＲＣＤ（Ｗ）レジスタに負の値が格納されている場合、メモリコントローラ３は、あるバンクに対する活性化コマンドを発行する前に、同じバンクに対する書き込みコマンドを発行可能であることを特徴とする。
図３は、図１のメモリ５の構成を示すブロック図である。メモリ５は、ＳＤＲＡＭインターフェース２１、チップ制御回路２２、バンクＢ１～Ｂ４、及び内部データバスＤＢ１，ＤＢ２を備える。ＳＤＲＡＭインターフェース２１は、メモリバス４を介してメモリコントローラ３に接続される通信回路である。ＳＤＲＡＭインターフェース２１は、メモリコントローラ３と通信し、メモリ５の動作のタイミングを制御する。チップ制御回路２２は、ＳＤＲＡＭインターフェース２１を介してメモリコントローラ３から複数のコマンドを受信してメモリ５の動作を制御する制御回路である。ＳＤＲＡＭインターフェース２１及びチップ制御回路２２は、複数の制御線（図３は１つで代表させている）を介して内部制御信号を互いに送受信する。バンクＢ１，Ｂ２は、内部データバスＤＢ１を介してＳＤＲＡＭインターフェース２１に接続され、バンクＢ３，Ｂ４は、内部データバスＤＢ２を介してＳＤＲＡＭインターフェース２１に接続される。
バンクＢ１は、メモリアレイ２３－１、ロウデコーダ２４－１、及びカラムデコーダ２５－１を備える。メモリアレイ２３－１は、後述するように、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルと、複数のビット線にそれぞれ接続された複数のセンスアンプと、複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備える。ロウデコーダ２４－１及びカラムデコーダ２５－１は、メモリアレイ２３－１に対する２次元のアクセス位置を指定する。他のバンクＢ２～Ｂ４もまた、バンクＢ１と同様に、メモリアレイ２３－２～２３－４、ロウデコーダ２４－２～２４－４、及びカラムデコーダ２５－２～２５－４をそれぞれ備える。
チップ制御回路２２は、バンク制御回路３１－１～３１－４を備える。各バンク制御回路３１－１～３１－４は、対応するバンクＢ１～Ｂ４にそれぞれ接続され、各バンクＢ１～Ｂ４に制御信号を送信して制御する。すなわち、バンク制御回路３１－１は、ロウアドレス活性化信号ＲＡＥ－１によってバンクＢ１のロウデコーダ２４－１を活性化し、ロウアドレス信号ＲＡ－１をバンクＢ１のロウデコーダ２４－１に供給する。また、バンク制御回路３１－１は、カラムアドレス活性化信号ＣＡＥ－１によってバンクＢ１のカラムデコーダ２５－１を活性化し、カラムアドレス信号ＣＡ－１をバンクＢ１のカラムデコーダ２５－１に供給する。他のバンク制御回路３１－２～３１－４もまた、バンク制御回路３１－１と同様に、対応するバンクＢ２～Ｂ４を制御する。
図４は、図３のチップ制御回路２２の詳細構成を示すブロック図である。チップ制御回路２２は、詳しくは、バンク制御回路３１－１～３１－４に加えて、論理和演算（ＯＲ）回路３２及び活性化制御回路３３を備える。
図４を参照して、バンク制御回路３１－１～３１－４の構成についてさらに説明する。バンク制御回路３１－１は、ロウアドレス制御回路４１、カラムアドレス制御回路４２、論理和演算（ＯＲ）回路４３、及び論理積演算（ＡＮＤ）回路４４を備える。ロウアドレス制御回路４１及びカラムアドレス制御回路４２は、ＳＤＲＡＭインターフェース２１からの内部制御信号として、ロウアドレス及びカラムアドレスなどを含むバンク制御信号を受信する。ロウアドレス制御回路４１は、バンク制御信号を受信して、ロウアドレス活性化信号ＲＡＥ－１及びロウアドレス信号ＲＡ－１を発生する。カラムアドレス制御回路４２は、バンク制御信号を受信して、内部信号ＣＡＥＦ－１及びカラムアドレス（ＣＡ－２）を発生する。内部信号ＣＡＥＦ－１は、カラムアドレス活性化信号ＣＡＥ－１を発生するための元信号である。カラムアドレス活性化信号ＣＡＥ－１は、ロウアドレス活性化信号ＲＡＥ－１及び内部信号ＣＡＥＦ－１の両方が活性化したときに活性化する。すなわち、活性化状態を論理値「１」により表すと、内部信号ＣＡＥＦ－１及びロウアドレス活性化信号ＲＡＥ－１の論理積が「１」になったとき、カラムアドレス活性化信号ＣＡＥ－１が活性化される。この論理積演算のため、ＡＮＤ回路４４が設けられる。この論理は、バンクＢ１がロウ活性化されたときのみにカラムアクセス可能とすることを保証する。すなわち、バンクＢ１がロウ非活性であるときにカラムアクセスを禁止することで、メモリアレイ２３－１の誤動作を防ぐ目的がある。
図４をさらに参照すると、バンク制御回路３１－１には、ｔＲＣ（Ｗ）短縮信号がさらに入力されている。ｔＲＣ（Ｗ）短縮信号は、図１４及び図１５を参照して後述するように、活性化コマンドの前に書き込みコマンドを送信することを通知する制御信号（これを「第１の制御信号」ともいう）がメモリコントローラ３からメモリ５に送信されたとき、メモリ５の内部制御信号としてＳＤＲＡＭインターフェース２１からチップ制御回路２２に送られる。ｔＲＣ（Ｗ）短縮信号が非活性である場合（すなわち、論理値「０」の場合）、カラムアドレス活性化信号ＣＡＥ－１は、ロウアドレス活性化信号ＲＡＥ－１及び内部信号ＣＡＥＦ－１の両方が活性化したときにのみ活性化する。前述のように、この論理は、バンクＢ１がロウ活性化されたときのみにカラムアクセス可能とすることを保証する。一方、ｔＲＣ（Ｗ）短縮信号が活性化された場合（すなわち、論理値「１」の場合）、ロウアドレス活性化信号ＲＡＥ－１及びカラムアドレス活性化信号ＣＡＥ－１は、互いに独立に制御される。すなわち、バンクＢ１がロウ活性化されたときのみにカラムアクセス可能とするという制約を無効とし、バンクＢ１のロウ活性化前にもカラムアクセスを可能とする。ＡＮＤ回路４４には、ロウアドレス活性化信号ＲＡＥ－１及びｔＲＣ（Ｗ）短縮信号の論理和が入力される。この論理和演算のため、ＯＲ回路４３が設けられる。
他のバンク制御回路３１－２～３１－４もまた、バンク制御回路３１－１と同様に構成される。
図４をさらに参照すると、バンク制御回路３１－１～３１－４から出力されたロウアドレス活性化信号ＲＡＥ－１～ＲＡＥ－４は、ＯＲ回路３２に入力される。ＯＲ回路３２の出力信号ＲＡＯＲは、少なくとも１つのロウアドレス活性化信号が論理値「１」になるとき（すなわち、少なくとも１つのバンクが活性化されるとき）、論理値「１」になる。活性化制御回路３３は、ＯＲ回路３２の出力信号ＲＡＯＲが論理値「１」になったとき、制御信号ＣＯＬＡＣＴ及び制御信号ＩＯＡＣＴを発生する。制御信号ＣＯＬＡＣＴは、各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２に送られる。各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２は、制御信号ＣＯＬＡＣＴを受けて、その回路の一部又は全部を活性化する。この動作により、全バンクＢ１～Ｂ４が非活性の状態において、各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２の動作電流を削減している。一方、制御信号ＩＯＡＣＴは、ＳＤＲＡＭインターフェース２１及び他の回路（メモリ５の内部電圧発生回路など）に送られる。ＳＤＲＡＭインターフェース２１及び他の回路は、制御信号ＩＯＡＣＴを受けて、それらの回路の一部又は全部を活性化する。この動作により、全バンクＢ１～Ｂ４が非活性の状態において、ＳＤＲＡＭインターフェース２１及び他の回路の動作電流を削減している。
図４をさらに参照すると、活性化制御回路３３にも、ｔＲＣ（Ｗ）短縮信号が入力されている。ｔＲＣ（Ｗ）短縮信号が非活性である場合（すなわち、論理値「０」の場合）、活性化制御回路３３は、ＯＲ回路３２の出力信号ＲＡＯＲ（すなわち、バンクＢ１～Ｂ４の活性／非活性）に応じて、制御信号ＣＯＬＡＣＴ及び制御信号ＩＯＡＣＴを発生する。一方、ｔＲＣ（Ｗ）短縮信号が活性化された場合（すなわち、論理値「１」の場合）、活性化制御回路３３は、ＯＲ回路３２の出力信号ＲＡＯＲに無関係に、制御信号ＣＯＬＡＣＴ及び制御信号ＩＯＡＣＴを発生する。従って、活性化コマンドが発行される前であっても、活性化制御回路３３がｔＲＣ（Ｗ）短縮信号を受信したとき、各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２は、制御信号ＣＯＬＡＣＴを受けて、その回路の一部又は全部を活性化する。同様に、活性化コマンドが発行される前であっても、活性化制御回路３３がｔＲＣ（Ｗ）短縮信号を受信したとき、ＳＤＲＡＭインターフェース２１及び他の回路（内部電圧発生回路など）は、制御信号ＩＯＡＣＴを受けて、その回路の一部又は全部を活性化する。このように、各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２が活性化され、さらに、ＳＤＲＡＭインターフェース２１及び他の回路が活性化されるので、活性化コマンドが発行される前であっても、メモリ５は、書き込みコマンドを受信可能な状態になる。
このように、メモリ５は、複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含む。チップ制御回路２２は、ｔＲＣ（Ｗ）短縮信号が活性化されたとき、書き込みコマンドに関連付けられた回路（各バンク制御回路３１－１～３１－４のカラムアドレス制御回路４２、ＳＤＲＡＭインターフェース２１及び他の回路、など）を活性化する。
前述のように、メモリ５は、ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有する。従って、活性化コマンドの前に書き込みコマンドを送信することを通知する制御信号をメモリコントローラ３からメモリ５に送信するために、メモリバス４の信号線のうちのいずれかを占有することはできない。従って、例えば、モードレジスタ設定等の既存のコマンドの未使用ビットを用いて、又は未使用ビットの組み合わせを用いて、活性化コマンドの前に書き込みコマンドを送信することをメモリコントローラ３からメモリ５に通知する。
活性化コマンドの前に書き込みコマンドを送信することは、必ずしもメモリコントローラ３からメモリ５に通知されなくてもよい。常に活性化コマンドの前に書き込みコマンドを送信することが予めわかっている場合には、メモリ５の出荷前に、ヒューズのレーザトリミング又は電気的なトリミングを行うこと、もしくは、メモリ５の上層メタル配線を改訂すること、などによって、活性化状態に固定されたｔＲＣ（Ｗ）短縮信号をメモリ５の内部で生成するようにメモリ５を構成してもよい。
図５は、図３のメモリアレイ２３－ｎ、ロウデコーダ２４－ｎ、及びカラムデコーダ２５－ｎの構成を示すブロック図である。以下、構成要素の符号「～ｎ」は、バンクＢｎ（ｎ＝１～４）に対応することを示す。また、図５の符号ＤＢは、図３の内部データバスＤＢ１又はＤＢ２を示す。
図５を参照すると、メモリアレイ２３－ｎは、互いに直交する複数のロウ（Ｙ方向に沿った行）及び複数のカラム（Ｘ方向に沿った列）に沿って配列された複数のメモリセルＣを備える。メモリアレイ２３－ｎは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列５２によって互いに分離された複数のサブアレイ５１を含む。各サブアレイ５１もまた、複数のロウ及び複数のカラムに沿って配列された複数のメモリセルＣを備える。図５では、図示の簡単化のために、１つのみのメモリセルＣを示す。
図５を参照すると、ロウデコーダ２４－ｎは、メモリアレイ２３－ｎの複数のロウにわたって（すなわちＸ方向に沿って）配置される。各サブアレイ５１において、Ｙ方向に延在する複数のワード線ＷＤＬが、当該サブアレイ５１の全体にわたってＸ方向に互いに所定間隔を有して配列されている。全てのワード線ＷＤＬはロウデコーダ２４－ｎに接続される。ロウデコーダ２４－ｎは、バンク制御回路３１－ｎからロウアドレス信号ＲＡ－ｎ及びロウアドレス活性化信号ＲＡＥ－ｎを受信し、１つのワード線ＷＤＬを選択する。図５では、複数のワード線ＷＤＬのうち、活性化した１つのワード線ＷＤＬのみ示している。選択されたワード線ＷＤＬに接続されるサブアレイ５１を、「活性化されたサブアレイ」と呼ぶ（図５ではハッチングにより示す）。
図５を参照すると、カラムデコーダは、メモリアレイ２３－ｎの複数のカラムにわたって（すなわちＹ方向に沿って）配置される。メモリアレイ２３－ｎにおいて、Ｘ方向に延在する複数のカラム選択線ＣＳＬが、メモリアレイ２３－ｎの全体にわたってＹ方向に互いに所定間隔を有して配列されている。全てのカラム選択線ＣＳＬはカラムデコーダ２５－ｎに接続される。カラムデコーダ２５－ｎは、バンク制御回路３１－ｎからカラムアドレス信号ＣＡ－ｎ及びカラムアドレス活性化信号ＣＡＥ－ｎを受信し、１つのカラム選択線ＣＳＬを選択する。図５では、複数のカラム選択線ＣＳＬのうち、活性化した１つのカラム選択線ＣＳＬのみを示している。
活性化されたワード線ＷＤＬと活性化されたカラム選択線ＣＳＬとの交点における選択されたメモリセルＣに対して、書き込みアクセス及び読み出しアクセスが行われる。
図３の内部データバスＤＢ１，ＤＢ２は、実際には、入出力（ＩＯ）制御回路２６－ｎを介して各バンクＢ１～Ｂ４に接続される。図５に示すように、複数のデータ信号を伝達する内部データバスＤＢは、ＩＯ制御回路２６－ｎを介して、複数のＧＩＯバスＧＩＯＢに接続される。ＧＩＯバスＧＩＯＢは、サブアレイ選択スイッチＳＡＳＷを介してＬＩＯバスＬＩＯＢに接続される。
データを書き込むとき、内部データバスＤＢ上のデータは、ＩＯ制御回路２６－ｎ、ＧＩＯバスＧＩＯＢ、サブアレイ選択スイッチＳＡＳＷ、ＬＩＯバスＬＩＯＢを順に経由して、選択されたメモリセルＣに書き込まれる。データを読み出すとき、選択されたメモリセルＣに格納されたデータは、ＬＩＯバスＬＩＯＢ、サブアレイ選択スイッチＳＡＳＷ、ＧＩＯバスＧＩＯＢ、ＩＯ制御回路２６－ｎを順に経由して、内部データバスＤＢ上に読み出される。
図６は、図５のサブアレイ５１及びセンスアンプ列５２の詳細構成を示すブロック図である。サブアレイ５１は、互いに直交するビット線ＢＴＬ００，ＢＴＬ０１，…及びワード線ＷＤＬ０に沿って配列されたメモリセルＣ００，Ｃ０１，…を備える。ビット線ＢＴＬ００，ＢＴＬ０１，…にはセンスアンプＳＡ００，ＳＡ０１，…がそれぞれ接続される。センスアンプＳＡ００，ＳＡ０１，…にはカラム選択線ＣＳＬ０，ＣＳＬ１がそれぞれ接続される。サブアレイ５１において、Ｙ方向に延在する複数のワード線ＷＤＬが、Ｘ方向に互いに所定間隔を有して配列されている。ただし、図６では、図示の簡単化のために、１つのワード線ＷＤＬ０のみを示す。サブアレイ５１において、Ｘ方向に延在する複数のビット線ＢＴＬ００,ＢＴＬ０１，…が、Ｙ方向に互いに所定間隔を有して配列されている。各メモリセルＣ００,Ｃ０１，…は、各ワード線ＷＤＬと各ビット線ＢＴＬとの交点に配置される。センスアンプ列５２において、複数のセンスアンプＳＡ００、ＳＡ０１、ＳＡ１０、ＳＡ１１及び入出力（ＩＯ）スイッチが、Ｙ方向に互いに所定間隔を有して配列されている。さらに、センスアンプ列５２には、ＬＩＯバスＬＩＯＢ＿０，ＬＩＯＢ＿１，…が配線される。カラム選択線ＣＳＬはＩＯスイッチＩＯＳＷに接続され、その開閉を制御する。カラム選択線ＣＳＬ０が活性化することで、センスアンプＳＡ００とＬＩＯバスＬＩＯＢ＿０とが接続され、センスアンプＳＡ０２とＬＩＯバスＬＩＯＢ＿２とが接続され、センスアンプＳＡ０１とＬＩＯバスＬＩＯＢ＿１とが接続され、センスアンプＳＡ０３とＬＩＯバスＬＩＯＢ＿３とが接続される。同様に、カラム選択線ＣＳＬ１が活性化することで、センスアンプＳＡ１０とＬＩＯバスＬＩＯＢ＿０とが接続され、センスアンプＳＡ１２とＬＩＯバスＬＩＯＢ＿２とが接続され、センスアンプＳＡ１１とＬＩＯバスＬＩＯＢ＿１とが接続され、センスアンプＳＡ１３とＬＩＯバスＬＩＯＢ＿３とが接続される。各センスアンプＳＡには、ロウデコーダ２４－ｎからセンスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥが入力される。
図６では、１つのワード線ＷＤＬ０、２つのカラム選択線ＣＳＬ０、ＣＳＬ１、４つのＬＩＯバスＬＩＯＢ＿０、ＬＩＯＢ＿２、ＬＩＯＢ＿１、ＬＩＯＢ＿３、及びそれらに接続される他の構成要素とを示すが、実際には、サブアレイ５１及びセンスアンプ列５２は、さらに多くのワード線ＷＤＬ、カラム選択線ＣＳＬ、ＬＩＯバスＬＩＯＢ、及びそれらに接続される他の構成要素を備える。
図７は、図６のセンスアンプＳＡ１１，ＳＡ０２、ＩＯスイッチＩＯＳＷ、及びメモリセルＣ００の詳細構成を示す回路図である。
各センスアンプＳＡ００、ＳＡ０２は、クロスカップルされた２対のＰＭＯＳトランジスタＳＡＰＴ及びＮＭＯＳトランジスタＳＡＮＴを備える。２つのＮＭＯＳトランジスタＳＡＮＴのソースには、センスアンプ活性化信号ＳＡＮＥが印加され、それらのドレインは、ビット線ＢＴＬ００及び反転ビット線／ＢＴＬ００にそれぞれ接続される。２つのＰＭＯＳトランジスタＳＡＰＴのソースには、センスアンプ活性化信号ＳＡＰＥが印加され、それらのドレインは、ビット線ＢＴＬ００及び反転ビット線／ＢＴＬ００にそれぞれ接続される。ＬＩＯバスＬＩＯＢ＿０は一対の信号線ＬＩＯ＿０，／ＬＩＯ＿０を含み、ＬＩＯバスＬＩＯＢ＿２は一対の信号線ＬＩＯ＿２，／ＬＩＯ＿２を含む。
ＩＯスイッチＩＯＳＷは、一対のＮＭＯＳトランジスタである入出力（ＩＯ）トランジスタＩＯＴを備える。一方のＩＯトランジスタＩＯＴのソースはビット線ＢＴＬ００に接続され、そのドレインはＬＩＯバスの信号線ＬＩＯ＿０に接続され、他方のＩＯトランジスタＩＯＴのソースは反転ビット線／ＢＴＬ００に接続され、そのドレインはＬＩＯバスの信号線／ＬＩＯ＿０に接続される。
メモリセルＣ００は、セルトランジスタＣＴ及びセルキャパシタＣＳを備え、メモリセルＣ００に格納されたデータ（「１」又は「０」の情報）は、蓄積ノードＳＮに電圧情報として保持されている。セルトランジスタＣＴは、例えばＮＭＯＳトランジスタである。
メモリセルＣは半導体記憶装置の記憶セルの一例である。
ビット線ＢＴＬ００は、非常に高抵抗であるので、センスアンプＳＡ００の近傍の区間と、メモリセルＣ００の近傍の区間との間には、寄生抵抗ＲＢＴＬが生じる。
他のセンスアンプＳＡ、ＩＯスイッチＩＯＳＷ、及びメモリセルＣもまた、図７のセンスアンプＳＡ１１，ＳＡ０２、ＩＯスイッチＩＯＳＷ、及びメモリセルＣ００と同様に構成される。
図８は、図７のビット線に接続されるイコライズ回路の構成を示す回路図である。図７には図示していないが、メモリ５の正常な動作のために、全てのビット線及び反転ビット線のペアに、図８のイコライズ回路（あるいは同等の機能を有する回路）が接続される。図８のイコライズ回路は、ビット線イコライズ信号ＢＴＬＥＱによって制御されるトランジスタＴ１～Ｔ３を備える。一対のビット線ＢＴＬ，／ＢＴＬは、ビット線イコライズ信号ＢＴＬＥＱの活性化によって、電圧ＶＢＴＬに固定される。電圧ＶＢＴＬは、ビット線ＢＴＬの信号を「Ｈ」（ハイレベル）側に増幅した後の最終的な電圧ＶＡＲＹと、ビット線ＢＴＬの信号を「Ｌ」（ローレベル）側に増幅した後の最終的な電圧ＶＳＳとの中間の電圧である。
図９は、図５のサブアレイ選択スイッチＳＡＳＷの構成を示す回路図である。ＧＩＯバスＧＩＯＢは一対の信号線ＧＩＯ，／ＧＩＯを含む。図９のサブアレイ選択スイッチＳＡＳＷは、ＧＩＯバスの信号線ＧＩＯ，／ＧＩＯによってそれぞれ制御されるトランジスタＴ１１，Ｔ１２と、ビット線イコライズ信号ＢＴＬＥＱによって制御されるトランジスタＴ１３，Ｔ１４とを備える。サブアレイ選択スイッチＳＡＳＷは、ＧＩＯバスの一対の信号線ＧＩＯ，／ＧＩＯと、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯとを接続するスイッチである。サブアレイ選択スイッチＳＡＳＷは、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯの電圧を電圧ＶＢＴＬに固定する機能をさらに有する。サブアレイ選択スイッチＳＡＳＷは、サブアレイ選択信号ＳＵＢＡＳＥＬが「Ｈ」に活性化されたとき、ＧＩＯバスの信号線ＧＩＯ，／ＧＩＯと、ＬＩＯバスの信号線ＬＩＯ，／ＬＩＯとを互いに接続する。サブアレイ選択スイッチＳＡＳＷは、また、ビット線イコライズ信号ＢＴＬＥＱが「Ｈ」に活性化されたとき、ＬＩＯバスの信号線ＬＩＯ，／ＬＩＯの電圧を電圧ＶＢＴＬに固定する。ここで、カラム選択線ＣＳＬによる内部読み出し動作期間ｔ（ｉＲＤ）及び内部書き込み動作期間ｔ（ｉＷＲ）以外では、ＩＯバスの信号線ＧＩＯ，／ＧＩＯの電圧は「Ｈ」レベル、すなわち、電圧ＶＡＲＹもしくはそれよりも高い電圧となっている。
次に、図１０～図１５を参照して、実施形態１に係るメモリシステムの動作について説明する。
図１０は、実施形態１に係るデータの読み出し動作を示すタイミングチャートである。図１０は、同一のバンクに連続で読み出しアクセスする場合を表す。図１０は、メモリコントローラ３からメモリ５に送信されるクロックＣＬＫ及びコマンドＣＭＤと、メモリ５の内部状態と、外部データバスにおけるデータの伝送とを示す。コマンドＣＭＤの「Ａ」は活性化コマンドを示し、「Ｒ」は読み出しコマンドを示し、「Ｐ」はプリチャージコマンドを示す。外部データバスの「ＱＤ」は、メモリ５から読み出される読み出しデータを表す。内部状態ｉＲＤは、メモリ５の内部のメモリアレイ２３－ｎで実際に読み出し動作が行われている状態を示す。コマンドはクロックＣＬＫの立ち上がりエッジで取り込まれる。時間期間ｔＲＣ（Ｒ）は、同一バンクから連続して読み出す場合の活性化コマンドＡから活性化コマンドＡまでの時間を示し、読み出し動作の実質上のサイクル時間を表す。ｔＲＣＤ（Ｒ）＝４×ｔＣＫ、ｔＲＰ＝４×ｔＣＫ、ｔＲＴＰ＝２×ｔＣＫ、ＣＬ＝５、ＢＬ＝４の場合、ｔＲＣ（Ｒ）＝１０×ｔＣＫである。時間期間ｔＤ（Ｒ）は、読み出しコマンドＲを取り込んでから内部状態ｉＲＤが開始するまでの時間を示す。図１０の例では、ｔＲＣ（Ｒ）＝１０×ｔＣＫの連続読み出しを行っている。外部データバスを読み出しデータが占める時間は２×ｔＣＫであり、外部データバスの利用率は２／１０である。
前述のように、時間期間ｔＲＣＤ（Ｒ）は、あるバンクに対する活性化コマンドＡを発行してから、同一バンクに対する読み出しコマンドＲを発行可能になるまでの時間差の最小値を示す。従って、メモリコントローラ３の制御回路１１は、メモリ５からデータを読み出すとき、活性化コマンドＡを発行する瞬間を基準として時間期間ｔＲＣＤ（Ｒ）だけ離れた瞬間以後に、読み出しコマンドＲを発行する。図１０の例では、メモリコントローラ３の制御回路１１は、活性化コマンドＡを発行してから時間期間ｔＲＣＤ（Ｒ）だけ経過した瞬間に、読み出しコマンドＲを発行している。
図１０は、ＤＤＲ２－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したメモリシステムの場合の例を示す。ＤＤＲ１／３／４－ＳＤＲＡＭ及びＬＰＤＤＲ２／３／４－ＳＤＲＡＭ等、他のＳＤＲＡＭでも図１０と同様に動作可能である。
図１１は、図１０の読み出し動作を行うときの各信号の波形を示すタイミングチャートである。図１１は、図１０の場合におけるメモリ５の内部状態を示し、横軸が時間を示し、縦軸が電圧を示す。図１１は、図５、図６、及び図７に示すメモリ５の内部信号の電圧波形を示す一例である。図１１では、メモリ５の内部信号として、カラム選択線ＣＳＬの信号、センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥ、ワード線ＷＤＬの信号、ビット線ＢＴＬの信号について示す。
図１１を参照すると、活性化コマンドＡの入力から時間期間ｔＤＷＬ（Ａ）の経過後に、ワード線ＷＤＬが活性化し、セルトランジスタＣＴがオンする（すなわち、導通状態となる）ことで、メモリセルＣからビット線ＢＴＬ上にデータが電位差ΔＶとして読み出される。ビット線ＢＴＬにデータ「１」が読み出された場合の電圧波形をＢＴＬ（Ｈ）で示し、ビット線ＢＴＬにデータ「０」が読み出された場合の電圧波形をＢＴＬ（Ｌ）で示す。ワード線ＷＤＬの活性化から時間期間ｔＤＳＡ（Ａ）の経過後に、センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥが活性化する。センスアンプ活性化信号ＳＡＰＥは、活性時は電圧ＶＡＲＹであり、非活性時は電圧ＶＢＴＬである。センスアンプ活性化信号ＳＡＮＥは、活性時は電圧ＶＳＳ（すなわち、接地電位＝０Ｖ）、非活性時は電圧ＶＢＴＬである。ここで、通常は、ＶＢＴＬ＝１／２×ＶＡＲＹである。センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥの活性化により、電圧ＢＴＬ（Ｈ）は電圧ＶＡＲＹに増幅され、電圧ＢＴＬ（Ｌ）は電圧ＶＳＳ（＝０Ｖ）に増幅される。
図１１を参照すると、読み出しコマンドＲの入力から時間期間ｔＤ（Ｒ）の経過後に、カラム選択線ＣＳＬの信号が時間期間ｔ（ｉＲＤ）にわたって活性化する。この時間期間ｔ（ｉＲＤ）において、メモリアレイ２３－ｎに対して実際に内部読み出し（内部状態ｉＲＤ）が実行されている。時間時間ｔ（ｉＲＤ）にわたって、カラム選択線ＣＳＬの活性化によってＩＯスイッチＩＯＳＷがオンし、一対のビット線ＢＴＬ，／ＢＴＬはＩＯスイッチＩＯＳＷを介してＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯと接続され、ビット線ＢＴＬのデータがＬＩＯバスに読み出される。この時、特に、ビット線ＢＴＬにデータ「０」が読み出された場合には、ビット線の電圧ＢＴＬ（Ｌ）は擾乱を受け、電圧ＶＳＳから浮き上がる。
図１１を参照すると、プリチャージコマンドＰの入力から時間期間ｔＤＷＬ（Ｐ）の経過後に、ワード線ＷＤＬが非活性化する。ワード線ＷＤＬの非活性化によりセルトランジスタＣＴがオフし（すなわち、非導通状態となり）、ビット線ＢＴＬのデータがメモリセルＣの蓄積ノードＳＮに閉じ込められる。すなわち、メモリセルＣにデータが再書き込みされる。これをメモリセルリストア動作と呼ぶ。この時、ビット線の電圧ＢＴＬ（Ｌ）が上記の擾乱を受けた後、充分な時間をかけてビット線ＢＴＬの電圧が電圧ＶＳＳに戻ってから、ワード線ＷＤＬを非活性化する必要がある。この時間により時間期間ｔＲＴＰが決まる。ワード線ＷＤＬを非活性化した後、時間期間ｔＤＳＡ（Ｐ）の経過後に、センスアンプ活性化信号を非活性化し、ビット線の電圧ＢＴＬ（Ｈ）又はＢＴＬ（Ｌ）が電圧ＶＢＴＬに戻る。その後、再び次の活性化コマンドＡを受信可能になる。
以上の説明で、時間期間ｔＲＣＤ（Ｒ）、ｔＲＴＰ、及びｔＲＰは、メモリ５の内部のメモリアレイ２３－ｎの動作、特にワード線ＷＤＬ及びビット線ＢＴＬの動作速度によって規定される。特にビット線ＢＴＬの動作速度は、ビット線ＢＴＬの寄生抵抗ＲＢＴＬによって決まる。一般に、メモリアレイの微細化が進むにつれ、寄生抵抗ＲＢＴＬは高くなり、ビット線ＢＴＬの動作速度が低下する。
次に、図１２及び図１３を参照して、比較例に係るメモリシステムの書き込み動作について説明する。
前述のように、従来技術のメモリコントローラでは、あるバンクに対する活性化コマンドを発行してから同一バンクに対する書き込みコマンドを発行可能になるまでの時間期間ｔＲＣＤ（Ｗ）は、あるバンクに対する活性化コマンドを発行してから同一バンクに対する読み出しコマンドを発行可能になるまでの時間期間ｔＲＣＤ（Ｒ）と同一であった。
図１２は、実施形態１の比較例に係るデータの書き込み動作を示すタイミングチャートである。図１２は、同一のバンクに連続で書き込みアクセスする場合を表す。図１２もまた、図１０と同様に、メモリコントローラ３からメモリ５に送信されるクロックＣＬＫ及びコマンドＣＭＤと、メモリ５の内部状態と、外部データバスにおけるデータの伝送とを示す。コマンドＣＭＤの「Ａ」は活性化コマンドを示し、「Ｗ」は読み出しコマンドを示し、「Ｐ」はプリチャージコマンドを示す。外部データバスの「ＷＤ」は、メモリコントローラ３から出力された書き込みデータを表す。内部状態ｉＷＲは、メモリ５の内部のメモリアレイ２３－ｎで実際に書き込み動作が行われている状態を示す。時間期間ｔＲＣ（Ｗ）は、同一バンクに連続して書き込む場合の活性化コマンドＡから活性化コマンドＡまでの時間を示し、書き込み動作の実質上のサイクル時間を表す。ｔＲＣＤ（Ｗ）＝４×ｔＣＫ、ｔＲＰ＝４×ｔＣＫ、ｔＷＲ＝４×ｔＣＫ、ＷＬ＝４、ＢＬ＝４の場合、ｔＲＣ（Ｗ）＝１８×ｔＣＫである。時間期間ｔＤ（Ｗ）は、メモリコントローラ３から送信されたデータＷＤの全体をメモリ５が受信完了してから内部状態ｉＷＲが開始するまでの時間を示す。 図１２の例では、連続してデータを書き込むためには、ｔＲＣ（Ｗ）＝１８×ｔＣＫが必要である。一般に、書き込み動作の時間期間ｔＲＣ（Ｗ）は読み出し動作の時間期間ｔＲＣ（Ｒ）よりも長い。外部データバスを書き込みデータが占める時間は２×ｔＣＫであり、外部データバスの利用率は２／１８であり、読み出し動作の場合よりも利用効率が低い。
図１２は、ＤＤＲ２－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したメモリシステムの場合の例を示す。ＤＤＲ３／４－ＳＤＲＡＭ及びＬＰＤＤＲ２／３／４－ＳＤＲＡＭ等、他のＳＤＲＡＭでも図１２と同様に動作可能である。概して、書き込み時の外部データバス利用効率は読み出し時より低い。
図１３は、図１２の書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１３は、図１２の場合におけるメモリ５の内部状態を表し、横軸が時間を示し、縦軸が電圧を示す。図１１は、図５、図６、及び図７に示すメモリ５の内部信号の電圧波形を示す一例である。図１３では、メモリ５の内部信号として、カラム選択線ＣＳＬの信号、センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥ、ワード線ＷＤＬの信号、ビット線ＢＴＬの信号について示し、さらに、メモリセルＣの蓄積ノードＳＮの電圧ＳＮ（Ｈ），ＳＮ（Ｌ）を示す。
図１３を参照すると、活性化コマンドＡの入力からセンスアンプＳＡの活性化（すなわち、センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥの活性化）までは、図１１の読み出し動作の場合と同様である。書き込みレイテンシの時間期間ＷＬと、書き込みデータＷＤをメモリ５が取り込むための時間期間ＢＬ／２×ｔＣＫとを待機した後に、時間期間ｔＤ（Ｗ）の経過後に、カラム選択線ＣＳＬの信号が時間時間ｔ（ｉＷＲ）にわたって活性化する。この時間時間ｔ（ｉＷＲ）において、メモリアレイ２３－ｎに対して実際に内部書き込み（内部状態ｉＷＲ）が実行されている。時間時間ｔ（ｉＷＲ）にわたって、カラム選択線ＣＳＬの活性化によってＩＯスイッチＩＯＳＷがオンし、一対のビット線ＢＴＬ，／ＢＴＬはＩＯスイッチＩＯＳＷを介してＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯと接続され、ＬＩＯバスのデータがビット線ＢＴＬに書き込まれる。この時、ビット線ＢＴＬ，／ＢＴＬのデータがＬＩＯバスの信号線ＬＩＯ，／ＬＩＯのデータと異なる場合、センスアンプＳＡによって増幅されたビット線のデータは反転される。しかしながら、ビット線ＢＴＬの寄生抵抗ＲＢＴＬに起因して、ビット線ＢＴＬにおいて、センスアンプＳＡ及びＩＯスイッチＩＯＳＷから遠い距離にある区間におけるデータ線が完全に反転する、すなわち、ビット線の電圧ＢＴＬ（Ｈ）が電圧ＢＴＬ（Ｌ）＝ＶＳＳになり、逆に、ビット線の電圧ＢＴＬ（Ｌ）が電圧ＢＴＬ（Ｈ）＝ＶＡＲＹとなるには時間を要する。さらに、一般に、ＰＭＯＳトランジスタはＮＭＯＳトランジスタに比較して駆動能力が弱いので、特にビット線ＢＴＬの「Ｌ」から「Ｈ」への遷移時間は、「Ｈ」から「Ｌ」への遷移時間よりも長い。さらに、セルトランジスタＣＴは駆動能力が低く、また、ＮＭＯＳトランジスタで構成されるので、蓄積ノードＳＮの「Ｌ」から「Ｈ」への遷移時間はさらに長くなる。
図１３を参照すると、プリチャージコマンドＰの入力から時間期間ｔＤＷＬ（Ｐ）の経過後に、ワード線ＷＤＬが非活性化する。ワード線ＷＤＬの非活性化によりセルトランジスタＣＴがオフし、ビット線ＢＴＬのデータが蓄積ノードＳＮに閉じ込められる。すなわち、メモリセルＣに新規のデータが書き込まれる。これをメモリセルＣの反転書き込み動作と呼ぶ。上述のように、ビット線寄生抵抗ＲＢＴＬ、センスアンプＳＡのＰＭＯＳトランジスタＳＡＰＴの弱い駆動能力、さらにセルトランジスタＣＴの抵抗によって、蓄積ノードＳＮの「Ｌ」から「Ｈ」への遷移に長い時間がかかる。このメモリアレイ２３－ｎの特性に応じて時間期間ｔＷＲの長さが決まり、比較的長い時間を要する。ワード線ＷＤＬを非活性化した後、時間期間ｔＤＳＡ（Ｐ）の経過後に、センスアンプ活性化信号を非活性化し、ビット線の電圧ＢＴＬ（Ｌ）又はＢＴＬ（Ｌ）の電圧が電圧ＶＢＴＬに戻る。その後、再び次の活性化コマンドＡを受信可能になる。
図１２及び図１３の動作では、特に時間期間ｔＷＲが長くなる。一般に、メモリアレイの微細化が進むにつれ、寄生抵抗ＲＢＴＬが高くなり、センスアンプＳＡのＰＭＯＳトランジスタＳＡＰＴの駆動能力が低下し、セルトランジスタＣＴの駆動能力が低下する。これらの理由により、時間期間ｔＷＲは増大する。
これに対して、次に、図１４及び図１５を参照して、実施形態１に係るメモリシステムの書き込み動作について説明する。
図１４は、実施形態１に係るデータの書き込み動作を示すタイミングチャートである。図１４は、同一のバンクに連続で書き込みアクセスする場合を表す。図１４の書き込み動作において、最大の特徴は、活性化コマンドＡの前に書き込みコマンドＷが発行されていることにある。すなわち、時間期間ｔＲＣＤ（Ｗ）が負の値を持つ。本実施例では、ｔＲＣＤ（Ｗ）＝－２×ｔＣＫとする。メモリコントローラ３の制御回路１１は、メモリ５にデータを書き込むとき、活性化コマンドＡをメモリ５に送信する前に、時間期間ｔＲＣＤ（Ｗ）だけ先行して、書き込みコマンドＷをメモリ５に送信する。図１４のコマンドシーケンスを使用することで、活性化コマンドＡを発行してから、メモリ５の内部のメモリアレイ２３－ｎに実際に書き込み動作（内部状態ｉＷＲ）を行うまでの時間を短縮できる。これにより、時間期間ｔＲＣ（Ｗ）を短縮可能となる。実施形態１の実施例では、ｔＲＣ（Ｗ）＝１３×ｔＣＫとなり、図１２及び図１３の比較例の場合におけるｔＲＣ（Ｗ）＝１８×ｔＣＫと比較して、５×ｔＣＫの時間だけ短縮している。外部データバスを書き込みデータが占める時間は２×ｔＣＫであり、外部データバスの利用率は２／１３に改善する。
前述のように、時間期間ｔＲＣＤ（Ｗ）は、あるバンクに対する活性化コマンドＡを発行してから、同一バンクに対する書き込みコマンドＷを発行可能になるまでの時間差の最小値を示し、さらに、時間期間ｔＲＣＤ（Ｗ）は時間期間ｔＲＣＤ（Ｒ）より小さな値を有する。従って、メモリコントローラ３の制御回路１１は、メモリ５にデータを書き込むとき、活性化コマンドＡを発行する瞬間を基準として時間期間ｔＲＣＤ（Ｗ）だけ離れた瞬間以後に、書き込みコマンドＷを発行する。
また、時間期間ｔＲＣＤ（Ｗ）は負の値を有してもよい。この場合、メモリコントローラ３の制御回路１１は、メモリ５にデータを書き込むとき、活性化コマンドＡを発行する瞬間を基準として時間期間ｔＲＣＤ（Ｗ）の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、活性化コマンドを発行する瞬間よりも前に、書き込みコマンドＷを発行する。メモリ５のチップ制御回路２２は、ｔＲＣ（Ｗ）短縮信号に応じて動作することにより、メモリ５にデータを書き込むとき、活性化コマンドを受信する瞬間を基準として時間期間ｔＲＣＤ（Ｗ）の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、活性化コマンドを受信する瞬間よりも前に、書き込みコマンドをメモリコントローラ３から受信可能に構成される。図１４の例では、メモリコントローラ３の制御回路１１は、活性化コマンドＡを発行する瞬間を基準として時間期間ｔＲＣＤ（Ｗ）の絶対値に等しい時間期間だけ先行する瞬間に、書き込みコマンドＷを発行している。
図１４は、ＤＤＲ２－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したメモリシステムの場合の例を示す。ＤＤＲ３／４－ＳＤＲＡＭ及びＬＰＤＤＲ２／３／４－ＳＤＲＡＭ等、他のＳＤＲＡＭでも図１４と同様に動作可能である。
図１５は、図１４の書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１５は、図１４の場合におけるメモリ５の内部状態を表し、横軸が時間を示し、縦軸が電圧を示す。センスアンプ活性化信号ＳＡＰＥ及びＳＡＮＥを活性化しているとき、ビット線の電圧ＢＴＬ（Ｈ）又はＢＴＬ（Ｌ）の増幅中もしくは増幅完了直後に、カラム選択線ＣＳＬを活性化して書き込み動作（内部状態ｉＷＲ）を実行可能である。これにより、時間期間ｔＲＣ（Ｗ）を大幅に短縮可能である。
実施形態１に係るメモリシステムによれば、書き込み動作を行うときの時間期間ｔＲＣ（Ｗ）は、読み出し動作を行うときの時間期間ｔＲＣ（Ｒ）とは独立に設定可能である。
以上説明したように、実施形態１に係るメモリシステムによれば、プリチャージコマンドを含むコマンドシーケンスにより１つ又は複数のバンクに対してデータを書き込む場合であっても、外部データバスの使用効率を低下させにくくすることができる。
実施形態１に従ってメモリシステムを動作させることにより、ＪＥＤＥＣ標準に開示されている現状の汎用ＤＲＡＭのタイミングパラメータを用いるよりも外部データバスの使用効率を上げることが可能である。その結果、メモリシステムの動作の高速化を達成できる。
実施形態２．
実施形態２では、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態２では、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
図１６は、実施形態２に係るメモリシステムのカラムデコーダ２５－ｎ及びその周辺を示すブロック図である。カラムデコーダ２５－ｎは、カラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，…ごとに、個別デコーダ６１－０，６１－１，６１－２，…及びＣＳＬドライバ６２－０，６２－１，６２－２，…を備える。各ＣＳＬドライバ６２－０，６２－１，６２－２，…には、外部の電源から電圧ＶＣＳＬが供給される。各カラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，…の活性時の電圧は、電圧ＶＣＳＬによって決まる。メモリ５は、各ＣＳＬドライバ６２－０，６２－１，６２－２，…のための電源として、電圧ＶＣＳＬＲを発生するＶＣＳＬＲ発生回路７１と、電圧ＶＣＳＬＲより高い電圧ＶＣＳＬＷを発生するＶＣＳＬＷ発生回路７２とを備える。メモリ５からデータを読み出すとき、スイッチＳＷＲをオンし、各ＣＳＬドライバ６２－０，６２－１，６２－２，…に電圧ＶＣＳＬＲを供給する。メモリ５にデータを書き込むとき、スイッチＳＷＷをオンし、各ＣＳＬドライバ６２－０，６２－１，６２－２，…に電圧ＶＣＳＬＷを供給する。カラムデコーダ２５－ｎのＣＳＬドライバ６２－０，６２－１，６２－２，…に供給する電圧ＶＣＳＬを読み出し期間と書き込み期間とで切り換えることにより、カラム選択線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，…の活性時の電圧を、読み出しアクセス時と書き込みアクセス時で切り換える。
図１７は、実施形態２の比較例に係るデータの書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１７を参照して、実施形態１の時間期間ｔＲＣ（Ｗ）をさらに短縮するときの課題について説明する。図１７は、図１５と同様に、図１４の場合におけるメモリ５の内部状態を表し、横軸が時間を示し、縦軸が電圧を示す。図１７は、図１５の各信号に加えて、メモリセルＣの蓄積ノードＳＮの電圧ＳＮ（Ｈ），ＳＮ（Ｌ）を示す。特に、ビット線の電圧ＢＴＬ（Ｌ）を、カラム選択線ＣＳＬを活性化して書き込み動作（内部状態ｉＷＲ）を行って「Ｈ」に書き換える時、ビット線寄生抵抗ＲＢＴＬ、センスアンプＳＡのＰＭＯＳトランジスタＳＡＰＴの弱い駆動能力、さらにセルトランジスタＣＴの抵抗に起因して、蓄積ノードＳＮの「Ｌ」から「Ｈ」への遷移に長い時間がかかる。これは、図１３を参照して説明した、時間期間ｔＷＲが大きいという問題である。時間期間ｔＷＲが充分に長くないと、蓄積ノードＳＮの電圧の「Ｈ」への書き込み不足が起こる。蓄積ノードＳＮの電圧の書き込み不足は、該当メモリセルＣに次回に読み出しアクセスする際に読み出される電圧の不足を招き、それが誤動作を誘発する。以上から、時間期間ｔＲＣ（Ｗ）をさらに短縮するには、時間期間ｔＷＲの短縮が必須である。
図１８は、実施形態２に係るデータの書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１８は、実施形態１に係るデータの書き込み動作の時間期間ｔＲＣ（Ｗ）をさらに短縮した実施例を示す。図１８は、図１５と同様に、図１４の場合におけるメモリ５の内部状態を表す。読み出し時にカラム選択線ＣＳＬを活性化する電圧を高くしすぎると、センスアンプＳＡの動作が不安定になり、ビット線ＢＴＬにおいて増幅したデータを破壊する可能性がある。そのため、読み出し時のカラム選択線ＣＳＬを活性化する電圧は制限される。一方、書き込み時は、ビット線ＢＴＬにおけるデータを確実に外部からのデータに書き換える必要があるので、カラム選択線ＣＳＬを活性化する電圧を高くしてセンスアンプＳＡの動作を不安定にした方が高速に書き換え可能である。さらに、特に、ビット線の電圧ＢＴＬ（Ｌ）を、カラム選択線ＣＳＬを活性化して書き込み動作（内部状態ｉＷＲ）を行って「Ｈ」に書き換える場合は、センスアンプＳＡのＰＭＯＳトランジスタＳＡＰＴの能力不足に起因して、ビット線ＢＴＬの「Ｈ」への充電に時間がかかる。しかし、カラム選択線ＣＳＬの電圧を高くすることで、「Ｈ」状態にあるＬＩＯバスの一対の信号線から一対のセンスアンプＳＡに直接に「Ｈ」データを書き込むための電流を注入できるので、ビット線ＢＴＬの「Ｈ」への充電時間を短縮可能である。
また、メモリ５からデータを読み出すとき、カラム選択線ＣＳＬを活性化して電圧ＶＣＳＬＲを印加する時間長よりも、メモリ５にデータを書き込むとき、カラム選択線ＣＳＬを活性化して電圧ＶＣＳＬＷを印加する時間長を長くしてもよい。これにより、書き込み動作を高速化する効果をさらに向上することができる。
実施形態２に係るメモリシステムは、実施形態１の効果に加えて、時間期間ｔＷＲを短縮することにより、時間期間ｔＲＣ（Ｗ）をさらに短縮することができる。
実施形態３．
実施形態３でもまた、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態３でもまた、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
図１９は、実施形態３に係るデータの書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１９は、実施形態１に係るデータの書き込み動作の時間期間ｔＲＣ（Ｗ）をさらに短縮した実施例を示す。図１９は、実施形態１に従って時間期間ｔＲＣＤ（Ｗ）を負の値とした時のメモリ５の内部状態を表す。活性化コマンドＡを取り込んでから時間期間ｔＤＦ（Ａ）の経過後に、信号ＢＴＬＥＱが非活性化し（「Ｈ」から「Ｌ」に遷移）、同時もしくはほぼ同時に、サブアレイ選択信号ＳＵＢＡＳＥＬが活性化する（「Ｌ」から「Ｈ」に遷移）。同時に、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯは、電圧ＶＢＴＬから電圧ＶＡＲＹ（もしくはそれ以上の電圧）に変化する。以上の動作は、実施形態１及び２でも同様に実行され、通常のＤＲＡＭでも同様に実行される。実施形態３では、チップ制御回路２２は、メモリ５にデータを書き込むとき、書き込みコマンドを受信した後、かつ、センスアンプを活性化する前に、カラム選択線を活性化することを特徴とする。代替として、実施形態３では、チップ制御回路２２は、メモリ５にデータを書き込むとき、書き込みコマンドを受信した後、かつ、センスアンプ及びワード線を活性化する前に、カラム選択線を活性化することを特徴とする。この動作により、選択されていないカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬでは、実施形態１と同様の動作となる。一方、選択されたカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬでは、カラム選択線ＣＳＬの活性化によって、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯから一対のビット線ＢＴＬ，／ＢＴＬに電流が流れ込み、一対のビット線ＢＴＬ，／ＢＴＬが共に電圧ＶＡＲＹに固定される。引き続き、ＧＩＯバスの一対の信号線ＧＩＯ，／ＧＩＯを介して、書き込みデータをＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯに与えることで、書き込み動作が始まる（時間期間ｔ（ｉＷＲ））。このとき、一対のビット線ＢＴＬ，／ＢＴＬの双方は予め電圧ＶＡＲＹにあるので、ビット線には「Ｈ」から「Ｌ」への遷移のみが起こる。
図１３及び図１７を参照して説明したように、時間期間ｔＷＲはビット線の「Ｌ」から「Ｈ」の遷移に必要な時間に起因して長くなる。図１９の動作により、書き込み動作後のビット線の「Ｌ」から「Ｈ」の遷移を無くすことが可能であり、時間期間ｔＷＲは短縮される。時間期間ｔＷＲの短縮により、時間期間ｔＲＣ（Ｗ）の更なる短縮が可能である。
図２０は、実施形態３の変形例に係るデータの書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図１９の書き込み動作では、選択されたカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬに電圧ＶＡＲＹの「Ｈ」データを書き込むことで、選択されたカラム選択線ＣＳＬに対応するセンスアンプＳＡの一対のＮＭＯＳトランジスタＳＡＮＴが、センスアンプＳＡの活性化前に動作を開始して、誤動作を生じる可能性がある。このような誤動作を避けるために、センスアンプ活性化信号ＳＡＮＥの非活性時の電圧を、電圧ＶＢＴＬ＝１／２×ＶＡＲＹから電圧ＶＡＲＹに変更する。センスアンプＳＡを非活性化するとき、ビット線ＢＴＬの上限電圧に等しい電圧ＶＡＲＹをセンスアンプＳＡのＮＭＯＳトランジスタのソースに印加し、センスアンプＳＡを活性化するとき、ビット線ＢＴＬの下限電圧に等しい電圧ＶＳＳをセンスアンプＳＡのＮＭＯＳトランジスタのソースに印加する。この電圧を設定することにより、センスアンプＳＡの一対のＮＭＯＳトランジスタＳＡＮＴの誤動作を防ぐことができる。なお、センスアンプＳＡの一対のＰＭＯＳトランジスタＳＡＰＴの非活性時の電圧は、図２０に示すように電圧ＶＳＳとしてもよいし、また、従来の如く電圧ＶＢＴＬとしてもよい。
実施形態４．
実施形態４でもまた、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態４でもまた、実施形態１に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
図２１は、実施形態４に係るメモリシステムのチップ制御回路２２Ａの構成を示すブロック図である。実施形態４に係るメモリシステムにおいて、メモリ５は、図３のチップ制御回路２２に代えて図２１のチップ制御回路２２Ａを備える。チップ制御回路２２Ａは、図４のチップ制御回路２２の構成要素に加えて、コマンドデコーダ３４及びバンクアドレス制御回路３５を備える。カラムアドレス制御回路３６及びロウアドレス制御回路３７は、図４のカラムアドレス制御回路４２及びロウアドレス制御回路４１と同様の機能を提供するとともに、実施形態４に係る機能を提供する。図２１では、図示の簡単化のために、コマンドデコーダ３４、バンクアドレス制御回路３５、カラムアドレス制御回路３６、及びロウアドレス制御回路３７のみを示す。
実施形態４に係るメモリシステムにおいて、メモリコントローラ３は、実施形態１と同様に、活性化コマンドの前に書き込みコマンドを発行する。実施形態４に係るメモリシステムにおいて、メモリコントローラ３は、書き込みコマンドとして、データを書き込むメモリセルを含むサブアレイのロウアドレスの一部を含む特別な書き込みコマンド（ファースト書き込みコマンドＦＷ）を発行する。書き込みコマンドにおいて、後続の活性化コマンドにより活性化されるサブアレイのロウアドレスの一部を予め与えることで、メモリ５は、活性化コマンドの受信に先行して、活性すべきサブアレイを選択できることを特徴とする。
チップ制御回路２２Ａにおいて、コマンドデコーダ３４はファースト書き込みコマンドを認識し、それによって書き込み動作の対象となるバンクアドレス及びカラムアドレスを発生し、さらに、サブアレイのロウアドレスを発生する。サブアレイのロウアドレスは、活性化すべきサブアレイ（図５）を指定するアドレスであり、ロウアドレスの一部である。チップ制御回路２２Ａは、これらの書き込み動作に使用されるバンクアドレス及びカラムアドレスをカラムアドレス信号ＣＡ－ｎのアドレスバスに出力するとともに、ロウアドレスをロウアドレス信号ＲＡ－ｎのアドレスバスに出力する。サブアレイのロウアドレスは、次の活性化コマンドが発行されたときに活性化されるサブアレイ（図５）に対応するサブアレイ選択信号ＳＵＢＡＳＥＬを活性化し、活性化されるサブアレイのサブアレイ選択スイッチＳＡＳＷをオンする。サブアレイ選択スイッチＳＡＳＷをオンすることによって、活性化されるサブアレイのＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯにのみ電圧ＶＡＲＹを与える。メモリ５は、活性化コマンドを受信する前にファースト書き込みコマンドを受信したときに、上記動作を実行可能である。
図２２は、実施形態４に係るメモリシステムのビット線に接続されるイコライズ回路の構成を示す回路図である。図２２のビット線イコライズ回路では、図８のビット線イコライズ回路が、第１のビット線イコライズ信号ＢＴＬＥＱ１によって一対のビット線ＢＴＬ，／ＢＴＬを電圧ＶＢＴＬに固定する回路と、第２のビット線イコライズ信号ＢＴＬＥＱ２によって一対のビット線ＢＴＬ，／ＢＴＬを同じ電圧にイコライズする回路に分離される。図示していないが、第１のビット線イコライズ信号ＢＴＬＥＱ１信号をさらに信号ＢＴＬＥＱ１０及びＢＴＬＥＱ１１に分離し、一方のビット線ＢＴＬの電圧ＶＢＴＬを固定するために信号ＢＴＬＥＱ１０を使用し、他方のビット線／ＢＴＬの電圧ＶＢＴＬを固定するために信号ＢＴＬＥＱ１１を使用してもよい。
図２３は、実施形態４に係るメモリシステムのサブアレイ選択スイッチＳＡＳＷの構成を示す回路図である。図２３のサブアレイ選択スイッチＳＡＳＷによれば、図９のサブアレイ選択スイッチＳＡＳＷにおいて、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯの電圧ＶＢＴＬへの固定は、図２２に示したビット線イコライズ信号ＢＴＬＥＱ１によって行われる。
図２４は、実施形態４に係るデータの書き込み動作を行うときの各信号の波形を示すタイミングチャートである。図２４は、実施形態１に係るデータの書き込み動作の時間期間ｔＲＣ（Ｗ）をさらに短縮した実施例を示す。図２４は、実施形態１に従って時間期間ｔＲＣＤ（Ｗ）を負の値とした時のメモリ５の内部状態を表す。実施形態４に係るデータの書き込み動作では、書き込みコマンドＷに代わり、特別なファースト書き込みコマンドＦＷを使用する。ファースト書き込みコマンドＦＷは、対応するバンクの活性化コマンドＡに先行して入力される。すなわち、時間期間ｔＲＣＤ（Ｗ）は負の値を持つ。さらに、ファースト書き込みコマンドＦＷでは、通常のカラムアドレスとカラムバンクアドレスに加え、サブアレイのロウアドレスの一部を指定可能であることを特徴とする。ファースト書き込みコマンドＦＷを取り込んでから時間期間ｔＤＦ（Ｗ）の経過後に、ビット線イコライズ信号ＢＴＬＥＱ１が非活性化し、サブアレイ選択信号ＳＵＢＡＳＥＬが活性化する。また、ほぼ同時に、カラム選択線ＣＳＬが活性化することを特徴とする。同時に、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯは、電圧ＶＢＴＬから電圧ＶＡＲＹ（もしくはそれ以上の電圧）に変化する。この動作で、選択されていないカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬでは、実施形態１と同様の動作となる。一方、選択されたカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬでは、カラム選択線ＣＳＬの活性化によって、ＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯから一対のビット線ＢＴＬ，／ＢＴＬに電流が流れ込み、一対のビット線ＢＴＬ，／ＢＴＬがともに電圧ＶＡＲＹに固定される。ここで、選択されたカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬの電圧ＶＢＴＬから電圧ＶＡＲＹへの変化は、ビット線イコライズ信号ＢＴＬＥＱ２の活性下で行われるので、一対のビット線ＢＴＬ，／ＢＴＬ間の電圧のイコライズは継続される。従って、選択されたカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬの近傍の選択されていないカラム選択線ＣＳＬに対応する一対のビット線ＢＴＬ，／ＢＴＬへのノイズが低減され、誤動作が防止される。その後、活性化コマンドＡを取り込んでから時間期間ｔＤＦ（Ａ）の経過後に、ビット線イコライズ信号ＢＴＬＥＱ２が非活性化する。引き続き、ＧＩＯバスの一対の信号線ＧＩＯ，／ＧＩＯを介して、書き込みデータをＬＩＯバスの一対の信号線ＬＩＯ，／ＬＩＯに与えることで、書き込み動作が始まる（時間期間ｔ（ｉＷＲ））。この際、一対のビット線ＢＴＬ，／ＢＴＬの双方は予め電圧ＶＡＲＹであるので、ビット線には「Ｈ」から「Ｌ」への遷移のみが起こる。
以上に説明したように、実施形態４では、メモリ５のチップ制御回路２２Ａが、ファースト書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、ファースト書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定することを特徴とする。
図１３及び図１７を参照して説明したように、時間期間ｔＷＲはビット線の「Ｌ」から「Ｈ」の遷移に必要な時間に起因して長くなる。図２４の動作により、書き込み動作後のビット線の「Ｌ」から「Ｈ」の遷移を無くすことが可能であり、時間期間ｔＷＲは短縮される。それと同時に、安定な書き込み動作が保証される。時間期間ｔＷＲの短縮により、時間期間ｔＲＣ（Ｗ）の更なる短縮が可能である。
実施形態５．
実施形態５では、実施形態１とは異なる方法で書き込み動作をさらに高速化するための構成について説明する。
実施形態５では、実施形態１とは異なる方法で書き込み動作をさらに高速化するための構成について説明する。
図２５は、実施形態５に係るメモリシステムのメモリコントローラ３Ａの構成を示すブロック図である。図２５のメモリコントローラ３Ａは、図２のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ａ及びタイミングレジスタ１３Ａを備える。タイミングレジスタ１３Ａは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＣＤ、ｔＲＰ、ＣＬ、ＷＬ１、及びＷＬ２を含む。時間期間ｔＲＣＤは、あるバンクに対する活性化コマンドを発行してから、同一バンクに対する読み出しコマンド及び書き込みコマンドを発行可能になるまでの時間差の最小値を示す。時間期間ｔＲＰ及びＣＬは、実施形態１の場合と同様である。時間期間ＷＬ１は、書き込みコマンドを発行してからメモリコントローラ３Ａからメモリ５へデータを送信するまでの時間差であって、ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）に等しい時間期間の長さを示す。時間期間ＷＬ２は、書き込みコマンドを発行してからメモリコントローラ３Ａからメモリ５へデータを送信するまでの時間差であって、ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）よりも短い時間期間の長さを示す。制御回路１１Ａは、動作状態に応じて適宜、書き込みレイテンシの時間期間ＷＬ１，ＷＬ２を切り換えることを特徴とする。制御回路１１Ａは、ＪＥＤＥＣ標準に準拠した通常の書き込み動作では、時間期間ＷＬ１を使用し、時間期間ｔＲＣ（Ｗ）を短縮した書き込み動作では、時間期間ＷＬ２を使用する。
本明細書では、時間期間ＷＬ２を「第３の時間期間」ともいい、時間期間ＷＬ１を「第４の時間期間」ともいう。
メモリシステムの動作状態は、例えば、メモリコントローラ３Ａがプロセッサ１から制御信号を受信すること、メモリコントローラ３Ａの内部に活性化状態に固定された信号源を設けること、などにより設定されてもよい。
図２６は、実施形態５に係るデータの書き込み動作を示すタイミングチャートである。実施形態５では、書き込みレイテンシを、ＪＥＤＥＣ標準に規定される時間期間ＷＬより短い時間期間ＷＬ２に設定可能である。例えば、時間期間ＷＬ２は４クロックサイクルに設定されてもよい。特に、図２６は、負の時間期間ＷＬ２を用いた場合を示す。制御回路１１Ａは、メモリ５にデータを書き込むとき、書き込みコマンドをメモリ５に送信する前に、時間期間ＷＬ２の絶対値に等しい時間期間だけ先行して、メモリコントローラ３Ａからメモリ５へデータを送信する。負の時間期間ＷＬ２を用いることで、時間期間ｔＲＣＤがＪＥＤＥＣ標準に規定される値であっても、書き込みコマンドＷを取り込んでからメモリ５における書き込み動作（内部状態ｉＷＲ）までの時間を短縮可能である。
メモリコントローラ３の制御回路１１は、メモリ５にデータを書き込むとき、書き込みコマンドＷを発行する瞬間を基準として時間期間ＷＬ１又は時間期間ＷＬ２だけ離れた瞬間に、メモリコントローラ３からメモリ５へデータを送信開始する。時間期間ＷＬ２が負の値を有する場合には、メモリコントローラ３の制御回路１１は、メモリ５にデータを書き込むとき、書き込みコマンドを発行する瞬間を基準として時間期間ＷＬ２の絶対値に等しい時間期間だけ先行する瞬間に、メモリコントローラ３からメモリ５へデータを送信開始する。
時間期間ＷＬ２は、ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）よりも短い正の長さを有してもよい。
実施形態５によれば、実施形態１とは異なる方法で時間期間ｔＲＣ（Ｗ）を短縮し、書き込み動作を高速化することができる。
実施形態６．
実施形態６では、読み出し動作を高速化することが可能なメモリシステムについて説明する。
実施形態６では、読み出し動作を高速化することが可能なメモリシステムについて説明する。
図２７は、実施形態６に係るメモリシステムのメモリコントローラ３Ｂの構成を示すブロック図である。図２７のメモリコントローラ３Ｂは、図２のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ｂ及びタイミングレジスタ１３Ｂを備える。タイミングレジスタ１３Ｂは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＣ（Ｗ）及びｔＲＣ（Ｒ）を含む。時間期間ｔＲＣ（Ｗ）は、メモリにデータを書き込むとき、あるバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。時間期間ｔＲＣ（Ｒ）は、メモリからデータを読み出すとき、あるバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。制御回路１１Ｂは、時間期間ｔＲＣ（Ｒ）に基づいてメモリを制御する。
本明細書では、時間期間ｔＲＣ（Ｒ）を「第５の時間期間」ともいう。
実施形態６に係るメモリシステムのメモリは、例えば、実施形態１に係るメモリシステムのメモリ５と同様に構成される。この場合、メモリ５は、図４のチップ制御回路２２に代えて、図４のチップ制御回路２２からｔＲＣ（Ｗ）短縮信号に関連する回路部分を除去したチップ制御回路を備えてもよい。以下、実施形態６に係るメモリシステムのメモリを「メモリ５」と呼ぶ。
メモリ５のチップ制御回路２２は、メモリ５にデータを書き込むとき、複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込む。メモリ５のチップ制御回路２２は、メモリ５からデータを読み出すとき、複数のバンクのうちの同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す。メモリコントローラ３Ｂの制御回路１１Ｂは、このような書き込み及び読み出しを実行するようにメモリ５を制御する。
図２８は、実施形態６に係るメモリシステムのメモリ５へのデータの書き込み動作を説明するためのブロック図である。図２９は、実施形態６に係るメモリシステムのメモリ５からのデータの読み出し動作を説明するためのブロック図である。図２８及び図２９のメモリ５は、図３のメモリ５と同様の構成を有する。以下、共通の内部データバスＤＢ１に接続されたバンクＢ１，Ｂ２にデータを書き込み、バンクＢ１，Ｂ２からデータを読み出す場合について説明する。
図２８を参照すると、最初に、バンクＢ１，Ｂ２は同時に同一のロウアドレスで活性化される。すなわち、ロウアドレス信号ＲＡ－１，ＲＡ－２は同じアドレスであり、ロウアドレス活性化信号ＲＡＥ－１，ＲＡＥ－２は同時に活性化される。その結果、これら２つのバンクＢ１，Ｂ２では、メモリアレイ２３－ｎの同一アドレスのワード線ＷＤＬが同時に活性化する。その後のメモリ５の内部における書き込み動作時には、これら２つのバンクＢ１，Ｂ２の同一のカラムアドレスが同時に活性化される。すなわち、カラムアドレス信号ＣＡ－１，ＣＡ－２は同じアドレスであり、カラムアドレス活性化信号ＣＡＥ－１，ＣＡＥ－２は同時に活性化される。それと同時に、これら２つのバンクＢ１，Ｂ２には、内部データバスＤＢ１から同一の書き込みデータが同時に供給される。その結果、これら２つのバンクＢ１，Ｂ２では、メモリアレイ２３－ｎの同一アドレスのカラム選択線ＣＳＬが同時に活性化し、同一アドレスのメモリセルＣに同一のデータが書き込まれる。このような書き込み動作を繰り返すことで、バンクＢ１，Ｂ２に格納されたデータを完全に一致させることができる。
書き込み動作時には、実施形態１～４に従って、時間期間ｔＲＣＤ（Ｒ）よりも小さな値を有する時間期間ｔＲＣＤ（Ｗ）を設定することにより、もしくは、負の値を有する時間期間ｔＲＣＤ（Ｗ）を設定し、活性化コマンドの発行前に書き込みコマンドを発行することにより、時間期間ｔＲＣ（Ｗ）を短縮してもよい。また、書き込み動作時には、実施形態５に従って、書き込みレイテンシの時間期間ＷＬを短縮又は負の値に設定し、時間期間ｔＲＣ（Ｗ）を短縮してもよい。
前述のように、メモリ５にデータを書き込むとき又はメモリ５からデータを読み出すとき、あるバンクに対する活性化コマンドを連続して発行可能な最短時間（時間期間ｔＲＣ（Ｗ）及びｔＲＣ（Ｒ））が存在する。実施形態５では、メモリ５からデータを読み出すとき、メモリコントローラ３Ｂ及びメモリ５は以下のように動作する。メモリコントローラ３Ｂの制御回路１１Ｂは、複数のバンクのうちの同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために時間期間ｔＲＣ（Ｒ）より短い間隔で第１及び第２の活性化コマンドを発行するとき、第１の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む第２のコマンドを発行する。メモリ５のチップ制御回路２２は、このような第１及び第２の活性化コマンドを受信したとき、第１の活性化コマンドに応じて、同じデータが書き込まれた少なくとも２つのバンクのうちの第１のバンクからデータを読み出し、第２の活性化コマンドに応じて、同じデータが書き込まれた少なくとも２つのバンクのうちの第２のバンクからデータを読み出す。このように、時間期間ｔＲＣ（Ｒ）より短い間隔で第１及び第２の活性化コマンドを発行してメモリ５からデータを読み出し、これにより、等価的に時間期間ｔＲＣ（Ｒ）を短縮し、メモリシステムの読み出し動作を高速化することができる。
図２９を参照すると、読み出し動作時には、最初に、バンクＢ１，Ｂ２は別個に活性化される。すなわち、バンクＢ１には、ロウアドレス信号ＲＡ－１を与えて、ロウアドレス活性化信号ＲＡＥ－１を活性化してアクセスし、バンクＢ２には、ロウアドレス信号ＲＡ－１とは異なるロウアドレス信号ＲＡ－２を与えて、ロウアドレス活性化信号ＲＡＥ－２を活性化する。その結果、これら２つのバンクＢ１，Ｂ２では、メモリアレイ２３－ｎのワード線ＷＤＬは独立に活性化する。その後のメモリ５の内部における読み出し動作時には、これら２つのバンクＢ１，Ｂ２では独立にカラムアドレスが活性化される。例えば、偶数回目の読み出し動作では、バンクＢ１にカラムアドレス信号ＣＡ－１が与えられ、かつ、カラムアドレス活性化信号ＣＡＥ－１が活性化され、奇数回目の読み出し動作では、バンクＢ２にカラムアドレス信号ＣＡ－２が与えられ、かつ、カラムアドレス活性化信号ＣＡＥ－２が活性化され、以後、同様に読み出しが制御される。その結果、これら２つのバンクＢ１，Ｂ２では、メモリアレイ２３－ｎの異なるカラムアドレスのカラム選択線ＣＳＬが偶数回目の読み出し動作及び奇数回目の読み出し動作で交互に活性化し、これら２つのバンクＢ１，Ｂ２の異なるアドレスのメモリセルＣから交互にデータが読み出され、読み出しデータが内部データバスＤＢ１に読み出される。これにより、異なるバンクアドレスを有する２つのバンクにおける異なるロウ及び異なるカラムアドレスを有するメモリセルＣであって、同一のデータが書き込まれたメモリセルＣから、交互にデータが読み出される。
これら２つのバンクＢ１，Ｂ２の同一アドレスのメモリセルＣには同一のデータが書き込まれているので、２つのバンクＢ１，Ｂ２を用いて、同一バンク内の読み出しアクセスの周期を規定する時間期間ｔＲＣ（Ｒ）内に２回の読み出し動作を可能とする。すなわち、実施形態１などに比較して、等価的に、時間期間ｔＲＣ（Ｒ）を平均で１／２に短縮可能である。
図２８及び図２９はメモリ５が４つのバンクＢ１～Ｂ４を備えている場合の例であるが、２つのバンク、８つのバンク、などを備えている場合でも同様に読み出し動作を高速化することができる。
図２８及び図２９は、２つのバンクに同時に書き込み、２つのバンクから独立に読み出す場合の例であるが、４つのバンクに同時に書き込み、４つのバンクから独立に読み出す場合でも同様に読み出し動作を高速化することができる。この場合、実施形態１などに比較して、等価的に、時間期間ｔＲＣ（Ｒ）を平均で１／４に短縮可能である。
次に、図３０及び図３１を参照して、実施形態６に係る書き込み動作を実現するためのコマンドのフォーマットについて説明する。
図３０は、実施形態６に係るメモリシステムにおいて使用される活性化コマンドを示す図である。図３１は、実施形態６に係るメモリシステムにおいて使用される書き込みコマンドを示す図である。図３０及び図３１では、メモリ５及びメモリコントローラ３ＢがＬＰＤＤＲ４－ＳＤＲＡＭである場合について説明する。図３０はＬＰＤＤＲ４－ＳＤＲＡＭの活性化コマンドの例を示し、図３１はＬＰＤＤＲ４－ＳＤＲＡＭの書き込みコマンドの例を示す。
複数のバンクは、複数のビットを含むバンクアドレスを有する。メモリ５のチップ制御回路２２は、メモリ５にデータを書き込むとき、複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスのメモリセルに同じデータを書き込む。メモリコントローラ３Ｂの制御回路１１Ｂは、このような書き込みを実行するようにメモリ５を制御する。
図３０及び図３１の例では、メモリコントローラ３Ｂ及びメモリ５が、ＪＥＤＥＣ標準に規定されていないモードレジスタ設定又はフューズトリミング等を用いて、バンクアドレスの複数のビットのうちの１つのビットを縮退させるモードに入る。
図３０の活性化コマンドは、クロックＣＫ＿ｔの４周期分（４つの立ち上がりエッジ）を用いて構成され、前半の２周期分をコマンド部分ＡＣＴ－１と呼び、後半の２周期分をＡＣＴ－２と呼ぶ。図３０の活性化コマンドは、３つのビットＢＡ２，ＢＡ１，ＢＡ０からなるバンクアドレスを含むので、８つのバンクをアドレス指定することができる。コマンド部分ＡＣＴ－１の第２周期のビットＣＡ３は空きとなっている。このビットに新たにビットＢＤ（Bank－Degeneration）を割り付け、「ＢＤ＝１」のときビットＢＡ０を縮退させ、「ＢＤ＝０」のときビットＢＡ０の縮退なし、と決める。
図３１の書き込みコマンドは、クロックＣＫ＿ｔの４周期分（４つの立ち上がりエッジ）を用いて構成され、前半の２周期分をコマンド部分ＷＲ－１と呼び、後半の２周期分をコマンド部分ＣＡＳ－２と呼ぶ。図３１の書き込みコマンドもまた、３つのビットＢＡ２，ＢＡ１，ＢＡ０からなるバンクアドレスを含むので、８つのバンクをアドレス指定することができる。コマンド部分ＷＲ－１の第２周期のビットＣＡ３は空きとなっている。このビットに新たにビットＢＤ（Bank－Degeneration）を割り付け、「ＢＤ＝１」のときビットＢＡ０を縮退させ、「ＢＤ＝０」のときビットＢＡ０の縮退なし、と決める。
図２８の書き込み動作を行うとき、メモリコントローラ３Ｂの制御回路１１Ｂは、活性化コマンドを発行するときに上記「ＢＤ＝１」を設定し、また、書き込みコマンドを発行するときにも上記「ＢＤ＝１」を設定する。以上のようにメモリコントローラ３Ｂ及びメモリ５を構成及び設定することで、バンクアドレスのビットＢＡ０を縮退し、これにより、バンクＢ１，Ｂ２に同じデータを同時に書き込むことができる。
一方、図２９の読み出し動作を行うとき、メモリコントローラ３Ｂの制御回路１１Ｂは、活性化コマンドを発行するときに上記「ＢＤ＝０」を設定し、また、書き込みコマンドを発行するときにも上記「ＢＤ＝０」を設定する。以上のようにメモリコントローラ３Ｂ及びメモリ５を構成及び設定することで、読み出し動作時にはバンクアドレスのビットＢＡ０を縮退せずに、バンクＢ１，Ｂ２から独立にデータを読み出すことができる。
以上によって、活性化コマンド及び書き込みコマンドを用いた書き込み動作時には、２つのバンクに同時にデータを書き込み、活性化コマンド及び読み出しコマンドを用いた読み出し動作時には、２つのバンクから独立にデータを読み出すことが可能である。従って、実施形態１などに比較して、等価的に、時間期間ｔＲＣ（Ｒ）を１／２に短縮可能である。
尚、プリチャージコマンドについても、上記の活性化コマンド及び書き込みコマンドと同様に、縮退の有無を決定するＢＤビットを設定可能である。
図３０及び図３１の例に代えて、メモリコントローラ３Ｂ及びメモリ５は、ＪＥＤＥＣ標準に規定されていないモードレジスタ設定又はフューズトリミング等を用いて、アドレスの複数のビットのうちの２つ以上のビットを縮退させるモードに入ってもよい。例えば、「ＢＤ＝１」でビットＢＡ０，ＢＡ１を縮退させ、「ＢＤ＝０」でビットＢＡ０，ＢＡ１の縮退なし、と決める。その場合、活性化コマンド及び書き込みコマンドを用いた書き込み動作時には、４つのバンクに同一のデータを同時に書き込むことが可能であり、活性化コマンド及び読み出しコマンドを用いた読み出し動作時には、４つのバンクから独立にデータを読み出すことが可能である。従って、実施形態１などに比較して、等価的に、時間期間ｔＲＣ（Ｒ）を１／４に短縮可能である。この場合、読み出し時の時間期間ｔＣＣＤ（Ｒ）について、ｔＣＣＤ（Ｒ）＝ｔＲＣ（Ｒ）／４を実現できると、読み出し動作では、バンクの競合に無関係に外部データバスの効率を最大化することが可能である。
図３２は、実施形態６の変形例に係るデータの書き込み動作を示すタイミングチャートである。図３２では、メモリ５及びメモリコントローラ３ＢがＬＰＤＤＲ４－ＳＤＲＡＭである場合について説明する。図３２の例では、メモリコントローラ３Ｂ及びメモリ５が、ＪＥＤＥＣ標準に規定されていないモードレジスタ設定又はフューズトリミング等を用いて、バンクアドレスの複数のビットのうちの少なくとも１つのビットを縮退させるモードに入る。この縮退したモードでは、メモリコントローラ３Ｂ及びメモリ５は、実施形態１～４に係る時間期間ｔＲＣ（Ｗ）の短縮とリンクして動作する。すなわち、書き込み動作において、活性化コマンドを発行する前に書き込みコマンドが発行される。さらに、これらの書き込みコマンド及び活性化コマンドのバンクアドレスのうちの非縮退ビットが同一になる（すなわち、バンクアドレスがビットＢＡ１，ＢＡ０を含み、ビットＢＡ０が縮退され、かつ、活性化コマンド及び書き込みコマンドのビットＢＡ１が同一の値を有する）。その後、活性化コマンドの発行及びメモリ５の内部における書き込み動作は、バンクアドレスのビットＢＡ０が縮退した状態で行われる。すなわち、複数のバンクにおける同一のロウアドレスを有するワード線ＷＤＬが同時に活性化され、また、同じ複数のバンクにおける同一のカラムアドレスを有するカラム選択線ＣＳＬが同時に選択され、同一のデータが同時にこれらのバンクに書き込まれる。この状態は、次に、同一の非縮退ビットを含むバンクアドレスを有するプリチャージコマンドが発行されるまで継続する。このプリチャージコマンドにより、同時に活性化された複数のバンクが同時にプリチャージされる。一方、読み出し動作はバンクアドレスの縮退無しに独立に行われる。
実施形態６に係るメモリシステムによれば、読み出し動作を行うときの時間期間ｔＲＣ（Ｒ）は、書き込み動作を行うときの時間期間ｔＲＣ（Ｗ）とは独立に設定可能である。
実施形態６に係るメモリシステムによれば、実施形態１～５の構成及び動作と組み合わせることにより、書き込み動作及び読み出し動作の両方を高速化することができる。
次に、実施形態７～９では、異なるバンクに対して連続的にカラム動作を実行するときに外部データバスの使用効率を向上する。
実施形態７．
図３３は、実施形態７に係るメモリシステムのメモリコントローラ３Ｃの構成を示すブロック図である。図３３のメモリコントローラ３Ｃは、図２のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ｃ及びタイミングレジスタ１３Ｃを備える。タイミングレジスタ１３Ｃは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＲＤ、ｔＣＣＤ、及びｔＦＡＷを含む。時間期間ｔＲＲＤは、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる２つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。時間期間ｔＣＣＤは、あるバンクに対する書き込みコマンド又は読み出しコマンドを発行してから、次の任意のバンクに対する書き込みコマンド又は読み出しコマンドを発行可能になるまでの時間期間の長さ、すなわち、任意の２つのバンクに対する書き込みコマンド又は読み出しコマンドを連続して発行可能な最短時間を示す。時間期間ｔＦＡＷは、４つのバンクに対してそれぞれ４つの活性化コマンドを連続して発行した後、もう１つのバンクに対して活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、４つの活性化コマンドを連続して発行可能な最短時間を示す。時間期間ｔＣＣＤは時間期間ｔＲＲＤに等しく設定され、時間期間ｔＦＡＷは時間期間の４倍に等しく設定される。制御回路１１Ｃは、時間期間ｔＲＣＤ、ｔＣＣＤ、及びｔＦＡＷに基づいてメモリ５を制御する。
図３３は、実施形態７に係るメモリシステムのメモリコントローラ３Ｃの構成を示すブロック図である。図３３のメモリコントローラ３Ｃは、図２のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ｃ及びタイミングレジスタ１３Ｃを備える。タイミングレジスタ１３Ｃは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＲＤ、ｔＣＣＤ、及びｔＦＡＷを含む。時間期間ｔＲＲＤは、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる２つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。時間期間ｔＣＣＤは、あるバンクに対する書き込みコマンド又は読み出しコマンドを発行してから、次の任意のバンクに対する書き込みコマンド又は読み出しコマンドを発行可能になるまでの時間期間の長さ、すなわち、任意の２つのバンクに対する書き込みコマンド又は読み出しコマンドを連続して発行可能な最短時間を示す。時間期間ｔＦＡＷは、４つのバンクに対してそれぞれ４つの活性化コマンドを連続して発行した後、もう１つのバンクに対して活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、４つの活性化コマンドを連続して発行可能な最短時間を示す。時間期間ｔＣＣＤは時間期間ｔＲＲＤに等しく設定され、時間期間ｔＦＡＷは時間期間の４倍に等しく設定される。制御回路１１Ｃは、時間期間ｔＲＣＤ、ｔＣＣＤ、及びｔＦＡＷに基づいてメモリ５を制御する。
本明細書では、時間期間ｔＲＲＤ、ｔＣＣＤ、及びｔＦＡＷをそれぞれ「第６～第８の時間期間」ともいう。
図３４は、実施形態７に係るメモリシステムのロウデコーダ２４－ｎ及びその周辺を示すブロック図である。ロウデコーダ２４－ｎは、ワード線ＷＤＬ０，ＷＤＬ１，ＷＤＬ２，…ごとに、個別デコーダ８１－０，８１－１，８１－２，…及びＷＤＬドライバ８２－０，８２－１，８２－２，…を備える。各ＷＤＬドライバ８２－０，８２－１，８２－２，…には、ロウデコーダ２４－ｎの外部の電源であるＶＰＰ発生回路９１から電圧ＶＰＰが供給される。各ワード線ＷＤＬ０，ＷＤＬ１，ＷＤＬ２，…の活性時の電圧は、電圧ＶＰＰによって決まる。ＶＰＰ発生回路９１は、動作クロックを受けて動作し、メモリ５の外部から供給される電圧ＶＤＤを昇圧して、より高い電圧ＶＰＰを発生して出力する。
図３５は、図３４のＶＰＰ発生回路９１の構成を示す回路図である。ＶＰＰ発生回路９１は、ＶＰＰ発生回路９１は、スイッチＳＷ１～ＳＷ１９及び昇圧キャパシタＣａ１～Ｃａ４を備えるスイッチトキャパシタ回路である。ＶＰＰ発生回路９１は、チップ制御回路２２からの制御信号に応じて切り換え可能な、次の２つの動作モードを持つ。第１の動作モードでは、入力された電圧を２．５倍に昇圧する。第２の動作モードでは、入力された電圧を３倍に昇圧する。第１の動作モードでは、供給可能な電流量は多くないが、高い電力変換効率を有し、消費電力を低く抑えることができる。第２の動作モードでは、電力変換効率は悪くなるが、供給可能な電流を多くすることができる。図３５において、スイッチＳＷ１～ＳＷ１９には、動作モードに応じて、以下の信号が印加される。信号Φ１は２相の動作クロックに一致し、信号Φ２は動作クロックの反転信号に一致する。さらに、信号Φ１Ａは、第１の動作モードでは常時オフであり、第２の動作モードでは動作クロックに一致する。信号Φ１Ｂは、第１の動作モードでは動作クロックに一致し、第２の動作モードでは常時オフである。スイッチＳＷ３，ＳＷ７，ＳＷ１３，ＳＷ１５は常時オフされている。
図３６は、実施形態７に係るデータの読み出し動作を示すタイミングチャートである。図３６は、複数のバンクに連続で読み出しアクセスする場合を表す。図３６は、メモリコントローラ３からメモリ５に送信されるクロックＣＬＫ及びコマンドＣＭＤと、外部データバスにおけるデータの伝送とを示す。コマンドＣＭＤのＡ１，Ａ２，Ａ３，…はそれぞれ、バンクＢ１，Ｂ２，Ｂ３，…に対する活性化コマンドを表す。コマンドＣＭＤのＲ１，Ｒ２，Ｒ３，…はそれぞれ、バンクＢ１，Ｂ２，Ｂ３，…に対する読み出しコマンドを表す。外部データバス上のＱＤ１，ＱＤ２，ＱＤ３，…は、各バンクＢ１，Ｂ２，Ｂ３，…から読み出される読み出しデータを表す。コマンドＣＭＤはクロックＣＬＫの立ち上がりエッジで取り込まれる。ｔＣＣＤ＝４×ｔＣＫ、ｔＲＲＤ＝４×ｔＣＫ、ｔＦＡＷ＝１６×ｔＣＫ、ｔＲＣＤ（Ｒ）＝７×ｔＣＫ、tＢＬ＝１／２×ｔＣＫ、ＣＬ＝７、ＢＬ＝８である。時間期間ｔＲＲＤ，ｔＣＣＤ，ｔＦＡＷが、１／２×ＢＬ×ｔＣＫ＝ｔＣＣＤ＝ｔＲＲＤ＝１／４×ｔＦＡＷを満たすとき、外部データバス上に読み出しデータＱＤを中断なしに連続的に出力可能であり、外部データバスの利用効率１００％を実現できる。
図３７は、実施形態７に係るデータの書き込み動作を示すタイミングチャートである。図３７は、複数のバンクに連続で書き込みアクセスする場合を表す。図３７もまた、メモリコントローラ３からメモリ５に送信されるクロックＣＬＫ及びコマンドＣＭＤと、外部データバスにおけるデータの伝送とを示す。コマンドＣＭＤのＡ１，Ａ２，Ａ３，…はそれぞれ、バンクＢ１，Ｂ２，Ｂ３，…に対する活性化コマンドを表す。コマンドＣＭＤのＷ１，Ｗ２，Ｗ３，…はそれぞれ、バンクＢ１，Ｂ２，Ｂ３，…に対する書き込みコマンドを表す。外部データバス上のＷＤ１，ＷＤ２，ＷＤ３，…は、メモリコントローラ３からメモリ５の各バンクＢ１，Ｂ２，Ｂ３，…に書き込まれる書き込みデータを表す。コマンドはＣＬＫの立ち上がりエッジで取り込まれる。ｔＣＣＤ＝４×ｔＣＫ、ｔＲＲＤ＝４×ｔＣＫ、ｔＦＡＷ＝１６×ｔＣＫ、ｔＲＣＤ（Ｒ）＝７×ｔＣＫ、tＢＬ＝１／２×ｔＣＫ、ＷＬ＝６、ＢＬ＝８である。時間期間ｔＲＲＤ，ｔＣＣＤ，ｔＦＡＷが、１／２×ＢＬ×ｔＣＫ＝ｔＣＣＤ＝ｔＲＲＤ＝１／４×ｔＦＡＷを満たすとき、外部データバス上に書き込みデータＷＤを中断なしに連続的に送信可能であり、外部データバスの利用効率１００％を実現できる。
図３６及び図３７は、ＤＤＲ３－ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したメモリシステムの場合の例を示す。ＤＤＲ１／２／４－ＳＤＲＡＭ及びＬＰＤＤＲ２／３／４－ＳＤＲＡＭ等、他のＳＤＲＡＭも図３６及び図３７と同様に動作可能であり、外部データバスの利用効率１００％を実現できる。
しかしながら、ＪＥＤＥＣ標準に準拠したタイミングパラメータでは、１／４×ｔＦＡＷ（ｍｉｎ）＞ｔＲＲＤ（ｍｉｎ）＞ｔＣＣＤ（ｍｉｎ）である。ＤＤＲ－ＳＤＲＡＭの動作において、このような制約が発生する理由を説明する。ＤＤＲ－ＳＤＲＡＭでは、活性化コマンドに応じて活性化されたワード線につながるメモリセルのデータをセンスアンプで増幅及びストアし、書き込みコマンド又は読み出しコマンド（カラムコマンド）に応じて活性化されるカラム選択線ＣＳＬに接続されるセンスアンプに対してデータの読み出し又は書き込みを行う。時間期間ｔＣＣＤ、すなわち、連続するカラムコマンドによる書き込み動作又は読み出し動作の間のサイクル時間の最小値は、同一バンク内に連続的に実行される場合のメモリアレイ内のアクセスタイミングで制約される。この制約は、図５と図６を参照して、センスアンプＳＡ内に配置されるＩＯスイッチＩＯＳＷの能力と、カラム選択線ＣＳＬ及びセンスアンプＳＡとのデータの伝送に使用されるバンク内のデータバス（ＧＩＯバス及びＬＩＯバス）の寄生抵抗及び寄生容量となどにより事実上規定される。実際、ＪＥＤＥＣ標準で規定されるカラム動作の最小サイクル時間は、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４－ＳＤＲＡＭのどの規格においても、概ね４～５ナノ秒程度である。一方、上述したようにカラム動作を行うためには、その前段階として、活性化コマンドを発行し、ワード線を活性化する必要がある。ランダムに読み出しないし書き込みアクセスが発生する場合、活性化コマンドを異なるバンクに連続的に発行する必要がある。しかしながら、主にワード線ＷＤＬの活性化に使用されるＶＰＰ発生回路の供給能力に依存して、時間期間ｔＲＲＤの最小サイクル時間が規定される。さらには昇圧電圧の平均消費電流の観点から、ある時間内に発行してもよい活性化コマンドの個数、すなわち、時間期間ｔＦＡＷに関する制約も発生する。これらより、ＪＥＤＥＣ標準では、１／４×ｔＦＡＷ（ｍｉｎ）＞ｔＲＲＤ（ｍｉｎ）＞ｔＣＣＤ（ｍｉｎ）となっている。
１／４×ｔＦＡＷ（ｍｉｎ）＝ｔＲＲＤ（ｍｉｎ）＝ｔＣＣＤ（ｍｉｎ）を達成するためには、時間期間ｔＦＡＷ（ｍｉｎ）及びｔＲＲＤ（ｍｉｎ）を短縮する必要がある。時間期間ｔＦＡＷ（ｍｉｎ）及びｔＲＲＤ（ｍｉｎ）を短縮するためには、ＶＰＰ発生回路９１の電流供給能力を増大する必要がある。
ＶＰＰ発生回路９１は、時間期間ｔＣＣＤが時間期間ｔＲＲＤに等しくなるように、かつ、時間期間ｔＦＡＷが時間期間ｔＲＲＤの４倍に等しくなるように設定された電圧ＶＰＰをワード線ＷＤＬに印加する。このような電圧ＶＰＰをワード線に印加することにより、メモリ５は、メモリ５にデータを連続して書き込むとき、時間期間ｔＲＲＤに等しい周期で、活性化コマンド及び書き込みコマンドをそれぞれチップ制御回路２２から受信可能に構成される。同様に、メモリ５からデータを連続して読み出すとき、時間期間ｔＲＲＤに等しい周期で、活性化コマンド及び読み出しコマンドをそれぞれチップ制御回路２２から受信可能に構成される。メモリコントローラ３の制御回路１１は、メモリ５にデータを連続して書き込むとき、時間期間ｔＲＲＤに等しい周期で、活性化コマンド及び書き込みコマンドをそれぞれ発行する。同様に、メモリコントローラ３の制御回路１１は、メモリ５からデータを連続して読み出すとき、時間期間ｔＲＲＤに等しい周期で、活性化コマンド及び読み出しコマンドをそれぞれ発行する。
メモリ５が第１の動作モードにあるとき、ワード線の上限電圧は第１の電圧値を有し、時間期間ｔＣＣＤは時間期間ｔＲＲＤよりも短く、時間期間ｔＦＡＷは時間期間ｔＲＲＤの４倍よりも長い。メモリ５が第２の動作モードにあるとき、ワード線の上限電圧は第１の電圧値よりも高い第２の電圧値を有し、時間期間ｔＣＣＤは時間期間ｔＲＲＤに等しく、時間期間ｔＦＡＷは時間期間ｔＲＲＤの４倍に等しい。メモリコントローラ３の制御回路１１は、メモリ５を第１の動作モード及び第２の動作モードの一方で選択的に動作させる制御信号（第２の制御信号）をメモリ５に送信する。メモリ５のチップ制御回路２２は、メモリ５を第１の動作モード及び第２の動作モードの一方で選択的に動作させる制御信号をメモリコントローラ３から受信したとき、この制御信号に従って、第１の動作モード及び第２の動作モードの一方で選択的に動作する。
図３５のＶＰＰ発生回路９１の動作を具体的に説明する。メモリ５へのアクセスが頻発し、昇圧電圧に関連付けられた電流消費が多い場合、すなわち、時間期間ｔＲＲＤ（ｍｉｎ）を短縮する動作では、入力された電圧ＶＤＤを３倍に昇圧するモードで動作する。理想的な場合のこの回路構成では、（入力電圧×３倍－昇圧電圧の目標値）×Ｃａの電流供給が可能であり、電力変換効率は、（昇圧電圧の目標値／（３×入力電圧））となる。他方、セルフリフレッシュ動作時のように消費電力を低く抑える場合には、入力電圧×２.５倍昇圧モードで動作する。理想的な場合のこの回路構成では、（入力電圧×２.５倍－昇圧電圧の目標値）×Ｃａの電流供給が可能であり、電力変換効率は、（昇圧電圧の目標値／（２.５×入力電圧））となる。
一般に、昇圧回路の電流供給能力を増大することは、昇圧回路のレイアウト面積の増大を招く。図３５のＶＰＰ発生回路９１では、動作モードを指示する制御信号に応じて昇圧比を変更し、ＶＰＰ発生回路のレイアウト面積をあまり増大することなく、電圧ＶＰＰに関連付けられた電流供給能力を増大することができる。
図３５に示すように、余分な昇圧キャパシタＣａ１～Ｃａ４を追加配置することで、チップ面積にあまり影響をあたえることなく、外部データバスの占有率を最大とする動作が可能となる。
上記の２．５倍及び３倍の昇圧比は一例であり、各規格に従った入力電圧と、メモリアレイ２３－ｎで必要とされる昇圧電圧との関係により、最適な昇圧比が設定される。
実施形態７に係るメモリシステムによれば、時間期間ｔＣＣＤが時間期間ｔＲＲＤに等しくなるように、かつ、時間期間ｔＦＡＷが時間期間ｔＲＲＤの４倍に等しくなるように設定された電圧ＶＰＰをワード線ＷＤＬに印加することにより、異なるバンクに対して連続的にカラム動作を実行するときに外部データバスの使用効率を向上することができる。
実施形態８．
図３８は、実施形態８に係るメモリシステムのＶＰＰ発生回路１００の構成を示すブロック図である。ＶＰＰ発生回路１００は、論理和演算（ＯＲ）回路１０１、論理積演算（ＡＮＤ）回路１０２、ＶＰＰ発生回路部分１０３，１０４を備える。異なる出力電圧及び／又は異なる出力電流を発生するために、ＶＰＰ発生回路１００は、複数のＶＰＰ発生回路部分１０３，１０４を備える。ＶＰＰ発生回路部分１０３，１０４のそれぞれは、図３５のＶＰＰ発生回路９１と同様に構成される。ただし、ＶＰＰ発生回路部分１０３，１０４は、互いに異なる容量のキャパシタを備える。
図３８は、実施形態８に係るメモリシステムのＶＰＰ発生回路１００の構成を示すブロック図である。ＶＰＰ発生回路１００は、論理和演算（ＯＲ）回路１０１、論理積演算（ＡＮＤ）回路１０２、ＶＰＰ発生回路部分１０３，１０４を備える。異なる出力電圧及び／又は異なる出力電流を発生するために、ＶＰＰ発生回路１００は、複数のＶＰＰ発生回路部分１０３，１０４を備える。ＶＰＰ発生回路部分１０３，１０４のそれぞれは、図３５のＶＰＰ発生回路９１と同様に構成される。ただし、ＶＰＰ発生回路部分１０３，１０４は、互いに異なる容量のキャパシタを備える。
ＶＰＰ発生回路１００は、イネーブル信号と、動作モードを指示するためのＤＤＲ３Ｌ信号及び大電流モード信号とに応じて、ＶＰＰ発生回路部分１０３，１０４を選択的に動作可能にする。イネーブル信号は、論理積演算回路１０２及びＶＰＰ発生回路部分１０３に入力される。ＤＤＲ３Ｌ信号及び大電流モード信号は論理和演算回路１０１に入力され、論理和演算回路１０１の出力信号はＶＰＰ発生回路部分１０４に入力される。
ＶＰＰ発生回路１００は、ＤＤＲ３－ＳＤＲＡＭ及びＤＤＲ３Ｌ－ＳＤＲＡＭのように、入力電圧のみが異なる二つの規格をサポートするメモリにおいて使用される。ＶＰＰ発生回路部分１０３は、ＤＤＲ３－ＳＤＲＡＭのための電圧を発生するための十分な容量値のキャパシタを備え、一方、ＶＰＰ発生回路部分１０４は、ＤＤＲ３Ｌ－ＳＤＲＡＭのための電圧を発生するためのより大きな容量値のキャパシタを備える。どちらの規格をサポートするかを指示する信号ＤＤＲ３Ｌモード信号を活性化することによって、ＶＰＰ発生回路部分１０３，１０４を選択的に動作可能にする。また、時間期間ｔＲＲＤ及びｔＦＡＷを短縮しようとするとき、大電流モード信号を活性化する。ＤＤＲ３Ｌ信号及び大電流モード信号が非活性化されているとき、ＶＰＰ発生回路部分１０３のみが動作可能にされ、ＤＤＲ３Ｌ信号及び大電流モード信号の一方が活性化されているとき、ＶＰＰ発生回路部分１０３，１０４の両方が動作可能にされる。
これにより、動作するＶＰＰ発生回路部分１０３，１０４の個数を選択的に変化させることにより、昇圧された電圧ＶＰＰを十分な大きさの電流で供給し、外部データバスの利用効率を向上することができる。
実施形態９．
図３９は、実施形態９に係るメモリシステムのメモリコントローラ３Ｄの構成を示すブロック図である。図３９のメモリコントローラ３Ｄは、図３３のメモリコントローラ３Ｃの制御回路１１Ｃ及びタイミングレジスタ１３Ｃに代えて、制御回路１１Ｄ及びタイミングレジスタ１３Ｄを備える。タイミングレジスタ１３Ｄは、メモリ５Ｄの動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＲＤ１、ｔＲＲＤ２、ｔＣＣＤ、及びｔＦＡＷを含む。時間期間ｔＲＲＤ１、ｔＲＲＤ２は、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる２つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。図３９の実施形態において、複数の時間期間ｔＲＲＤ１、ｔＲＲＤ２は、２つのバンクの異なる組み合わせに応じて異なる長さを有することを特徴とする。他の時間期間ｔＣＣＤ及びｔＦＡＷは、実施形態７の場合と同様である。
図３９は、実施形態９に係るメモリシステムのメモリコントローラ３Ｄの構成を示すブロック図である。図３９のメモリコントローラ３Ｄは、図３３のメモリコントローラ３Ｃの制御回路１１Ｃ及びタイミングレジスタ１３Ｃに代えて、制御回路１１Ｄ及びタイミングレジスタ１３Ｄを備える。タイミングレジスタ１３Ｄは、メモリ５Ｄの動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間ｔＲＲＤ１、ｔＲＲＤ２、ｔＣＣＤ、及びｔＦＡＷを含む。時間期間ｔＲＲＤ１、ｔＲＲＤ２は、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる２つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。図３９の実施形態において、複数の時間期間ｔＲＲＤ１、ｔＲＲＤ２は、２つのバンクの異なる組み合わせに応じて異なる長さを有することを特徴とする。他の時間期間ｔＣＣＤ及びｔＦＡＷは、実施形態７の場合と同様である。
メモリコントローラ３Ｄは、連続する活性化コマンドのバンクアドレスに応じて、時間期間ｔＲＲＤ１，ｔＲＲＤ２を使い分けるように制御することを特徴とする。特に、ｔＲＲＤ１＜ｔＲＲＤ２の場合、時間期間ｔＲＲＤ１及びｔＣＣＤの長さを同じに設定すると、バンクを活性化する順序に制約は受けるが、実施形態１に係る動作を実施可能となる。
図４０は、実施形態９に係るメモリシステムのメモリ５Ｄの構成を示すブロック図である。メモリ５Ｄは、図３のメモリ５のチップ制御回路２２に代えてチップ制御回路２２Ｄを備え、さらに、電源回路２７－１，２７－２を備える。電源回路２７－１，２７－２は、ＶＰＰ発生回路９１－１，９１－２及びＶＡＲＹ発生回路９２－１，９２－２をそれぞれ備える。ＶＰＰ発生回路９１－１，９１－２は電圧ＶＰＰをロウデコーダ２４－１～２４－４に供給し、ＶＡＲＹ発生回路９２－１，９２－２は電圧ＶＡＲＹをメモリアレイ２３－１～２３－４に供給する。チップ制御回路２２Ｄは、実施形態１に係る動作を行うことに加えて、電源回路２７－１，２７－２を制御する。
電源回路はチップ内に占める面積が大きく、さらに、電源回路と電力の消費場所（主にメモリアレイ及びロウデコーダ）との間のインピーダンスを低減する必要がある。そのため、複数の電源回路を配置し、そのうちの各１つの電源回路を複数のバンク間で共用するように配置する場合がある。図４０の例では、バンクＢ１，Ｂ２間で電源回路２７－１を共用し、バンクＢ３，Ｂ４間で電源回路２７－２を共用している。電源回路２７－１，２７－２の中で、特に、ワード線ＷＤＬを駆動するＶＰＰ発生回路９１－１，９１－２の消費電力と、メモリアレイ２３－ｎのビット線ＢＴＬを駆動するＶＡＲＹ発生回路９２－１，９２－２の消費電力とが大きい。これらの電力はさらに、活性化動作によって消費される。従って、図４０の例では、バンクＢ１，Ｂ２の連続した活性化動作を行うとき、さらに、バンクＢ３，Ｂ４の連続した活性化動作を行うときに、十分な電力供給を行うことが困難になる。従って、互いに異なる２つのバンクに対する活性化コマンドを連続して発行可能な最短の時間期間ｔＲＲＤ（ｍｉｎ）として、バンクＢ１，Ｂ２間について時間期間ｔＲＲＤ１（ｍｉｎ）が取得され、バンクＢ１，Ｂ３間について時間期間ｔＲＲＤ２（ｍｉｎ）とすると、ｔＲＲＤ２（ｍｉｎ）＜ｔＲＲＤ１（ｍｉｎ）となる場合がある。実施形態８に係る動作の要件であるｔＣＣＤ（ｍｉｎ）＝ｔＲＲＤ（ｍｉｎ）を実現する際、バンクＢ１とバンクＢ３間のｔＲＲＤ２（ｍｉｎ）を使う必要が生じる。
図４１は、実施形態９の比較例に係るデータの書き込み動作を示すタイミングチャートである。図４１は、図３７のタイミングチャートに、メモリ５Ｄの内部状態として、メモリアレイ２３－ｎへの書き込み動作ｉＷＲ１，ｉＷＲ２，ｉＷＲ３，…などを追加した図である。図４１はＢＬ＝８の場合を示し、外部データバス上の８個の連続するバーストデータＷＤ１、ＷＤ２、ＷＤ３，…などのメモリ５Ｄへの取り込みが終わった後に、これらバーストデータをメモリアレイ２３－ｎに同時に書き込む。これをＢＬ８書き込み動作と呼ぶこととする。
図４２は、実施形態９に係るデータの書き込み動作を示すタイミングチャートである。図４２では、メモリ５Ｄの内部状態として、メモリアレイ２３－ｎへの書き込み動作ｉＷＲ１，ｉＷＲ２，ｉＷＲ３，…などを示す。図４２のコマンドＣＭＤの「Ｗ１（８）」はバンクＢ１へのＢＬ８書き込み動作のコマンドを示し、「Ｗ２（４）」及び「Ｗ３（４）」はそれぞれバンクＢ２，Ｂ３へのＢＬ４書き込み動作のコマンドを示す。すなわち、書き込みコマンドと同時に、メモリ５Ｄにバースト長（ＢＬ）情報を与えるとともに、該ＢＬ情報に基づいてＢＬ８書き込みかＢＬ４書き込みかを選択できるようにする。さらに、ＢＬ８書き込み動作（Ｗ１（８））では、８バーストデータの入力後、時間期間ｔＤ（Ｗ）が経過した後に、メモリアレイ２３－ｎに書き込む動作（内部状態ｉＷＲ１）が行われるが、ＢＬ４書き込み動作（Ｗ２（４））では、４バーストデータの入力後、時間期間ｔＤ（Ｗ）の経過した後に、メモリアレイ２３－ｎに書き込む動作（内部状態ｉＷＲ１）が行われることを特徴とする。
一回の書き込み動作で書き込むデータ量を「単位データ量」と呼ぶと、特にバースト長ＢＬが長い場合に単位データ量が多くなり、実際に必要以上のデータ量を書き込む可能性が高まる。その場合、ＪＥＤＥＣ標準に準拠したＤＲＡＭでは、書き込みマスク機能を用いることで、必要なデータ以外のデータ書き込みを禁止する。しかしながら、その場合は、書き込むことが必要なデータ量は少ないにも拘らず、モードレジスタ等で指定されたバースト長にわたって待機してからメモリの内部の書き込み動作を行う必要があり、外部データバス上を無駄なデータが占有する時間が増大する。一方、実施形態９に係るメモリシステムによれば、有効なデータに適したバースト長を書き込みコマンド毎に指定できるので、外部データバスの実効的な利用効率の向上が実現できる。
本動作は、ＪＥＤＥＣ標準に準拠したＤＤＲ３－ＤＲＡＭのバーストチョップ（ＢＣ４）の動作にも適用可能である。
また、図４２を参照して説明したものと同様の手法が読み出し動作にも適用可能である。
図４３は、実施形態９に係るメモリシステムにおいて使用される書き込みコマンドを示す図である。図４３は、図４２を参照して説明した書き込みコマンドと同時に、メモリ５Ｄにバースト長ＢＬの情報を与える方法を、ＪＥＤＥＣ標準のＬＰＤＤＲ４－ＳＤＲＡＭに適用した例を示す。図４３の例では、メモリコントローラ３Ｄ及びメモリ５Ｄが、ＪＥＤＥＣ標準に規定されていないモードレジスタ設定又はフューズトリミング等を用いて、実施形態９に係る可変バースト長モードに入る。特に、ＬＰＤＤＲ４－ＳＤＲＡＭのような高速動作が可能なメモリでは、バースト長ＢＬが長くなり（例えば、ＢＬ＝３２もしくはＢＬ＝１６）、無駄なデータの読み出し及び書き込みが生じる可能性が高い。ＪＥＤＥＣ標準に準拠したＬＰＤＤＲ４－ＳＤＲＡＭでは、ｔＣＣＤ（ｍｉｎ）＝８×ｔＣＫであり、また、メモリの内部におけるデータの読み出し及び書き込みも１６バーストを単位として行われる。従って、特にＬＰＤＤＲ４－ＳＤＲＡＭを低周波数で動作させた場合、外部データバスの使用効率上の無駄が生じる。低周波数の動作では、ｔＣＣＤ＝ｔＲＲＤ＝２×ｔＣＫが可能であり、それに応じて、ＢＬ＝１６からＢＬ＝８に変更することが効率的である。ＬＰＤＤＲ４－ＳＤＲＡＭの書き込みコマンドは、外部クロックＣＫ＿ｔの４周期分を必要とするが、ＢＬ＝３２とＢＬ＝１６の指定は、ＣＫ＿ｔの１周期目のビットＣＡ５（ＢＬ０）で指定する。図４３の例では、さらにクロックＣＫ＿ｔ２周期目のビットＣＡ３（ＢＬ１）を用いることで、ＢＬ＝８の指定を可能とする。
次に、実施形態１０では、書き込み動作から読み出し動作に遷移する場合に外部データバスの使用効率を向上することが可能なメモリシステムについて説明する。
実施形態１０．
図４４は、実施形態１０に係るメモリシステムのメモリコントローラ３Ｅの構成を示すブロック図である。図４４のメモリコントローラ３Ｅは、図１のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ｅ及びタイミングレジスタ１３Ｅを備える。タイミングレジスタ１３Ｅは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、複数の時間期間ｔＷＲＴ１，ｔＷＲＴ２，…を含む。複数の時間期間ｔＷＴＲ１，ｔＷＴＲ，…は、複数のバンクのうちの第１のバンクにデータを書き込むためにメモリコントローラ３からメモリ５へデータを送信してから、複数のバンクのうちの第２のバンクからデータを読み出すために読み出しコマンドを発行可能になるまでの時間差を示す。複数の時間期間ｔＷＴＲ１，ｔＷＴＲ，…は、第１及び第２のバンクの異なる組み合わせに応じて異なる長さを有する。制御回路１１Ｅは、第１のバンクにデータを書き込んだ直後に第２のバンクからデータを読み出すとき、メモリ５へデータを送信してから、第１及び第２のバンクの組み合わせに対応する長さを有する時間期間ｔＷＴＲ１，ｔＷＴＲ２，…にわたって待機した後、読み出しコマンドを発行する。
図４４は、実施形態１０に係るメモリシステムのメモリコントローラ３Ｅの構成を示すブロック図である。図４４のメモリコントローラ３Ｅは、図１のメモリコントローラ３の制御回路１１及びタイミングレジスタ１３に代えて、制御回路１１Ｅ及びタイミングレジスタ１３Ｅを備える。タイミングレジスタ１３Ｅは、メモリ５の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、複数の時間期間ｔＷＲＴ１，ｔＷＲＴ２，…を含む。複数の時間期間ｔＷＴＲ１，ｔＷＴＲ，…は、複数のバンクのうちの第１のバンクにデータを書き込むためにメモリコントローラ３からメモリ５へデータを送信してから、複数のバンクのうちの第２のバンクからデータを読み出すために読み出しコマンドを発行可能になるまでの時間差を示す。複数の時間期間ｔＷＴＲ１，ｔＷＴＲ，…は、第１及び第２のバンクの異なる組み合わせに応じて異なる長さを有する。制御回路１１Ｅは、第１のバンクにデータを書き込んだ直後に第２のバンクからデータを読み出すとき、メモリ５へデータを送信してから、第１及び第２のバンクの組み合わせに対応する長さを有する時間期間ｔＷＴＲ１，ｔＷＴＲ２，…にわたって待機した後、読み出しコマンドを発行する。
本明細書では、時間期間ｔＷＴＲ１，ｔＷＴＲ，…を「第９の時間期間」ともいう。
図４５は、実施形態１０に係るメモリシステムのメモリ５へのデータの書き込み動作／読み出し動作を説明するためのブロック図である。図４５のメモリ５は、実際には図３のメモリ５と同様に構成されるが、説明の目的で、図３では省略した構成要素を示す。内部データバスＤＢ１，ＤＢ２は、図５を参照して説明したように、入出力（ＩＯ）制御回路２６－１～２６－４を介して各バンクＢ１～Ｂ４にそれぞれ接続される。メモリ５の内部のデータバスは、図４５に示すように、バンクＢ１～Ｂ４間で共用される内部データバスＤＢ１及びＤＢ２と、各バンクＢ１～Ｂ４のバンク内データバスＩＯ－１～ＩＯ－４とを含む。実施形態１０の説明では、内部データバスＤＢ１及びＤＢ２を「バンク間データバス」と呼ぶ。ここで、各バンク内データバスＩＯ－１～ＩＯ－６は、図５のメモリアレイ２３－ｎにおける、ＧＩＯバスＧＩＯＢ及びＬＩＯバスＬＩＯＢを包含する。図４５では、図３のロウアドレス信号、カラムアドレス信号、及びそれらの活性化信号などは、図示の簡単化のために省略している。
書き込み動作時には、メモリコントローラ３Ｅからメモリバス４を介してメモリ５へ書き込みデータを送信する。メモリ５のＳＤＲＡＭインターフェース２１は、書き込みデータを受信すると、バンク間データバスＤＢ１又はＤＢ２とＩＯ制御回路２６－ｎを介して、さらに各バンクＢ１～Ｂ４のバンク内データバスＩＯ－１～ＩＯ－４を介して、メモリアレイ２３－１～２３－４にデータを転送する。一方、読み出し動作時には、書き込み動作時とは逆の順をたどって、メモリ５からメモリコントローラ３Ｅへ読み出しデータを送信する。
書き込み動作から読み出し動作に遷移するとき、メモリ５の内部のデータバスにおけるデータの競合がコマンド間隔を規定する。
図４６は、実施形態１０の第１の実施例に係るデータの書き込み及び読み出し動作を示すタイミングチャートである。図４６は、あるバンクに対してデータを書き込み、それに続いて、同じバンクに対して読み出しアクセスを行う場合を示す。書き込みコマンドＷが発行され、その後、書き込みレイテンシの時間期間ＷＬの経過後に、外部データバスに書き込みデータＷＤが与えられる。外部データバスのバースト時間（本実施例では、ＢＬ／２×ｔＣＫ＝２サイクル）の後、バンク間データバスＤＢ１に書き込みデータｄｂＷＲが現れる。さらに、時間期間ｔＤ（Ｗ）の経過後、バンク内データバスＩＯ－１に書き込みデータｉｏＷＲが現れる。一方、外部データバスのバースト時間終了後、内部書き込みから内部読み出しまでの時間を表す時間期間ｔＷＴＲの経過後に、外部コマンドバスに読み出しコマンドＲが入力され、それを起点に、その時間期間ｔＤ（Ｒ）の経過後に、バンク内データバスＩＯ－１に読み出しデータが現れる。メモリ５の内部におけるデータ転送の遅延により、さらに、バンク間データバスＤＢ１に読み出しデータｄｂＲＤが現れる。読み出しコマンドＲを発行してから時間期間ＣＬの経過後に、外部データバスに読み出しデータＱＤが読み出される。以上のように、同一バンクに対する書き込み動作から読み出し動作への遷移は、少なくとも「ｔＷＴＲ＋ＣＬ×ｔＣＫ」の時間を要する。しかしながら、ＪＥＤＥＣ標準の規定では、データを書き込むバンクと、その後にデータを読み出すバンクとが同一であるか、それとも異なっているかにかかわらず、単一の値の時間期間ｔＷＴＲを使用する。
図４７は、実施形態１０の第２の実施例に係るデータの書き込み及び読み出し動作を示すタイミングチャートである。図４７は、あるバンクに対してデータを書き込み、それに続いて、異なるバンクからデータを読み出す場合を示す。バンクＢ１への書き込みコマンドＷ１が発行され、その後、書き込みレイテンシの時間期間ＷＬの経過後に、外部データバスに書き込みデータＷＤが与えられる。外部データバスのバースト時間（本実施例ではＢＬ／２×ｔＣＫ＝２サイクル）の後、バンク間データバスＤＢ１に書き込みデータｄｂＷＲが現れる。さらに、時間期間ｔＤ（Ｗ）の経過後、バンクＢ１のバンク内データバスＩＯ－１に書き込みデータｉｏＷＲが現れる。一方、外部データバスのバースト時間終了後、内部書き込みから内部読み出しまでの時間を表す時間期間ｔＷＴＲの経過後に、コマンドバスにバンクＢ２への読み出しコマンドＲ２が入力され、それを起点に、その時間期間ｔＤ（Ｒ）の経過後に、バンクＢ２のバンク内データバスＩＯ－２に読み出しデータが現れる。しかしながら、バンクが異なるためバンク内データバスＩＯ－１，ＩＯ－２を共用していないので、バンク内データバスＩＯ－１，ＩＯ－２上での書き込みデータと読み出しデータとの衝突が起こらない。よって、バンク間データバスＤＢ１でのデータ衝突を避けることが可能になるまでｔＷＴＲを短縮可能である。本実施例では、ｔＷＴＲ＝０まで短縮した場合を示している。
図４８は、実施形態１０の変形例に係るメモリシステムのメモリコントローラ３Ｅの構成を示すブロック図である。図４８のメモリコントローラ３Ｅは、図４４のメモリコントローラ３Ｅと同様に構成され、ただし、タイミングレジスタ１３Ｅに格納する時間期間ｔＷＴＲ１，ｔＷＴＲ２，ｔＷＴＲ３，…の個数のみが異なる。時間期間ｔＷＴＲ１、ｔＷＴＲ２、及びｔＷＴＲ３の値は互いに異なり、連続する活性化コマンドのバンクアドレスに応じて、時間期間ｔＷＴＲ１、ｔＷＴＲ２、及びｔＷＴＲ３を使い分けることを特徴とする。ｔＷＴＲ１＜ｔＷＴＲ２＜ｔＷＴＲ３である場合、例えば、時間期間ｔＷＴＲ１、ｔＷＴＲ２、及びｔＷＴＲ３を以下のように使い分ける。時間期間ｔＷＴＲ３は、同一のバンクに対して、データを書き込み、次いでデータを読み出す場合に使用可能である。時間期間ｔＷＴＲ２は、同一のバンク間データバスに接続された異なるバンクに対して、データを書き込み、次いでデータを読み出す場合に使用可能である。時間期間ｔＷＴＲ１は、異なるバンク間データバスに接続された異なるバンクに対して、データを書き込み、次いでデータを読み出す場合に使用可能である。このため、制御回路１１Ｅは、バンクＢ１～Ｂ４毎に、バンク間データバスＤ１，Ｄ２を共用しているか否かの情報を保持している。制御回路１１Ｅは、上記の条件に基づいて時間期間ｔＷＴＲ１、ｔＷＴＲ２、及びｔＷＴＲ３のうちの１つを選択し、選択された時間期間に従って各コマンドを発行する。
図４９は、実施形態１０の第３の実施例に係るデータの書き込み及び読み出し動作を示すタイミングチャートである。異なるバンクに対して、データを書き込み、次いでデータを読み出す場合を示す。バンクＢ１への書き込みコマンドＷ１が発行され、書き込みレイテンシの時間期間ＷＬの経過後に、外部データバスに書き込みデータＷＤが与えられる。外部データバスのバースト時間（本実施例ではＢＬ／２×ｔＣＫ＝２サイクル）の後、バンク間データバスＤＢ１に書き込みデータｄｂＷＲが現れる。さらに、時間期間ｔＤＷの経過後、バンク内データバスＩＯ－１に書き込みデータｉｏＷＲが現れる。一方、外部データバスのバースト時間終了後、内部書き込みから内部読み出しまでの時間を示す時間期間ｔＷＴＲの経過後に、コマンドバスにバンクＢ３への読み出しコマンドＲ３が入力され、それを起点に、その時間期間ｔＤ（Ｒ）の経過後に、バンクＢ３のバンク内データバスＩＯ－３に読み出しデータが現れる。しかしながら、バンクＢ１，Ｂ３はバンク間データバスＤＢ１，ＤＢ２を共用していないので、バンク間データバスＤＢ１，ＤＢ２上での書き込みデータ及び読み出しデータの衝突が起こらない。よって、ＳＤＲＡＭインターフェース２１もしくは外部データバスでの書き込みと読み出しのデータ衝突を避けることが可能になるまで、時間期間ｔＷＴＲを短縮可能である。図４９の例では、時間期間ｔＷＴＲを負の値（ｔＷＴＲ＝－２×ｔＣＫ）としている。
実施形態１０に係るメモリシステムによれば、書き込み動作から読み出し動作に遷移する場合に外部データバスの使用効率を向上することができる。
以上に説明した実施形態１～１０に係る各メモリシステムの構成及び動作を互いに組み合わせてもよい。
本発明によれば、プリチャージコマンドを含むコマンドシーケンスにより１つ又は複数のバンクに対してデータを書き込む及び／又は読み出す場合であっても、外部データバスの使用効率を低下させにくいメモリ及びメモリコントローラ、さらに、これらを含むメモリシステムを提供することができる。
１…プロセッサ、
２…プロセッサバス、
３，３Ａ～３Ｅ…メモリコントローラ、
４…メモリバス、
５，５Ｄ…メモリ、
１１，１１Ａ～１１Ｅ…制御回路、
１２…ＰＨＹインターフェース、
１３，１３Ａ～１３Ｅ…タイミングレジスタ、
２１…ＳＤＲＡＭインターフェース、
２２，２２Ｄ…チップ制御回路、
２３－１～２３－４…メモリアレイ、
２４－１～２４－４…ロウデコーダ、
２５－１～２５－４…カラムデコーダ、
２６－１～２６－４…入出力（ＩＯ）制御回路、
２７－１，２７－２…電源回路、
３１－１～３１－４…バンク制御回路、
３２…論理和演算（ＯＲ）回路、
３３…活性化制御回路、
３４…コマンドデコーダ、
３５…バンクアドレス制御回路、
３６…カラムアドレス制御回路、
３７…ロウアドレス制御回路、
４１…ロウアドレス制御回路、
４２…カラムアドレス制御回路、
４３…論理和演算（ＯＲ）回路、
４４…論理積演算（ＡＮＤ）回路、
５１…サブアレイ、
５２…センスアンプ列、
６１－０～６１－２…個別デコーダ、
６２－０～６２－２…ＣＳＬドライバ、
７１…ＶＣＳＬＲ発生回路、
７２…ＶＣＳＬＷ発生回路、
８１－０～８１－２…個別デコーダ、
８２－０～８２－２…ＷＤＬドライバ、
９１，９１－１，９１－２…ＶＰＰ発生回路、
９２－１，９２－２ＶＡＲＹ発生回路、
１００…ＶＰＰ発生回路、
１０１…論理和演算（ＯＲ）回路、
１０２…論理積演算（ＡＮＤ）回路、
１０３，１０４…ＶＰＰ発生回路部分、
Ｂ１～Ｂ４…バンク、
ＢＴＬ，ＢＴＬ００～ＢＴＬ１３…ビット線、
Ｃ，Ｃ００～Ｃ１３…メモリセル、
Ｃａ１～Ｃａ４…昇圧キャパシタ、
ＣＳＬ，ＣＳＬ０，ＣＳＬ１，ＣＳＬ２…カラム選択線、
ＣＳ…セルキャパシタ、
ＣＴ…セルトランジスタ、
ＤＢ，ＤＢ１，ＤＢ２…内部データバス、
ＧＩＯＢ…ＧＩＯバス、
ＩＯＳＷ…入出力（ＩＯ）スイッチ、
ＩＯＴ…入出力（ＩＯ）トランジスタ、
ＬＩＯＢ、ＬＩＯＢ＿１～ＬＩＯＢ＿３…ＬＩＯバス、
ＲＢＴＬ…寄生抵抗、
ＳＡ００～ＳＡ１３…センスアンプ、
ＳＡＮＴ…ＮＭＯＳトランジスタ、
ＳＡＰＴ…ＰＭＯＳトランジスタ、
ＳＡＳＷ…サブアレイ選択スイッチ、
ＳＮ…蓄積ノード、
ＳＷ１～ＳＷ１９，ＳＷＷ，ＳＷＲ…スイッチ、
Ｔ１～Ｔ１４…トランジスタ、
ＷＤＬ，ＷＤＬ０…ワード線。
２…プロセッサバス、
３，３Ａ～３Ｅ…メモリコントローラ、
４…メモリバス、
５，５Ｄ…メモリ、
１１，１１Ａ～１１Ｅ…制御回路、
１２…ＰＨＹインターフェース、
１３，１３Ａ～１３Ｅ…タイミングレジスタ、
２１…ＳＤＲＡＭインターフェース、
２２，２２Ｄ…チップ制御回路、
２３－１～２３－４…メモリアレイ、
２４－１～２４－４…ロウデコーダ、
２５－１～２５－４…カラムデコーダ、
２６－１～２６－４…入出力（ＩＯ）制御回路、
２７－１，２７－２…電源回路、
３１－１～３１－４…バンク制御回路、
３２…論理和演算（ＯＲ）回路、
３３…活性化制御回路、
３４…コマンドデコーダ、
３５…バンクアドレス制御回路、
３６…カラムアドレス制御回路、
３７…ロウアドレス制御回路、
４１…ロウアドレス制御回路、
４２…カラムアドレス制御回路、
４３…論理和演算（ＯＲ）回路、
４４…論理積演算（ＡＮＤ）回路、
５１…サブアレイ、
５２…センスアンプ列、
６１－０～６１－２…個別デコーダ、
６２－０～６２－２…ＣＳＬドライバ、
７１…ＶＣＳＬＲ発生回路、
７２…ＶＣＳＬＷ発生回路、
８１－０～８１－２…個別デコーダ、
８２－０～８２－２…ＷＤＬドライバ、
９１，９１－１，９１－２…ＶＰＰ発生回路、
９２－１，９２－２ＶＡＲＹ発生回路、
１００…ＶＰＰ発生回路、
１０１…論理和演算（ＯＲ）回路、
１０２…論理積演算（ＡＮＤ）回路、
１０３，１０４…ＶＰＰ発生回路部分、
Ｂ１～Ｂ４…バンク、
ＢＴＬ，ＢＴＬ００～ＢＴＬ１３…ビット線、
Ｃ，Ｃ００～Ｃ１３…メモリセル、
Ｃａ１～Ｃａ４…昇圧キャパシタ、
ＣＳＬ，ＣＳＬ０，ＣＳＬ１，ＣＳＬ２…カラム選択線、
ＣＳ…セルキャパシタ、
ＣＴ…セルトランジスタ、
ＤＢ，ＤＢ１，ＤＢ２…内部データバス、
ＧＩＯＢ…ＧＩＯバス、
ＩＯＳＷ…入出力（ＩＯ）スイッチ、
ＩＯＴ…入出力（ＩＯ）トランジスタ、
ＬＩＯＢ、ＬＩＯＢ＿１～ＬＩＯＢ＿３…ＬＩＯバス、
ＲＢＴＬ…寄生抵抗、
ＳＡ００～ＳＡ１３…センスアンプ、
ＳＡＮＴ…ＮＭＯＳトランジスタ、
ＳＡＰＴ…ＰＭＯＳトランジスタ、
ＳＡＳＷ…サブアレイ選択スイッチ、
ＳＮ…蓄積ノード、
ＳＷ１～ＳＷ１９，ＳＷＷ，ＳＷＲ…スイッチ、
Ｔ１～Ｔ１４…トランジスタ、
ＷＤＬ，ＷＤＬ０…ワード線。
Claims (28)
- ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示す第１の時間期間（ｔＲＣＤ（Ｗ））と、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示す第２の時間期間（ｔＲＣＤ（Ｒ））とを含み、前記第１の時間期間は前記第２の時間期間より小さな値を有し、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））だけ離れた瞬間以後に、前記書き込みコマンドを発行し、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として前記第２の時間期間（ｔＲＣＤ（Ｒ））だけ離れた瞬間以後に、前記読み出しコマンドを発行し、
前記第１の時間期間（ｔＲＣＤ（Ｗ））は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを発行する瞬間よりも前に、前記書き込みコマンドを発行する、制御装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記半導体記憶装置に送信する、
請求項１記載の制御装置。 - 前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含む、
請求項１又は２に記載の制御装置。 - ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された少なくとも１つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記書き込みコマンドを発行してから前記制御装置から前記半導体記憶装置へデータを送信するまでの時間差を示す第３の時間期間（ＷＬ２）であって、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）よりも短い第３の時間期間（ＷＬ２）を含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始し、
前記第３の時間期間（ＷＬ２）は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）の絶対値に等しい時間期間だけ先行する瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する、制御装置。 - 前記タイミングパラメータは、前記ＪＥＤＥＣ標準に準拠した書き込みレイテンシ（ＷＬ）に等しい第４の時間期間（ＷＬ１）をさらに含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第３の時間期間（ＷＬ２）又は前記第４の時間期間（ＷＬ１）だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する、
請求項４記載の制御装置。 - 前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す、
請求項１～５のうちの１つに記載の制御装置。 - 前記タイミングパラメータは、あるバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第５の時間期間（ｔＲＣ（Ｒ））をさらに含み、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために前記第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で第１及び第２の活性化コマンドを発行するとき、前記第１の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む前記第２の活性化コマンドを発行する、
請求項６記載の制御装置。 - 前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む、
請求項６又は７記載の制御装置。 - ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して発行可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して発行可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく設定され、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ発行し、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ発行し、
前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記制御装置が備える前記タイミングレジスタで、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く設定され、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記制御装置が備える前記タイミングレジスタで、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく設定され、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記半導体記憶装置に送信する、制御装置。 - 前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む、
請求項９記載の制御装置。 - ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも１つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記複数のバンクのうちの第１のバンクにデータを書き込むために前記制御装置から前記半導体記憶装置へデータを送信してから、前記複数のバンクのうちの第２のバンクからデータを読み出すために前記読み出しコマンドを発行可能になるまでの時間差を示す複数の第９の時間期間（ｔＷＴＲ）を含み、前記複数の第９の時間期間（ｔＷＴＲ）は、前記第１及び第２のバンクの異なる組み合わせに応じて異なる長さを有し、
前記制御回路は、前記第１のバンクにデータを書き込んだ直後に前記第２のバンクからデータを読み出すとき、前記半導体記憶装置へデータを送信してから、前記第１及び第２のバンクの組み合わせに対応する長さを有する前記第９の時間期間（ｔＷＴＲ）にわたって待機した後、前記読み出しコマンドを発行する、
制御装置。 - ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された少なくとも１つのバンクとを備え、
前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを受信する瞬間を基準として予め決められた第１の時間期間（ｔＲＣＤ（Ｗ））の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを受信する瞬間よりも前に、前記書き込みコマンドを前記制御装置から受信可能に構成される、
半導体記憶装置。 - 前記半導体記憶装置は、前記複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含み、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第１の制御信号を前記制御装置から受信し、
前記第１の制御信号を受信したとき、前記書き込みコマンドに関連付けられた回路を活性化する、
請求項１２記載の半導体記憶装置。 - 前記半導体記憶装置は、
前記半導体記憶装置からデータを読み出すとき、前記カラム選択線に第１の電圧を印加する第１の電圧源と、
前記半導体記憶装置にデータを書き込むとき、前記カラム選択線に前記第１の電圧より高い第２の電圧を印加する第２の電圧源とを備える、
請求項１２又は１３記載の半導体記憶装置。 - 前記半導体記憶装置からデータを読み出すとき、前記第１の電圧源は第１の時間長にわたって前記カラム選択線に前記第１の電圧を印加し、
前記半導体記憶装置にデータを書き込むとき、前記第２の電圧源は前記第１の時間長よりも長い第２の時間長にわたって前記カラム選択線に前記第２の電圧を印加する、
請求項１４記載の半導体記憶装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプを活性化する前に、前記カラム選択線を活性化する、
請求項１３～１５のうちの１つに記載の半導体記憶装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプ及び前記ワード線を活性化する前に、前記カラム選択線を活性化する、
請求項１６記載の半導体記憶装置。 - 前記複数のセンスアンプのうちの各１つのセンスアンプは、少なくとも１つのＮＭＯＳトランジスタと、少なくとも１つのＰＭＯＳトランジスタとを含み、
前記センスアンプを非活性化するとき、前記ビット線の上限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加し、
前記センスアンプを活性化するとき、前記ビット線の下限電圧に等しい電圧を前記ＮＭＯＳトランジスタのソースに印加する、
請求項１６又は１７記載の半導体記憶装置。 - 前記バンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含み、
前記制御回路は、
前記書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、
前記書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、
前記活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定する、
請求項１２～１８のうちの１つに記載の半導体記憶装置。 - 前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも２つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクのうちの１つからデータを読み出す、
請求項１２～１９のうちの１つに記載の半導体記憶装置。 - 前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも２つのバンクからデータを読み出すために発行された第１及び第２の活性化コマンドであって、予め決められた第５の時間期間（ｔＲＣ（Ｒ））より短い間隔で発行された第１及び第２の活性化コマンドを受信したとき、前記第１の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第１のバンクからデータを読み出し、前記第２の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも２つのバンクのうちの第２のバンクからデータを読み出す、
請求項２０記載の半導体記憶装置。 - 前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも１つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも２つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む、
請求項２０又は２１記載の半導体記憶装置。 - ＤＤＲｘ－ＳＤＲＡＭ又はＬＰＤＤＲｘ－ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された複数のバンクとを備え、
前記複数のバンクのうちの各１つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記半導体記憶装置は、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを有し、前記複数のタイミングパラメータは、互いに異なる２つのバンクに対する前記活性化コマンドを連続して受信可能な最短時間を示す第６の時間期間（ｔＲＲＤ）と、任意の２つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して受信可能な最短時間を示す第７の時間期間（ｔＣＣＤ）と、４つの前記活性化コマンドを連続して受信可能な最短時間を示す第８の時間期間（ｔＦＡＷ）とを含み、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置からデータを連続して読み出すとき、前記第６の時間期間（ｔＲＲＤ）に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置は、前記第７の時間期間（ｔＣＣＤ）が前記第６の時間期間（ｔＲＲＤ）に等しくなるように、かつ、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しくなるように設定された電圧を前記ワード線に印加する第３の電圧源を備える、
半導体記憶装置。 - 前記半導体記憶装置は、第１の動作モード及び第２の動作モードを有し、
前記半導体記憶装置が前記第１の動作モードにあるとき、前記ワード線の上限電圧は第１の電圧値を有し、前記制御装置が備えるタイミングレジスタで、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）よりも短く設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍よりも長く設定され、
前記半導体記憶装置が前記第２の動作モードにあるとき、前記ワード線の上限電圧は前記第１の電圧値よりも高い第２の電圧値を有し、前記制御装置が備える前記タイミングレジスタで、前記第７の時間期間（ｔＣＣＤ）は前記第６の時間期間（ｔＲＲＤ）に等しく設定され、前記第８の時間期間（ｔＦＡＷ）は前記第６の時間期間（ｔＲＲＤ）の４倍に等しく設定され、
前記制御回路は、前記半導体記憶装置を前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作させる第２の制御信号を前記制御装置から受信したとき、前記第２の制御信号に従って、前記第１の動作モード及び前記第２の動作モードの一方で選択的に動作する、
請求項２３記載の半導体記憶装置。 - 前記複数のタイミングパラメータは、２つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第６の時間期間（ｔＲＲＤ）を含む、
請求項２３又は２４に記載の半導体記憶装置。 - 請求項１～８のうちの１つに記載の制御装置と、
請求項１２～２２のうちの１つに記載の半導体記憶装置とを備える、
半導体記憶システム。 - 請求項９又は１０に記載の制御装置と、
請求項２３～２５のうちの１つに記載の半導体記憶装置とを備える、
半導体記憶システム。 - 請求項１１記載の制御装置と、
半導体記憶装置とを備える、
半導体記憶システム。
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