JPWO2018216081A1 - 半導体記憶システム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 234
- 230000004913 activation Effects 0.000 claims abstract description 263
- 238000001994 activation Methods 0.000 claims description 261
- 210000000352 storage cell Anatomy 0.000 claims description 75
- 210000004027 cell Anatomy 0.000 claims description 48
- 230000003213 activating effect Effects 0.000 claims description 45
- 238000004891 communication Methods 0.000 claims description 26
- 230000005540 biological transmission Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 10
- 238000003491 array Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 61
- 238000004904 shortening Methods 0.000 description 20
- 230000007704 transition Effects 0.000 description 14
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 11
- 101100355609 Caenorhabditis elegans rae-1 gene Proteins 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 10
- 101000898783 Candida tropicalis Candidapepsin Proteins 0.000 description 8
- 238000013177 single antiplatelet therapy Methods 0.000 description 8
- 101710148027 Ribulose bisphosphate carboxylase/oxygenase activase 1, chloroplastic Proteins 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000009966 trimming Methods 0.000 description 6
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- ZGSXEXBYLJIOGF-BOPNQXPFSA-N iwr-1 Chemical compound C=1C=CC2=CC=CN=C2C=1NC(=O)C(C=C1)=CC=C1N1C(=O)[C@@H]2C(C=C3)CC3[C@@H]2C1=O ZGSXEXBYLJIOGF-BOPNQXPFSA-N 0.000 description 4
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 3
- 102100036725 Epithelial discoidin domain-containing receptor 1 Human genes 0.000 description 3
- 101710131668 Epithelial discoidin domain-containing receptor 1 Proteins 0.000 description 3
- 101150103244 ACT1 gene Proteins 0.000 description 2
- 101000908384 Bos taurus Dipeptidyl peptidase 4 Proteins 0.000 description 2
- 101100161918 Glycine max SAC1 gene Proteins 0.000 description 2
- HEFNNWSXXWATRW-UHFFFAOYSA-N Ibuprofen Chemical compound CC(C)CC1=CC=C(C(C)C(O)=O)C=C1 HEFNNWSXXWATRW-UHFFFAOYSA-N 0.000 description 2
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 2
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000007850 degeneration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101150092509 Actn gene Proteins 0.000 description 1
- 101100373025 Arabidopsis thaliana WDL1 gene Proteins 0.000 description 1
- 101100373026 Arabidopsis thaliana WDL2 gene Proteins 0.000 description 1
- 101710155855 C-C motif chemokine 4 Proteins 0.000 description 1
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 1
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 1
- 101710201629 Ribulose bisphosphate carboxylase/oxygenase activase 2, chloroplastic Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Abstract
Description
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示す第1の時間期間(tRCD(W))と、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示す第2の時間期間(tRCD(R))とを含み、前記第1の時間期間は前記第2の時間期間より小さな値を有し、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第1の時間期間(tRCD(W))だけ離れた瞬間以後に、前記書き込みコマンドを発行し、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として前記第2の時間期間(tRCD(R))だけ離れた瞬間以後に、前記読み出しコマンドを発行する。
前記第1の時間期間(tRCD(W))は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第1の時間期間(tRCD(W))の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを発行する瞬間よりも前に、前記書き込みコマンドを発行する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第1の制御信号を前記半導体記憶装置に送信する。
前記バンクは、複数のセンスアンプからなる少なくとも1つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含む。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記書き込みコマンドを発行してから前記制御装置から前記半導体記憶装置へデータを送信するまでの時間差を示す第3の時間期間(WL2)であって、前記JEDEC標準に準拠した書き込みレイテンシ(WL)よりも短い第3の時間期間(WL2)を含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
前記タイミングパラメータは、前記JEDEC標準に準拠した書き込みレイテンシ(WL)に等しい第4の時間期間(WL1)をさらに含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)又は前記第4の時間期間(WL1)だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
前記第3の時間期間(WL2)は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)の絶対値に等しい時間期間だけ先行する瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する。
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも2つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクのうちの1つからデータを読み出す。
前記タイミングパラメータは、あるバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第5の時間期間(tRC(R))をさらに含み、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクからデータを読み出すために前記第5の時間期間(tRC(R))より短い間隔で第1及び第2の活性化コマンドを発行するとき、前記第1の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む前記第2のコマンドを発行する。
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも1つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも2つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、互いに異なる2つのバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第6の時間期間(tRRD)と、任意の2つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して発行可能な最短時間を示す第7の時間期間(tCCD)と、4つの前記活性化コマンドを連続して発行可能な最短時間を示す第8の時間期間(tFAW)とを含み、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく設定され、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく設定され、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ発行し、
前記半導体記憶装置からデータを連続して読み出すとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ発行する。
前記半導体記憶装置は、第1の動作モード及び第2の動作モードを有し、
前記半導体記憶装置が前記第1の動作モードにあるとき、前記ワード線の上限電圧は第1の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)よりも短く、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍よりも長く、
前記半導体記憶装置が前記第2の動作モードにあるとき、前記ワード線の上限電圧は前記第1の電圧値よりも高い第2の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作させる第2の制御信号を前記半導体記憶装置に送信する。
前記複数のタイミングパラメータは、2つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第6の時間期間(tRRD)を含む。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記複数のバンクのうちの第1のバンクにデータを書き込むために前記制御装置から前記半導体記憶装置へデータを送信してから、前記複数のバンクのうちの第2のバンクからデータを読み出すために前記読み出しコマンドを発行可能になるまでの時間差を示す複数の第9の時間期間(tWTR)を含み、前記複数の第9の時間期間(tWTR)は、前記第1及び第2のバンクの異なる組み合わせに応じて異なる長さを有し、
前記制御回路は、前記第1のバンクにデータを書き込んだ直後に前記第2のバンクからデータを読み出すとき、前記半導体記憶装置へデータを送信してから、前記第1及び第2のバンクの組み合わせに対応する長さを有する前記第9の時間期間(tWTR)にわたって待機した後、前記読み出しコマンドを発行する。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された少なくとも1つのバンクとを備え、
前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを受信する瞬間を基準として予め決められた第1の時間期間(tRCD(W))の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを受信する瞬間よりも前に、前記書き込みコマンドを前記制御装置から受信可能に構成される。
前記半導体記憶装置は、前記複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含み、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第1の制御信号を前記制御装置から受信し、
前記第1の制御信号を受信したとき、前記書き込みコマンドに関連付けられた回路を活性化する。
前記半導体記憶装置は、
前記半導体記憶装置からデータを読み出すとき、前記カラム選択線に第1の電圧を印加する第1の電圧源と、
前記半導体記憶装置にデータを書き込むとき、前記カラム選択線に前記第1の電圧より高い第2の電圧を印加する第2の電圧源とを備える。
前記半導体記憶装置からデータを読み出すとき、前記第1の電圧源は第1の時間長にわたって前記カラム選択線に前記第1の電圧を印加し、
前記半導体記憶装置にデータを書き込むとき、前記第2の電圧源は前記第1の時間長よりも長い第2の時間長にわたって前記カラム選択線に前記第2の電圧を印加する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプを活性化する前に、前記カラム選択線を活性化する。
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプ及び前記ワード線を活性化する前に、前記カラム選択線を活性化する。
前記複数のセンスアンプのうちの各1つのセンスアンプは、少なくとも1つのNMOSトランジスタと、少なくとも1つのPMOSトランジスタとを含み、
前記センスアンプを非活性化するとき、前記ビット線の上限電圧に等しい電圧を前記NMOSトランジスタのソースに印加し、
前記センスアンプを活性化するとき、前記ビット線の下限電圧に等しい電圧を前記NMOSトランジスタのソースに印加する。
前記バンクは、複数のセンスアンプからなる少なくとも1つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含み、
前記制御回路は、
前記書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、
前記書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、
前記活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定する。
前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも2つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクのうちの1つからデータを読み出す。
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクからデータを読み出すために発行された第1及び第2の活性化コマンドであって、予め決められた第5の時間期間(tRC(R))より短い間隔で発行された第1及び第2の活性化コマンドを受信したとき、前記第1の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも2つのバンクのうちの第1のバンクからデータを読み出し、前記第2の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも2つのバンクのうちの第2のバンクからデータを読み出す。
前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも1つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも2つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された複数のバンクとを備え、
前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記半導体記憶装置は、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを有し、前記複数のタイミングパラメータは、互いに異なる2つのバンクに対する前記活性化コマンドを連続して受信可能な最短時間を示す第6の時間期間(tRRD)と、任意の2つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して受信可能な最短時間を示す第7の時間期間(tCCD)と、4つの前記活性化コマンドを連続して受信可能な最短時間を示す第8の時間期間(tFAW)とを含み、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置からデータを連続して読み出すとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ前記制御回路から受信可能に構成される。
前記半導体記憶装置は、前記第7の時間期間(tCCD)が前記第6の時間期間(tRRD)に等しくなるように、かつ、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しくなるように設定された電圧を前記ワード線に印加する第3の電圧源を備える。
前記半導体記憶装置は、第1の動作モード及び第2の動作モードを有し、
前記半導体記憶装置が前記第1の動作モードにあるとき、前記ワード線の上限電圧は第1の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)よりも短く、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍よりも長く、
前記半導体記憶装置が前記第2の動作モードにあるとき、前記ワード線の上限電圧は前記第1の電圧値よりも高い第2の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作させる第2の制御信号を前記制御装置から受信したとき、前記第2の制御信号に従って、前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作する。
前記複数のタイミングパラメータは、2つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第6の時間期間(tRRD)を含む。
第1〜第10のうちの1つの態様に係る制御装置と、
第15〜第25のうちの1つの態様に係る半導体記憶装置とを備える。
第11〜第13のうちの1つの態様に係る制御装置と、
第26〜第29のうちの1つの態様に係る半導体記憶装置とを備える。
第14の態様に係る制御装置と、
半導体記憶装置とを備える。
DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御方法は、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドを発行するステップと、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として第1の時間期間(tRCD(W))だけ離れた瞬間以後に、前記書き込みコマンドを発行するステップと、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として第2の時間期間(tRCD(R))だけ離れた瞬間以後に、前記読み出しコマンドを発行するステップとを含み、
前記第1の時間期間(tRCD(W))は、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示し、前記第2の時間期間(tRCD(R))は、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示し、前記第1の時間期間は前記第2の時間期間より小さな値を有する。
tCCD−ij:あるバンクBiに対するカラムコマンドCOLiを発行してから、次の任意のバンクBjに対するカラムコマンドCOLjを発行可能になるまでの時間期間の長さ。
tRRD−ij:あるバンクBiに対する活性化コマンドACTiを発行してから、異なるバンクBjに対する活性化コマンドACTjを発行可能になるまでの時間期間の長さ。
tRCD−i:あるバンクBiに対する活性化コマンドACTiを発行してから、同一バンクBiに対するカラムコマンドCOLiを発行可能になるまでの時間期間の長さ。
tRTPi:あるバンクBiに対する読み出しコマンドREADiを発行してから、同一バンクBiに対するプリチャージコマンドPREiを発行可能になるまでの時間期間の長さ。
tWR−i:あるバンクBiに対する書き込みコマンドWRITEiを発行してから、同一バンクBiに対するプリチャージコマンドPREiを発行可能になるまでの時間期間の長さ。
tRAS−i:あるバンクBiに対する活性化コマンドACTiを発行してから、同一バンクBiに対するプリチャージコマンドPREiを発行可能になるまでの時間期間の長さ。
tRP−i:あるバンクBiに対するプリチャージコマンドPREiを発行してから、同一バンクBiに対する活性化コマンドACTiを発行可能になるまでの時間期間の長さ。
tWTR−ij:あるバンクBiに対する書き込みデータを送信してから(すなわち、バーストデータの最後から)、次の任意のバンクBjに対する読み出しコマンドREADiを発行可能になるまでの時間期間の長さ。
tRCi:あるバンクBiに対する活性化コマンドACTiを発行してから、次の同一バンクに対する活性化コマンドACTiを発行可能になるまでの時間期間の長さ。
tFAW−ijkl:4つのバンクBi,Bj,Bk,Blに対してそれぞれ4つの活性化コマンドを連続して発行した後、もう1つのバンクBmに対して活性化コマンドを発行可能になるまでの時間期間の長さ。
CL:あるバンクBiに対する読み出しコマンドREADiを発行してから、読み出しデータQiの先頭が外部データバスに出力されるまでのクロックサイクル数(CASレイテンシ)。
CWL:あるバンクBiに対する書き込みコマンドWRITEiを発行してから、書き込みデータDiの先頭がメモリに到達するまでのクロックサイクル数(CAS書き込みレイテンシ)。
BL:1つの書き込みコマンド又は読み出しコマンドを発行した後にメモリに対して連続して書き込む又は読み出すデータ単位の個数(バースト長)。
tCCD=4tCK
tRRD=6tCK
tRCD=7tCK
tRTP=4tCK
tWR=8tCK
tRP=7tCK
tRAS=20tCK
tWTR=4tCK
tFAW=27tCK
BL=8
CL=7tCK
CWL=6tCK
図1は、実施形態1に係るメモリシステムを含む処理装置を示すブロック図である。図1の処理装置は、プロセッサ1、プロセッサバス2、メモリコントローラ3、メモリバス4、及びメモリ5を備える。
実施形態2では、実施形態1に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態3でもまた、実施形態1に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態4でもまた、実施形態1に係るメモリシステムに比べて、書き込み動作をさらに高速化するための構成について説明する。
実施形態5では、実施形態1とは異なる方法で書き込み動作をさらに高速化するための構成について説明する。
実施形態6では、読み出し動作を高速化することが可能なメモリシステムについて説明する。
図33は、実施形態7に係るメモリシステムのメモリコントローラ3Cの構成を示すブロック図である。図33のメモリコントローラ3Cは、図2のメモリコントローラ3の制御回路11及びタイミングレジスタ13に代えて、制御回路11C及びタイミングレジスタ13Cを備える。タイミングレジスタ13Cは、メモリ5の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間tRRD、tCCD、及びtFAWを含む。時間期間tRRDは、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる2つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。時間期間tCCDは、あるバンクに対する書き込みコマンド又は読み出しコマンドを発行してから、次の任意のバンクに対する書き込みコマンド又は読み出しコマンドを発行可能になるまでの時間期間の長さ、すなわち、任意の2つのバンクに対する書き込みコマンド又は読み出しコマンドを連続して発行可能な最短時間を示す。時間期間tFAWは、4つのバンクに対してそれぞれ4つの活性化コマンドを連続して発行した後、もう1つのバンクに対して活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、4つの活性化コマンドを連続して発行可能な最短時間を示す。時間期間tCCDは時間期間tRRDに等しく設定され、時間期間tFAWは時間期間の4倍に等しく設定される。制御回路11Cは、時間期間tRCD、tCCD、及びtFAWに基づいてメモリ5を制御する。
図38は、実施形態8に係るメモリシステムのVPP発生回路100の構成を示すブロック図である。VPP発生回路100は、論理和演算(OR)回路101、論理積演算(AND)回路102、VPP発生回路部分103,104を備える。異なる出力電圧及び/又は異なる出力電流を発生するために、VPP発生回路100は、複数のVPP発生回路部分103,104を備える。VPP発生回路部分103,104のそれぞれは、図35のVPP発生回路91と同様に構成される。ただし、VPP発生回路部分103,104は、互いに異なる容量のキャパシタを備える。
図39は、実施形態9に係るメモリシステムのメモリコントローラ3Dの構成を示すブロック図である。図39のメモリコントローラ3Dは、図33のメモリコントローラ3Cの制御回路11C及びタイミングレジスタ13Cに代えて、制御回路11D及びタイミングレジスタ13Dを備える。タイミングレジスタ13Dは、メモリ5Dの動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、時間期間tRRD1、tRRD2、tCCD、及びtFAWを含む。時間期間tRRD1、tRRD2は、あるバンクに対する活性化コマンドを発行してから、異なるバンクに対する活性化コマンドを発行可能になるまでの時間期間の長さ、すなわち、互いに異なる2つのバンクに対する活性化コマンドを連続して発行可能な最短時間を示す。図39の実施形態において、複数の時間期間tRRD1、tRRD2は、2つのバンクの異なる組み合わせに応じて異なる長さを有することを特徴とする。他の時間期間tCCD及びtFAWは、実施形態7の場合と同様である。
図44は、実施形態10に係るメモリシステムのメモリコントローラ3Eの構成を示すブロック図である。図44のメモリコントローラ3Eは、図1のメモリコントローラ3の制御回路11及びタイミングレジスタ13に代えて、制御回路11E及びタイミングレジスタ13Eを備える。タイミングレジスタ13Eは、メモリ5の動作に関連する複数のタイミングパラメータを格納する。これらのタイミングパラメータは、複数の時間期間tWRT1,tWRT2,…を含む。複数の時間期間tWTR1,tWTR,…は、複数のバンクのうちの第1のバンクにデータを書き込むためにメモリコントローラ3からメモリ5へデータを送信してから、複数のバンクのうちの第2のバンクからデータを読み出すために読み出しコマンドを発行可能になるまでの時間差を示す。複数の時間期間tWTR1,tWTR,…は、第1及び第2のバンクの異なる組み合わせに応じて異なる長さを有する。制御回路11Eは、第1のバンクにデータを書き込んだ直後に第2のバンクからデータを読み出すとき、メモリ5へデータを送信してから、第1及び第2のバンクの組み合わせに対応する長さを有する時間期間tWTR1,tWTR2,…にわたって待機した後、読み出しコマンドを発行する。
2…プロセッサバス、
3,3A〜3E…メモリコントローラ、
4…メモリバス、
5,5D…メモリ、
11,11A〜11E…制御回路、
12…PHYインターフェース、
13,13A〜13E…タイミングレジスタ、
21…SDRAMインターフェース、
22,22D…チップ制御回路、
23−1〜23−4…メモリアレイ、
24−1〜24−4…ロウデコーダ、
25−1〜25−4…カラムデコーダ、
26−1〜26−4…入出力(IO)制御回路、
27−1,27−2…電源回路、
31−1〜31−4…バンク制御回路、
32…論理和演算(OR)回路、
33…活性化制御回路、
34…コマンドデコーダ、
35…バンクアドレス制御回路、
36…カラムアドレス制御回路、
37…ロウアドレス制御回路、
41…ロウアドレス制御回路、
42…カラムアドレス制御回路、
43…論理和演算(OR)回路、
44…論理積演算(AND)回路、
51…サブアレイ、
52…センスアンプ列、
61−0〜61−2…個別デコーダ、
62−0〜62−2…CSLドライバ、
71…VCSLR発生回路、
72…VCSLW発生回路、
81−0〜81−2…個別デコーダ、
82−0〜82−2…WDLドライバ、
91,91−1,91−2…VPP発生回路、
92−1,92−2VARY発生回路、
100…VPP発生回路、
101…論理和演算(OR)回路、
102…論理積演算(AND)回路、
103,104…VPP発生回路部分、
B1〜B4…バンク、
BTL,BTL00〜BTL13…ビット線、
C,C00〜C13…メモリセル、
Ca1〜Ca4…昇圧キャパシタ、
CSL,CSL0,CSL1,CSL2…カラム選択線、
CS…セルキャパシタ、
CT…セルトランジスタ、
DB,DB1,DB2…内部データバス、
GIOB…GIOバス、
IOSW…入出力(IO)スイッチ、
IOT…入出力(IO)トランジスタ、
LIOB、LIOB_1〜LIOB_3…LIOバス、
RBTL…寄生抵抗、
SA00〜SA13…センスアンプ、
SANT…NMOSトランジスタ、
SAPT…PMOSトランジスタ、
SASW…サブアレイ選択スイッチ、
SN…蓄積ノード、
SW1〜SW19,SWW,SWR…スイッチ、
T1〜T14…トランジスタ、
WDL,WDL0…ワード線。
Claims (33)
- DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示す第1の時間期間(tRCD(W))と、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示す第2の時間期間(tRCD(R))とを含み、前記第1の時間期間は前記第2の時間期間より小さな値を有し、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第1の時間期間(tRCD(W))だけ離れた瞬間以後に、前記書き込みコマンドを発行し、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として前記第2の時間期間(tRCD(R))だけ離れた瞬間以後に、前記読み出しコマンドを発行する、
制御装置。 - 前記第1の時間期間(tRCD(W))は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として前記第1の時間期間(tRCD(W))の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを発行する瞬間よりも前に、前記書き込みコマンドを発行する、
請求項1記載の制御装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第1の制御信号を前記半導体記憶装置に送信する、
請求項2記載の制御装置。 - 前記バンクは、複数のセンスアンプからなる少なくとも1つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含む、
請求項1〜3のうちの1つに記載の制御装置。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記書き込みコマンドを発行してから前記制御装置から前記半導体記憶装置へデータを送信するまでの時間差を示す第3の時間期間(WL2)であって、前記JEDEC標準に準拠した書き込みレイテンシ(WL)よりも短い第3の時間期間(WL2)を含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する、
制御装置。 - 前記タイミングパラメータは、前記JEDEC標準に準拠した書き込みレイテンシ(WL)に等しい第4の時間期間(WL1)をさらに含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)又は前記第4の時間期間(WL1)だけ離れた瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する、
請求項5記載の制御装置。 - 前記第3の時間期間(WL2)は負の値を有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを発行する瞬間を基準として前記第3の時間期間(WL2)の絶対値に等しい時間期間だけ先行する瞬間に、前記制御装置から前記半導体記憶装置へデータを送信開始する、
請求項5又は6記載の制御装置。 - 前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも2つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクのうちの1つからデータを読み出す、
請求項1〜7のうちの1つに記載の制御装置。 - 前記タイミングパラメータは、あるバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第5の時間期間(tRC(R))をさらに含み、
前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクからデータを読み出すために前記第5の時間期間(tRC(R))より短い間隔で第1及び第2の活性化コマンドを発行するとき、前記第1の活性化コマンドに含まれるバンクアドレスとは異なるバンクアドレスを含む前記第2のコマンドを発行する、
請求項8記載の制御装置。 - 前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも1つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも2つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む、
請求項8又は9記載の制御装置。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、互いに異なる2つのバンクに対する前記活性化コマンドを連続して発行可能な最短時間を示す第6の時間期間(tRRD)と、任意の2つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して発行可能な最短時間を示す第7の時間期間(tCCD)と、4つの前記活性化コマンドを連続して発行可能な最短時間を示す第8の時間期間(tFAW)とを含み、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく設定され、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく設定され、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ発行し、
前記半導体記憶装置からデータを連続して読み出すとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ発行する、
制御装置。 - 前記半導体記憶装置は、第1の動作モード及び第2の動作モードを有し、
前記半導体記憶装置が前記第1の動作モードにあるとき、前記ワード線の上限電圧は第1の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)よりも短く、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍よりも長く、
前記半導体記憶装置が前記第2の動作モードにあるとき、前記ワード線の上限電圧は前記第1の電圧値よりも高い第2の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作させる第2の制御信号を前記半導体記憶装置に送信する、
請求項11記載の制御装置。 - 前記複数のタイミングパラメータは、2つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第6の時間期間(tRRD)を含む、
請求項11又は12記載の制御装置。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された複数のバンクを備え、前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御装置は、前記半導体記憶装置に接続される通信回路と、複数のコマンドを発行して前記通信回路を介して前記半導体記憶装置に送信することにより前記半導体記憶装置を制御する制御回路と、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを格納するタイミングレジスタとを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記複数のタイミングパラメータは、前記複数のバンクのうちの第1のバンクにデータを書き込むために前記制御装置から前記半導体記憶装置へデータを送信してから、前記複数のバンクのうちの第2のバンクからデータを読み出すために前記読み出しコマンドを発行可能になるまでの時間差を示す複数の第9の時間期間(tWTR)を含み、前記複数の第9の時間期間(tWTR)は、前記第1及び第2のバンクの異なる組み合わせに応じて異なる長さを有し、
前記制御回路は、前記第1のバンクにデータを書き込んだ直後に前記第2のバンクからデータを読み出すとき、前記半導体記憶装置へデータを送信してから、前記第1及び第2のバンクの組み合わせに対応する長さを有する前記第9の時間期間(tWTR)にわたって待機した後、前記読み出しコマンドを発行する、
制御装置。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された少なくとも1つのバンクとを備え、
前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを受信する瞬間を基準として予め決められた第1の時間期間(tRCD(W))の絶対値に等しい時間期間だけ先行する瞬間以後に、かつ、前記活性化コマンドを受信する瞬間よりも前に、前記書き込みコマンドを前記制御装置から受信可能に構成される、
半導体記憶装置。 - 前記半導体記憶装置は、前記複数のコマンドのうちの少なくとも一部にそれぞれ関連付けられた複数の回路を含み、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドの前に前記書き込みコマンドを発行することを通知する第1の制御信号を前記制御装置から受信し、
前記第1の制御信号を受信したとき、前記書き込みコマンドに関連付けられた回路を活性化する、
請求項15記載の半導体記憶装置。 - 前記半導体記憶装置は、
前記半導体記憶装置からデータを読み出すとき、前記カラム選択線に第1の電圧を印加する第1の電圧源と、
前記半導体記憶装置にデータを書き込むとき、前記カラム選択線に前記第1の電圧より高い第2の電圧を印加する第2の電圧源とを備える、
請求項15又は16記載の半導体記憶装置。 - 前記半導体記憶装置からデータを読み出すとき、前記第1の電圧源は第1の時間長にわたって前記カラム選択線に前記第1の電圧を印加し、
前記半導体記憶装置にデータを書き込むとき、前記第2の電圧源は前記第1の時間長よりも長い第2の時間長にわたって前記カラム選択線に前記第2の電圧を印加する、
請求項17記載の半導体記憶装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプを活性化する前に、前記カラム選択線を活性化する、
請求項15〜18のうちの1つに記載の半導体記憶装置。 - 前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記書き込みコマンドを受信した後、かつ、前記センスアンプ及び前記ワード線を活性化する前に、前記カラム選択線を活性化する、
請求項19記載の半導体記憶装置。 - 前記複数のセンスアンプのうちの各1つのセンスアンプは、少なくとも1つのNMOSトランジスタと、少なくとも1つのPMOSトランジスタとを含み、
前記センスアンプを非活性化するとき、前記ビット線の上限電圧に等しい電圧を前記NMOSトランジスタのソースに印加し、
前記センスアンプを活性化するとき、前記ビット線の下限電圧に等しい電圧を前記NMOSトランジスタのソースに印加する、
請求項19又は20記載の半導体記憶装置。 - 前記バンクは、複数のセンスアンプからなる少なくとも1つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、
前記書き込みコマンドは、データを書き込む記憶セルを含むサブアレイのロウアドレスの一部を含み、
前記制御回路は、
前記書き込みコマンドのロウアドレスによって指定されるサブアレイを活性化し、
前記書き込みコマンドのカラムアドレスによって指定されるカラム選択線を活性化し、
前記活性化されたカラム選択線に対応するビット線の電圧を上限電圧に設定する、
請求項15〜21のうちの1つに記載の半導体記憶装置。 - 前記半導体記憶装置は複数のバンクを備え、
前記制御回路は、
前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの少なくとも2つのバンクに同じデータを書き込み、
前記半導体記憶装置からデータを読み出すとき、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクのうちの1つからデータを読み出す、
請求項15〜22のうちの1つに記載の半導体記憶装置。 - 前記制御回路は、前記複数のバンクのうちの前記同じデータが書き込まれた少なくとも2つのバンクからデータを読み出すために発行された第1及び第2の活性化コマンドであって、予め決められた第5の時間期間(tRC(R))より短い間隔で発行された第1及び第2の活性化コマンドを受信したとき、前記第1の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも2つのバンクのうちの第1のバンクからデータを読み出し、前記第2の活性化コマンドに応じて、前記同じデータが書き込まれた少なくとも2つのバンクのうちの第2のバンクからデータを読み出す、
請求項23記載の半導体記憶装置。 - 前記複数のバンクは、複数のビットを含むバンクアドレスを有し、
前記制御回路は、前記半導体記憶装置にデータを書き込むとき、前記複数のバンクのうちの、少なくとも1つの同じビット値を含むバンクアドレスをそれぞれ有する少なくとも2つのバンクにおいて、同じロウアドレスの記憶セルに前記同じデータを書き込む、
請求項23又は24記載の半導体記憶装置。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスに接続された複数のバンクとを備え、
前記複数のバンクのうちの各1つのバンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記半導体記憶装置は、外部バスを介して制御装置に接続される通信回路と、前記通信回路を介して前記制御装置から複数のコマンドを受信して前記半導体記憶装置の動作を制御する制御回路とを備え、
前記複数のコマンドは、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドとを含み、
前記半導体記憶装置は、前記半導体記憶装置の動作に関連する複数のタイミングパラメータを有し、前記複数のタイミングパラメータは、互いに異なる2つのバンクに対する前記活性化コマンドを連続して受信可能な最短時間を示す第6の時間期間(tRRD)と、任意の2つのバンクに対する前記書き込みコマンド又は前記読み出しコマンドを連続して受信可能な最短時間を示す第7の時間期間(tCCD)と、4つの前記活性化コマンドを連続して受信可能な最短時間を示す第8の時間期間(tFAW)とを含み、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、
前記半導体記憶装置にデータを連続して書き込むとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記書き込みコマンドをそれぞれ前記制御回路から受信可能に構成され、
前記半導体記憶装置からデータを連続して読み出すとき、前記第6の時間期間(tRRD)に等しい周期で、前記活性化コマンド及び前記読み出しコマンドをそれぞれ前記制御回路から受信可能に構成される、
半導体記憶装置。 - 前記半導体記憶装置は、前記第7の時間期間(tCCD)が前記第6の時間期間(tRRD)に等しくなるように、かつ、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しくなるように設定された電圧を前記ワード線に印加する第3の電圧源を備える、
請求項26記載の半導体記憶装置。 - 前記半導体記憶装置は、第1の動作モード及び第2の動作モードを有し、
前記半導体記憶装置が前記第1の動作モードにあるとき、前記ワード線の上限電圧は第1の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)よりも短く、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍よりも長く、
前記半導体記憶装置が前記第2の動作モードにあるとき、前記ワード線の上限電圧は前記第1の電圧値よりも高い第2の電圧値を有し、前記第7の時間期間(tCCD)は前記第6の時間期間(tRRD)に等しく、前記第8の時間期間(tFAW)は前記第6の時間期間(tRRD)の4倍に等しく、
前記制御回路は、前記半導体記憶装置を前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作させる第2の制御信号を前記制御装置から受信したとき、前記第2の制御信号に従って、前記第1の動作モード及び前記第2の動作モードの一方で選択的に動作する、
請求項26又は27記載の半導体記憶装置。 - 前記複数のタイミングパラメータは、2つのバンクの異なる組み合わせに応じて異なる長さを有する複数の第6の時間期間(tRRD)を含む、
請求項26〜28のうちの1つに記載の半導体記憶装置。 - 請求項1〜10のうちの1つに記載の制御装置と、
請求項15〜25のうちの1つに記載の半導体記憶装置とを備える、
半導体記憶システム。 - 請求項11〜13のうちの1つに記載の制御装置と、
請求項26〜29のうちの1つに記載の半導体記憶装置とを備える、
半導体記憶システム。 - 請求項14記載の制御装置と、
半導体記憶装置とを備える、
半導体記憶システム。 - DDRx−SDRAM又はLPDDRx−SDRAMのJEDEC(Joint Electron Device Engineering Council)標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、少なくとも1つの内部データバスに接続された少なくとも1つのバンクを備え、前記バンクは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルと、前記複数のビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続された複数のカラム選択線とを備えるメモリアレイを備え、
前記制御方法は、
あるバンクアドレス及びあるロウアドレスを有する記憶セルに接続されたワード線と、前記ビット線を介して前記記憶セルに接続されたセンスアンプとを活性化する活性化コマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルへのデータの書き込みを指示する書き込みコマンドを発行するステップと、
あるバンクアドレス及びあるカラムアドレスを有する記憶セルからのデータの読み出しを指示する読み出しコマンドを発行するステップと、
前記半導体記憶装置にデータを書き込むとき、前記活性化コマンドを発行する瞬間を基準として第1の時間期間(tRCD(W))だけ離れた瞬間以後に、前記書き込みコマンドを発行するステップと、
前記半導体記憶装置からデータを読み出すとき、前記活性化コマンドを発行する瞬間を基準として第2の時間期間(tRCD(R))だけ離れた瞬間以後に、前記読み出しコマンドを発行するステップとを含み、
前記第1の時間期間(tRCD(W))は、前記活性化コマンドを発行してから前記書き込みコマンドを発行可能になるまで時間差を示し、前記第2の時間期間(tRCD(R))は、前記活性化コマンドを発行してから前記読み出しコマンドを発行可能になるまで時間差を示し、前記第1の時間期間は前記第2の時間期間より小さな値を有する、
制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2017/019066 WO2018216081A1 (ja) | 2017-05-22 | 2017-05-22 | 半導体記憶システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018216081A1 true JPWO2018216081A1 (ja) | 2020-03-26 |
JP7130634B2 JP7130634B2 (ja) | 2022-09-05 |
Family
ID=64396320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019519824A Active JP7130634B2 (ja) | 2017-05-22 | 2017-05-22 | 半導体記憶システム |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP7130634B2 (ja) |
WO (1) | WO2018216081A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20240126476A1 (en) * | 2022-10-13 | 2024-04-18 | Micron Technology, Inc. | Activate information on preceding command |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009526323A (ja) * | 2006-02-09 | 2009-07-16 | メタラム インコーポレイテッド | メモリ回路システム及び方法 |
WO2010117535A2 (en) * | 2009-03-30 | 2010-10-14 | Rambus Inc. | Memory system, controller and device that supports a merged memory command protocol |
JP2011257892A (ja) * | 2010-06-08 | 2011-12-22 | Sony Corp | 情報処理装置、メモリ制御装置、メモリアクセス方法およびプログラム |
WO2014183287A1 (en) * | 2013-05-16 | 2014-11-20 | Advanced Micro Devices, Inc. | Memory system with region-specific memory access scheduling |
WO2016185879A1 (ja) * | 2015-05-20 | 2016-11-24 | ソニー株式会社 | メモリ制御回路およびメモリ制御方法 |
-
2017
- 2017-05-22 JP JP2019519824A patent/JP7130634B2/ja active Active
- 2017-05-22 WO PCT/JP2017/019066 patent/WO2018216081A1/ja active Application Filing
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009526323A (ja) * | 2006-02-09 | 2009-07-16 | メタラム インコーポレイテッド | メモリ回路システム及び方法 |
WO2010117535A2 (en) * | 2009-03-30 | 2010-10-14 | Rambus Inc. | Memory system, controller and device that supports a merged memory command protocol |
US20120011331A1 (en) * | 2009-03-30 | 2012-01-12 | Rambus Inc. | Memory system, controller and device that supports a merged memory command protocol |
JP2012522311A (ja) * | 2009-03-30 | 2012-09-20 | ラムバス・インコーポレーテッド | マージドメモリコマンドプロトコルをサポートするメモリシステム、コントローラ、およびデバイス |
JP2011257892A (ja) * | 2010-06-08 | 2011-12-22 | Sony Corp | 情報処理装置、メモリ制御装置、メモリアクセス方法およびプログラム |
WO2014183287A1 (en) * | 2013-05-16 | 2014-11-20 | Advanced Micro Devices, Inc. | Memory system with region-specific memory access scheduling |
US20160124873A1 (en) * | 2013-05-16 | 2016-05-05 | Advanced Micro Devices, Inc. | Memory system with region-specific memory access scheduling |
JP2016520226A (ja) * | 2013-05-16 | 2016-07-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | 領域特有のメモリアクセススケジューリングを有するメモリシステム |
WO2016185879A1 (ja) * | 2015-05-20 | 2016-11-24 | ソニー株式会社 | メモリ制御回路およびメモリ制御方法 |
JP2016218721A (ja) * | 2015-05-20 | 2016-12-22 | ソニー株式会社 | メモリ制御回路およびメモリ制御方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2018216081A1 (ja) | 2018-11-29 |
JP7130634B2 (ja) | 2022-09-05 |
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