JP4936489B2 - 半導体装置 - Google Patents

Description

本発明は、メモリアクセスが可能なメモリ制御装置、メモリ制御装置と中央処理装置とで構成されるデータ処理装置、及び、データ処理装置とメモリとにより構成されるデータ処理システム、更には、前記が単一の半導体パッケージ内に形成された半導体装置に適用して有効な技術に関する。

中央処理装置（ＣＰＵ）を有するデータ処理装置がアクセスするメモリとして、主記憶とキャッシュメモリとがある。主記憶は、中央処理装置で実行されるプログラム或いは処理されるべきデータを格納する。半導体装置に形成された主記憶の代表的な例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリやＦＬＡＳＨメモリ等の不揮発性メモリなど、大容量のメモリ装置が知られている。一方、キャッシュメモリとしては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの比較的小容量のメモリがある。キャッシュメモリは、高速で動作する中央処理装置と中央処理装置に比べて低速で動作する主記憶との間に設けられ、両者間での速度の違いを吸収する目的で設けられる。

従来、中央処理装置、キャッシュメモリ及び主記憶等で構成されるデータ処理システムを高速で動作させるため、主記憶のＤＲＡＭのセンスアンプをキャッシュメモリ的に利用するとした技術が存在する。ＤＲＡＭのセンスアンプをキャッシュメモリ的に利用する方法について説明する。データ処理装置は、初めに、ＤＲＡＭに対しカラムアドレスを出力する。ＤＲＡＭでは、ロウアドレスによってワード線が選択され、このワード線上の一行分のデータがセンスアンプに転送され保持される。次に、データ処理装置は、ＤＲＡＭに対してカラムアドレスを出力する。カラムアドレスによって所定のカラムスイッチが選択され、センスアンプで保持されているデータが読み出される。上述のデータの読み出しが終了した後、センスアンプは上記ワード線一行分のデータの保持を続ける。その後、データ処理装置がＤＲＡＭに対してアクセスを行う際、そのアクセスにおけるロウアドレスが前回アクセスのロウアドレスと同一であれば、データ処理装置はカラムアドレスのみを出力する。通常、ワード線の選択動作には比較的長い時間を必要とするが、センスアンプにデータを保持しておけば、同一ワード線上のアクセス、つまり、同一ページ内へのアクセスが生じた場合、データを短時間で読み出すことが可能である。

特開平６−１３１８６７号公報 特開平７−７８１０６号公報 特開２０００−２１１６号公報

しかし、上記の技術には問題が存在する。つまり、センスアンプが保持しているデータに対応するワード線とは異なるワード線からデータを読み出す場合、つまりセンスアンプをキャッシュと利用した場合にキャッシュミスが生じた場合、現在選択されているワード線を非選択としてデータ線をプリチャージした後に、新しいワード線を選択する必要がある。故に、アクセスの際にプリチャージを行う必要があり、通常にデータを読み出すよりもデータの読み出しに時間が必要となり、かえって読み出しが遅くなる場合が生じる。

上述の問題を解決するための幾つかの技術がとして、特開平６−１３１８６７、特開平７−７８１０６及び特開平２０００−２１１６がある。

特開平６−１３１８６７では、ＤＲＡＭのセンスアンプをキャッシュとして利用する際、キャッシュミスが起きた場合でも読み出し及び書き込みを高速化する技術が開示されている。具体的には、ＤＲＡＭのデータ線を、メモリセルとプリアンプとが接続されたデータ線と、キャッシュメモリとして用いるメインアンプが接続されたグローバルデータ線とに分割したＤＲＡＭの構成が示されている。更に、メモリセルとプリアンプとが接続されたデータ線をグローバルビット線とは独立にショートする手段を設ける構成についても示されている。この構成により、グローバルデータ線に接続されたメインアンプで１ページ分のデータを保持している状態であっても、メモリセルとプリアンプとが接続されたデータ線をプリチャージすることが可能となり、別のページつまり別のワード線のデータを読み出す準備を行うことが可能となる。

また、特開平７−７８１０６では、ＤＲＡＭの複数バンク毎のセンスアンプをキャッシュとして利用する際、バンク間の交互のアクセスが発生した場合でも読み出し及び書き込みを高速化する技術が開示されている。具体的には、ＤＲＡＭ制御回路内に、それぞれのバンクに対応したロウアドレス記憶手段を有するデータ処理システムの構成が示されている。この構成により、メモリへのアクセスが、以前に行われたアクセスと同一のロウアドレスに対するものか否か、つまり、同一のページに対するアクセスか否かの判定をバンク毎に行うことが可能となり、特にブロック転送等の処理を高速に行うことが可能となる。

更に、特開平２０００−２１１６では、マルチバンクＤＲＡＭのバンク毎のセンスアンプをキャッシュメモリとして利用する技術が開示されている。このようなセンスアンプキャッシュのヒット率を向上させるため、メモリバンクをアクセスした後に所定のオフセットを加算した次のアドレスを先行発行して、先行アドレスのデータを先読みさせる手段が示されている。

ところで、本願発明者は、中央処理装置が実行するプログラム或いはデータを主記憶から読み出す際、主記憶へのアクセスには幾つかの偏りが存在することを見出した。例えば、主記憶への同一ページ（同一ワード線）内へのアクセスが頻繁に行われる場合、或いは、異なるページへのアクセスが頻繁に行われる場合、或いは、同一ページ内へのアクセスと異なるページへのアクセスとがほぼ同じ割合で行われる場合といった偏りである。これらのアクセスの偏りが発生する理由は、プログラムの性質に依存するところが大きい。本願発明者は、上述の従来技術では前記アクセスの偏りに充分に対応することが出来ず、その偏りに起因して主記憶からのデータの読み出し或いはデータの書き込みに時間がかかるといった問題点が解決出来ないことを見出した。

本発明の目的は、ＤＲＡＭ等の主記憶のセンスアンプをキャッシュメモリとして用いるデータ処理装置、及び、主記憶とデータ処理装置とで構成されたデータ処理システムにおいて、主記憶に対するアクセス速度を高速化し、データ処理システム全体の高速化を可能とすることである。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願発明の代表的な手段を示せば、以下の通りである。

現在のメモリ装置へのアクセスが以前のアクセスと同一ページか、あるいは、異なるページかを判断し、メモリ装置の制御モードの切り替えを行なう手段を有することである。

つまり、ページモードを有するメモリ制御装置であって、前記ページモードにおいて異なるページアクセスが発生した場合にページモードが解除されるメモリ制御装置である。更に、前記ページモードにおいて、同一のページにアクセスする場合にはロウアドレスの出力が省略されるメモリ制御装置である。また、前記ページモードが解除された場合には、アクセスにおいてカラムアドレスが出力された後にプリチャージ制御を行う動作モードとなる。

また、前記プリチャージ制御とは、前記カラムアドレスを出力した後の所定期間が経過した後にＲＡＳ信号がＨｉｇｈとされることである。他方では、前記プリチャージ制御とは、前記カラムアドレスを出力した後の所定期間が経過した後にプリチャージコマンドが出力されることである。更に前記ページモードの解除を行うか行わないかを設定するためのレジスタを有する構成も可能である。ここで、前記ページモードとは、ページ・オン・モード、或いは、ＲＡＳダウンモードと称される場合がある。

又、別の代表的な手段は、ページモードを有するメモリ制御装置であって、前記ページモードにおいて、異なるページアクセスが連続して発生した場合、ページモードが解除されるメモリ制御装置である。更に、前記ページモードにおいて、異なるページにアクセスする場合にはプリチャージ制御を行った後にロウアドレスが出力され、同一ページにアクセスする場合にはロウアドレスの出力が省略される。また、前記プリチャージ制御とは、ＲＡＳ信号がＨｉｇｈとして出力されることである。他方では、前記プリチャージ制御とは、プリチャージコマンドが出力されることであり、前記プリチャージコマンドの出力の後、所定期間経過した後に前記ロウアドレスが出力されることである。また、前記ページモードが解除された場合には、アクセスにおいてカラムアドレスが出力されてから所定期間が経過した後にＲＡＳ信号がＨｉｇｈとされる動作モードとなる。他方では、前記ページモードが解除された場合には、アクセスにおいてカラムアドレスが出力されてから所定期間が経過した後にプリチャージコマンドが出力される動作モードとなる。更に、前記解除を行うか行わないかを設定するためのレジスタを有することも可能である。

又、別の代表的な手段は、第１のモードと第２のモードとを有するメモリ制御装置であって、前記第１のモードにおいて、第１のページへのアクセスが発生した後に、前記第１のページとは異なる第２のページへのアクセスが発生した場合に、前記第１のモードから前記第２のモードへと切り替えられるメモリ制御装置である。更に、前記第２のモードにおいて、第３のページへのアクセスが発生した後に、前記第３のページへのアクセスが発生した場合に、前記第２のモードから前記第１のモードへと切り替えられる。また、前記第１のモードとは、連続して同一のページにアクセスするためのモードであり、前記第２のモードとは、連続して異なるページにアクセスするためのモードである。また、前記第１のモードおいて同一ページに所定の回数アクセスするために必要な時間は、前記第２のモードにおいて同一ページに前記所定の回数アクセスするために必要な時間よりも短いことを特徴とする。

更に、別の手段として、第１のモードと第２のモードとを有するメモリ制御装置であって、前記第１のモードは、ロウアドレスの出力を省略してカラムアドレスを出力するメモリアクセスを有し、前記第２のモードは、ロウアドレスとカラムアドレスとを出力した後にプリチャージ制御を行うメモリアクセスを有し、前記第１のモードにおいて、プリチャージ制御を行った後にロウアドレスとカラムアドレスとを出力するメモリアクセスを行う場合に、前記第１のモードへとモードが切り替えられることを特徴とするメモリ制御装置がある。ここで、前記第２のモードにおいて、同一のロウアクセスに対するメモリアクセスが発生した場合、前記第１のモードへとモードが切り替えられることを特徴とする。また、前記第１のモードと前記第２のモードとの切り替えを行うか行わないかを設定するためのレジスタを有することもかのうである。ここで、前記第２のモードの前記プリチャージ制御は、前記カラムアドレスを出力してから規格で定められた期間が経過した後にＲＡＳ信号をＨｉｇｈレベルで出力することである。他方では、前記第２のモードの前記プリチャージ制御は、前記カラムアドレスを出力してから規格で定められた期間が経過した後にプリチャージコマンドを出力することである。

更に、別の手段としては、アドレスを出力する中央処理装置と、前記アドレスが供給され、第１のモードと第２のモードとで動作するメモリ制御装置と、前記メモリ装置によって制御されるメモリ装置とを有し、前記第１のモードにおいて、前記メモリ装置の第１のページへのアクセスが発生した後に、前記第１のページとは異なる前記メモリ装置の第２のページへのアクセスが発生した場合に、前記第１のモードから前記第２のモードへと切り替えられるデータ処理システムでもよい。ここで、前記データ処理システムは、前記第１のモードと前記第２のモードとを切り替えて動作するか或いは切り替えずに動作するかを設定する記憶回路を有している。更に、中央処理装置は、前記記憶回路の設定を変更することが可能である。更に、前記中央処理装置と前記メモリ制御装置とは、同一の半導体チップ上に形成されている。或いは、前記中央処理装置と前記メモリ制御装置と前記メモリ装置とは、単一の半導体パッケージ内に形成されている構成でもよい。

また、別な手段としては、メモリ装置に対し、ロウアドレスを省略してカラムアドレスを出力する第１のアクセスと、前記メモリ装置のプリチャージを行った後にロウアドレスとカラムアドレスとを出力する第２のアクセスと、前記メモリ装置にロウアドレスとカラムアドレスとを出力した後に前記メモリ装置のプリチャージを行う第３のアクセスとを有し、前記第１のアクセスの後に前記第２のアクセスを行い、前記第２のアクセスの後に前記第３のアクセスを行うメモリ制御装置でもよい。ここで、前記第１のアクセスを行った後、前記第２のアクセスを複数回行った後に前記第３のアクセスを行うものでもよい。

更に、別の形態として、アドレスが入力される入力ノードと、前記入力ノードに入力されたアドレスを記憶する第１の記憶回路と、前記第１の記憶回路に記憶されたアドレスと前記入力ノードに入力された情報とを比較する第１の比較回路と、前記第１の比較回路の出力と第２の記憶回路の情報とを比較する第２の比較回路と、前記第２の比較回路の出力に基づき、第１の状態或いは第２の状態が設定される第１の回路とを有するメモリ制御回路であってもよい。ここで、前記第１の比較回路は、前記第１の記憶回路に記憶されたアドレスと前記入力ノードに入力された情報とが不一致と判定された回数を出力し、前記第２の比較回路は、前記第１の比較回路が出力する前記回数と前記第２の記憶回路の情報とを比較する。更に、前記第１の回路により前記第１の状態が設定された場合は前記入力ノードに入力されたアドレスの第１の部分と第２の部分とを出力し、前記第１の回路により前記第２の状態が設定された場合は前記入力ノードに入力されたアドレスの第１の部分を出力する第２の回路と、前記第２の回路の出力をメモリ装置に出力する出力ノードとを有してもよい。また、前記第１の記憶回路は、前記入力ノードに入力されたアドレスの内の一部を記憶し、前記第１の比較回路は、前記第１の記憶回路が記憶している前記アドレスの内の一部と前記入力ノードに入力されたアドレスの一部とを比較することも可能である。ここで、前記第１の比較回路が行う比較とは、前記入力ノードに入力された第１のアドレスと、前記第１のアドレスが前記入力ノードに入力される前に前記入力ノードに入力された第２のアドレスとの比較であってもよい。更に、前記入力ノードに入力されるアドレスは複数のビット幅を有し、前記第１の記憶回路は複数の領域を有しており、前記第１の比較回路は、前記第１のアドレスの所定ビットに基づき指定される前記複数の領域の中の１つに記憶されたアドレスと、前記第１のアドレスとを比較するものであってもよい。また、前記第１の部分とは、前記メモリ装置のロウアドレスであり、前記第２の部分とは、前記メモリ装置のカラムアドレスであってもよい。更に、前記入力ノードには、中央処理装置が出力するアドレスが供給されるものであってもよい。

中央処理装置の１次キャッシュの構成を表わすラインサイズ、インデックス及びタグの情報と、中央処理装置がアクセスするメモリ装置の構成を表わすカラムアドレス、ロウアドレス、バンクアドレスの情報とに基づき、中央処理装置のアドレスとメモリ装置のアドレスの対応を調整することが可能なメモリ制御装置。

また、上記の実現手段に組み合わせて、メモリ装置の同一ページへのアクセスの頻度をさらに向上させるためにメモリ装置をアクセスした後、その次のアドレス（所定のオフセットを加算したアドレス）を先行発行し、先行発行アドレスのデータを別のメモリ装置内バンクのセンスアンプに保持させる。ここで、以前の先行発行アドレスが、現在のアクセスに対して同一ページであったかどうかを判断し、同一ページであった場合は、先行発行アドレスを有効にし、異なるページであった場合は、先行発行アドレスを無効にするように切り替え、メモリ装置を制御することも可能である。

また、中央処理装置の１次キャッシュの構成を表わすラインサイズ、インデックス及びタグの情報と中央処理装置がアクセスするメモリ装置の構成を表わすカラムアドレス、ロウアドレス、バンクアドレスの情報より、自動的に、中央処理装置のアドレスとメモリ装置のアドレスの対応を調整する構成を付加することも可能である。この構成は、上記の構成に追加的に付加することも可能であるが、それ単独でも本発明の効果を得ることが可能である。

以上説明した様に、本発明によって、メモリモジュールへのアクセスに対応し、自動モード切り替え制御を有することで、メモリモジュールへのアクセスレイテンシを低減することが可能となり、高速なデータ処理システムを実現することが可能となる。更に、次アドレス先行発行切り替え制御或いはアドレス対応の自動調整を行うことで、更に高速なデータ処理システムの実現が可能となる。

本発明を適用した第1の実施形態のデータ処理システムの構成図。 第1の実施形態のメモリモジュールの構成図。 第1の実施形態の１つのメモリバンクの構成図。 第1の実施形態のメモリ制御回路の動作タイミング図。 第1の実施形態のメモリ制御回路の構成図。 第１の実施形態のページアクセス判定回路が保持する情報を示した図。 第１の実施形態のページアクセス判定回路の動作タイミング図。 第１の実施形態のモード切り替え回路の動作フローを示した図。 第１の実施形態のアドレス発生回路の動作を示した図。 第１の実施形態のメモリ制御回路の動作タイミング図。 第１の実施形態のリフレッシュ動作のタイミング図。 本発明の効果を示す図。 本発明を適用した第２の実施形態のメモリ制御回路の構成図。 第２の実施形態の先行発行アクセス判定回路が保持する情報を示した図。 第２の実施形態の先行発行回路が保持する情報を示した図。 第２の実施形態の先行発行回路及び先行発行アクセス判定回路の動作タイミング図。 第２の実施形態の先行発行モード切り替えブロックの動作フローを示した図。 第２の実施形態のページアクセス判定回路及びアドレス発生回路の動作タイミング図。 第２の実施形態のメモリ制御回路の動作タイミング図。 本発明の第３の実施形態のメモリ制御回路の構成図。 第３の実施形態のデータ処理システム構成図。 第３の実施形態の自動アドレス調整回路が行うアドレス調整の図。 第３の実施形態の自動アドレス調整回路が行うアドレス調整の図。 本発明の第４の実施形態の動作タイミング図。 第４の実施形態のモード切り替え回路の動作フローを示した図。 本発明の第５の実施形態の動作タイミング図。 本発明のデータ処理システムを単一のパッケージに封止した半導体装置の図。

図１は本発明の第１の実施形態であるデータ処理システムの構成図である。

データ処理部ＭＳ０は、中央処理装置ＣＰＵと１次キャッシュメモリＬ１Ｃとを有する。データ処理部ＭＳ０は浮動小数点演算ユニット等、図示した以外の要素を有していてもよいが、本発明では直接関係ないため図示及び説明を省略する。中央処理装置ＣＰＵは、特に制限するわけではないが、３２ビットのアドレス信号によりアドレス空間を管理することが可能であり、アドレス空間の一部に後述するメモリモジュールが割り当てられている。

主記憶としての役目を果たすメモリモジュールＭＥＭは、複数のメモリ装置（ＭＥ０〜ＭＥ７）により構成される。メモリ装置には、中央処理装置ＣＰＵで実行されるプログラムやプログラムの実行中に必要となるデータ（以下、本明細書においてはプログラムとデータとの区別を行わず一律データとして記載する）が記憶されている。本実施形態のメモリ装置のそれぞれは４つのメモリバンクから構成されており、各メモリバンクにはセンスアンプが設けられている。メモリ装置のバンクについては、２バンク構成であっても、８バンク構成であっても問題なく、特に４バンクを制限しているわけではない。更に、バンク構成を持たないメモリ装置であってもよい。

データ処理部ＭＳ０とメモリモジュールＭＥＭとの間には、メモリモジュールＭＥＭを制御するメモリ制御ユニットＭＣＵが設けられる。また、メモリ制御ユニットにはＰＣＩブリッジ回路ＢＲＧが接続される。ＰＣＩブリッジ回路は、データ処理システム外からメモリモジュールに対してデータを転送する場合に使用される。

メモリ制御ユニットＭＣＵは、メモリモジュール内のメモリ装置のリフレッシュを制御するリフレッシュ制御回路ＲＦＣを有する。また、メモリ制御ユニットは、中央処理装置ＣＰＵからのメモリアクセスと、リフレッシュ制御回路からのメモリモジュールのリフレッシュのためのメモリアクセスと、ＰＣＩブリッジ回路ＢＲＧからのメモリアクセスとを調停する調停回路ＡＲＢを有する。調停回路は、中央処理装置、リフレッシュ制御回路及びＰＣＩブリッジ回路からのアクセス要求を監視しており、それぞれのアクセス要求の内の１つを優先順位に従い許可する。本実施形態における優先順位は、特に制限されないが、リフレッシュ制御回路のアクセス要求を第１とし、中央処理装置からのアクセス要求を第２とし、ＰＣＩブリッジ回路からのアクセス要求を第３の優先順位とする。メモリ制御ユニットは、更に、調停回路で許可されたアクセスを受け、メモリモジュールを制御するメモリ制御回路ＭＣを有している。メモリモジュールを構成するメモリ装置がＤＲＡＭ等の場合、リフレッシュ動作が必要となるため上述のリフレッシュ制御回路が有効となる。

尚、本実施形態においては、データ処理部とメモリ制御ユニットとを併せてデータ処理装置と称することとする。但し、データ処理部において本実施形態のメモリ制御ユニットの中にメモリ制御ユニットを組み入れることも可能である。本実施形態のデータ処理部は、図示しないクロックＣＬＫに同期して動作する。以上で述べたことは、第１の実施形態にのみに限定して適用される訳でなく、本明細書の全ての実施形態に適用される。

以下、上述のデータ処理システムの動作を説明する。中央処理装置ＣＰＵは、メモリモジュールＭＥＭに対してデータの読み出し或いは書き込み等のアクセス要求として、ＣＯ０を介して読み出し命令を、ＡＤ０を介してメモリのアドレスを、調停回路ＡＲＢへ出力する。上述の調停手続きに従い、調停回路が中央処理装置からの読み出し命令のアクセスを許可すると、ＩＣＯを介してリード命令を、ＩＡＤを介してアドレスを、メモリ制御回路ＭＣに出力する。メモリ制御回路は、調停回路からのリード命令とアドレス信号とを受けて、メモリモジュールＭＥＭ内のメモリ装置（ＭＥ０〜ＭＥ７）を制御する。

図２は図１のメモリモジュールＭＥＭの詳細な構成である。本実施形態のメモリモジュールは、８つのメモリ装置（ＭＥ０〜ＭＥ７）で構成される。メモリモジュール内の一つのメモリ装置ＭＥ０は４つのメモリバンク（Ｂ０〜Ｂ３）とメインアンプＭＡと入出力バッファＩＯＢＵＦとを有する。他のメモリ装置（ＭＥ１〜ＭＥ７）についても、ＭＥ０と同様の構成のため、図示と説明とを省略する。ＭＥ０が有する４つのメモリバンク（Ｂ０〜Ｂ３）の内の一つであるメモリバンクＢ０は、メモリアレイ、ロウデコーダＸ−ＤＥＣ、カラムデコーダＹ−ＤＥＣ、センスアンプアレイＳＡ−ＡＲＹ、カラムスイッチＣＳＷ及びグローバルビット線ＧＢＬを有する。他のメモリバンク（Ｂ１〜Ｂ３）についても、メモリバンクＢ０と同様の構成のため、図示と説明とを省略する。メモリ制御ユニットＭＣＵとメモリモジュールＭＥＭとは６４ビット幅のバスＭＤＱを介してデータの入出力を行う。メモリ制御ユニットＭＣＵに接続されている６４ビットバスは、メモリモジュール内において８つのメモリ装置（ＭＥ０〜ＭＥ７）に分割されるため、１つのメモリ装置には８ビットのバスが接続されている。各メモリ装置はメモリ制御回路ＭＣからの命令で同時に動作し、メモリモジュールＭＥＭは同時に６４ビットデータの読み出し及び書き込みを行う。本実施形態のメモリ装置（ＭＥ０〜ＭＥ７）は、４つのメモリバンク毎に、独立に制御可能である。

図３と図４ではメモリバンクの詳細な構成とメモリモジュールＭＥＭの動作とを示す。尚、本実施形態の以下の説明において、メモリ装置はシンクロナスＤＲＡＭとして説明を進める。以下、図１の示した信号線での信号の状況を図４にて説明する。中央処理装置ＣＰＵが出力する読み出し命令とアクセスアドレスとは、調停回路ＡＲＢを経由しＩＣＯとＩＡＤとを介してメモリ制御回路ＭＣに入力される。メモリ制御回路は、メモリモジュールに対し、ＭＣＯを介してバンクアクテイブ命令ＡＣを、ＭＡＤを介してバンクアドレスＢＫ０（ ＭＡＤ[１３：１２]の２ビット）とロウアドレスＲ０（ ＭＡＤ[１１：０]の１２ビット）とを出力する。次にＭＣＯを介してリード命令ＲＤを、 ＭＡＤを介してバンクアドレスＢＫ０（ ＭＡＤＤ[１３：１２]）とカラムアドレスＲ０（ ＭＡＤＤ[８：０]の９ビット）とを出力する。メモリ制御回路が出力した命令やアドレスは、メモリモジュールＭＥＭ内の８つのメモリ装置に並行に入力され、同じ読み出し動作を行なう。本実施形態では、メモリモジュールやメモリ制御ユニットよりなるデータ処理システムはクロック信号と同期動作しているため、それぞれの命令とアドレス、及びデータはクロックに同期して入出力される。

図２に示すメモリモジュールＭＥＭ内の８つのシンクロナスＤＲＡＭ（ＭＥ０〜ＭＥ７）には、命令とアドレスとが共通に入力されるため、以下においては、それらＳＤＲＡＭ１つの動作を説明する。バンクアクテイブ命令ＡＣとバンクアドレスＢＫ０とロウアドレスＲ０とがＳＤＲＡＭ０に入力されると、バンクアドレスＢＫ０によって選ばれた４つの内の１つのバンクＢ０のロウデコーダＸ−ＤＥＣによって、バンク内の４０９６本のワード線の中の１つのワード線ＷＬが選択される。図２に示すバンクの詳細を図３で示す。１本のワード線が選択されることで、４０９６ビットからなる１ページ分のメモリセルのデータが、４０９６のビット線対（ＢＬ０―０とＢＬＢ０−０からＢＬ７−５１１とＢＬＢ７−５１１）を通り４０９６個のセンスアンプアレイＳＡ−ＡＲＹに転送され、それぞれのセンスアンプにより増幅、保持される。次に、センスアンプに保持されたデータを読み出すために、ＭＣＯを介してリード命令ＲＤ、ＭＡＤを介してワード線選択時のバンクアドレスＢＫ０と同一のバンクアドレスＢＫ０とカラムアドレスＣ０とが入力される。ワード線の選択時と同様に、バンクアドレスＢＫ０により４つのバンクのうちの１つのバンクが選択され、選択されたバンクのカラムデコーダーＹ−ＤＥＣは、カラムアドレスＣ０によって、４０９６個のカラムスイッチ群ＣＳＷの中の８個のカラムスイッチを選択する。カラムデコーダＹ−ＤＥＣにより選択された８つのカラムスイッチでは、センスアンプに保持されたデータがグローバルビット線（ＧＢＬ０〜ＧＢＬＢ７）に出力される。グローバルビット線に出力された８ビットのデータは、図２に示すメインアンプＭＡと入出力バッファＩＯＣＵＦとを介してＭＤＱに出力される。ＭＤＱに出力する際は、上述の動作を行う他の７つのＳＤＲＡＭからもデータが出力されるため、６４ビットのデータが出力されることとなる。以上の如くデータを出力した後、メモリ制御回路ＭＣは、プリチャージ命令ＰＲＥつまりプリチャージ制御のためのプリチャージコマンドとバンクアドレスＢＫ０とを出力する。これにより、選択されたバンクの選択されたワード線の選択を解除し、ビット線のプリチャージを行う。このプリチャージについては、カラムアドレスの出力後どのタイミングで行うかについては、規格により定められている場合もある。本明細書の同期型メモリ装置においては、その期間は４クロック後となっているが、特に制限しているわけではない。本明細書の同期型でないメモリ装置についても同様である。つまり、ＲＡＳ信号をＨｉｇｈにしてプリチャージを行い、ページを閉じる。以上の動作では、メモリ制御回路ＭＣがメモリモジュールＭＥＭに対して、バンクアクティブ命令ＡＣを出力し、メモリモジュールからデータが出力されるまでのレイテンシは７サイクル、つまりアクセスのレイテンシは７サイクルとなる。

図５は図１のメモリ制御回路ＭＣの詳細な構成である。メモリ制御回路は、ページアクセス判定回路ＰＨと、モード切り替えブロックＭＯＤＥと、メモリモジュールに対して制御命令とアクセスアドレスとを発行するアドレス発生回路ＡＣＧと、メモリモジュールに対する入出力データの制御を行う入出力データ制御回路ＤＱＢとを有する。ページアクセス判定回路ＰＨは、以前のアクセスアドレスのロウアドレスと調停回路ＡＲＢから供給される現在のアクセスアドレスのロウアドレスとが一致したか否かの判定を行う。モード切り替えブロックＭＯＤＥは、メモリモジュールＭＥＭへのアクセスの後にメモリ装置のページを閉じるページ・オフ・モードにするか、ページを開いた状態を維持するページ・オン・モードにするかの切り替えを動的に行なうブロックである。ページアクセス判定回路とモード切り替えブロックとについては以下に示す。

図６と図７とに基づき、ページアクセス判定回路ＰＨとモード切り替えブロックの動作を説明する。図６はページアクセス判定回路が保持しているメモリモジュールＭＥＭの各バンクに対応したロウアドレス選択信号ＰＳと比較ロウアドレスＴＲＡＤとのテーブルを示す。比較ロウアドレスＴＲＡＤには、それぞれのバンクに対する直前のアクセスにおけるロウアドレスが記憶されれいる。ロウアドレス選択信号ＰＳがＬｏｗの時は、対応するバンクのロウアドレスＴＲＡＤが選択されていないことを示し、Ｈｉｇｈの時は、そのバンクのロウアドレスＴＲＡＤが選択されていることを示す。つまり、対応するバンクの前回のアクセスが終了した時点で、ページが閉じられていればＬｏｗ、ページが開いたままであればＨｉｇｈとなる。

図７（ａ）はページアクセス判定回路ＰＨの動作タイミングを示す。メモリ制御回路ＭＣには、調停回路ＡＲＢからリード命令ＲとアクセスアドレスＡＤ０とが入力される。アクセスアドレスＡＤ０は、バンクを指定するバンクアドレスＩＡＤ（ＢＡＮＫ）とワード線を指定するロウアドレスＩＡＤ（ＲＯＷ）とを有する。アクセスアドレスＡＤ０のうち、バンクを指定するバンクアドレスＩＡＤ（ＢＡＮＫ）の値が”１”、ワード線つまりページを指定するロウアドレスＩＡＤ（ＲＯＷ）が”３８”の場合を例示する。ページアクセス判定回路は、バンクアドレスの”１”に基づき図６に示すテーブルより取得された第１バンクの比較ロウアドレスの値”５”と、入力されたロウアドレスＩＡＤ（ＲＯＷ）の”３８”とを比較する。この場合は、入力されたロウアドレスと比較ロウアドレスとは一致しない。つまり、バンク１に関しては、直前のバンク１に対するアクセスと今回のバンク１に対するアクセスとではロウアドレスが異なる、つまり異なるページアクセスと判定される。この場合、図５に示す、ロウアドレスの一致を示す信号ＨＴはＬｏｗとなる。また、バンク１に関するロウアドレスの不一致信号ＭＳＩＧ［１］はＨｉｇｈとなり、モード切り替えブロックＭＯＤＥへ出力される。ＰＳＯは、第１バンクのＰＳの値であるＨｉｇｈの出力である。更に、第１バンクの比較ロウアドレスとロウアドレスとが一致しなかったので、第１バンクの比較ロウアドレスの値は５から３８へと更新される。

次に、図７（ｂ）の動作を説明する。メモリ制御回路ＭＣに入力されるバンクアドレスＩＡＤ（ＢＡＮＫ）が”３”、ロウアドレスＩＡＤ（ＲＯＷ）が”４１”の場合を示す。ページアクセス判定回路ＰＨは、図６に示す第３バンクの比較ロウアドレスの値”４１”と入力されたロウアドレスＩＡＤ（ＲＯＷ）の”４１”とを比較する。この場合は、入力されたロウアドレスと比較ロウアドレスとは一致する。つまり、バンク３に関しては、直前のバンク３に対するアクセスと今回のバンク３に対するアクセスとではロウアドレスが一致、つまりページアクセスと判定される。その結果、ロウアドレスの一致を示す信号ＨＴはＨｉｇｈ、バンク３に関するロウアドレスの不一致信号ＭＳＩＧ［３］はＬｏｗとなる。ＰＳＯは、第３バンクのＰＳの値であるＨｉｇｈの出力である。第３バンクの比較ロウアドレスと入力されたロウアドレスとは一致したため第３バンクの比較ロウアドレスの値”４１”はそのまま保持される。ここで、ＭＳＩＧ［＊］（＊はバンク番号）は第＊バンクに対するロウアドレス不一致信号であり、第＊バンクへのアクセスがページアクセスの場合はＬｏｗとなり、異なるページアクセスの場合はＨｉｇｈとなる。

モード切り替えブロックＭＯＤＥは、各バンクに割り当てられた制御モードを切り替える複数のモード切り替え回路（ＰＲＪ０〜ＰＲＪ３）を有する。そのうちの一つである第３バンクに対応するモード切り替え回路ＰＲＪ３は、異なるページアクセスの連続回数のアクセス回数カウンターＲＣと、このアクセス回数カウンターＲＣの値に基づきＬＰＲ［３］をＨｉｇｈレベルまたはＬｏｗレベルに切り替えるスイッチ回路ＳＷとから構成される。ＬＰＲ［３］がＨｉｇｈの時はページ・オフ・モードを示し、Ｌｏｗの時はページ・オン・モードを示す。他のモード切り替え回路（ＰＲＪ０〜ＰＲＪ２）の構成は、モード切り替え回路ＰＲＪ３と等しく、それぞれメモリモジュールの第０のバンクから第２のバンクに対応するモード切り替え回路である。上述したページ・オン・モードとは、メモリモジュールからデータを読み出したりメモリモジュールにデータ書き込むためにメモリモジュールにアクセスした際、次のアクセスが起きるまでページを閉じないようにメモリ装置を制御するモードであり、ページ・オフ・モードとは、メモリモジュールにアクセスした際、アクセス毎にページを閉じるようにメモリ装置を制御するモードである。ＲＡＳダウンモード、或いは、単にページモードは、ページ・オン・モードに対応する表現である。

モード切り替え回路（ＰＲＪ０〜ＰＲＪ３）が備えているアクセス回数カウンターＲＣには、中央処理装置ＣＰＵによって、異なるページアクセスの連続回数を設定することが可能である。中央処理装置ＣＰＵは、アクセス回数カウンターに設定するための命令ＲＳＥＴと、異なるページアクセスの連続回数の値とを出力する。命令ＲＳＥＴと連続回数の値は、図１のＣＯ０とＡＤ０とを経由してメモリ制御ユニットＭＣＵに入力され、調停回路ＡＲＢを介してモード切り替え回路（ＰＲＪ０〜ＰＲＪ３）に入力され、中央処理装置からの命令により、アクセス回数カウンターＲＣに異なるページアクセスの連続回数の値が設定される。（本実施形態では、中央処理装置が異なるページアクセスの連続回数の値を設定するが、特に制限している訳ではなく、データ処理システム外から設定することも可能であり、メモリ制御ユニットの製造段階で固定値を設定しておくことも可能である。

図８はモード切り替え回路（ＰＲＪ０〜ＰＲＪ３）の動作を示す。モード切り替え回路（ＰＲＪ０〜ＰＲＪ３）は、第０バンク〜第３バンクに対応し、それぞれのバンクを独立に制御する。しかしそれらの動作は同一の思想に基づき動作するため、ここでは第３バンクを制御するモード切り替え回路ＰＲＪ３の動作を代表して説明する。尚、モード切り替え回路ＰＲＪ３のアクセス回数カウンターＲＣには、異なるページアクセスの連続回数値Ｎが既に設定されているものとする。以下、モード切り替え回路の動作を２つの動作フローに大別して説明する。

まず、第１動作フローを説明する。この状態において、既にページ・オン・モードが設定されているものとする。中央処理装置ＣＰＵからのメモリモジュールＭＥＭに対するアクセスが調停回路ＡＲＢを介してメモリ制御回路ＭＣに入力される。ページアクセス判定回路ＰＨは、入力されたアクセスアドレスがページアクセスか否かを判定する。判定結果は、ロウアドレス不一致信号ＭＳＩＧ［３］としてモード切り替え回路ＰＲＪ３に入力される。モード切り替え回路ＰＲＪ３では、ＨｉｇｈがＮ回連続したか否か、つまりページアクセスでないアクセスがアクセス回数カウンターＲＣの値の回数だけ連続したか否かをチェックする。ＭＳＩＧ［３］のＨｉｇｈがＮ回連続しなかった場合は、モード切り替え回路ＰＲＪ３の出力であるＬＰＲ［３］をＬｏｗにし、ページ・オン・モードを維持する。 ＭＳＩＧ［３］のＨｉｇｈがＮ回連続した場合は、ＬＰＲ［３］をＨｉｇｈへと変更してページ・オフ・モードに切り替え、第２動作フローに移行する。

第２動作フローでは、ページアクセスが生じるまで、つまりロウアドレス不一致信号ＭＳＩＧ［３］がＬｏｗになるまで、 ＬＰＲ［３］をＨｉｇｈとし、ページ・オフ・モードを維持する。ＭＳＩＧ［３］がＬｏｗ、つまりページアクセスとなればＬＰＲ［３］をＬｏｗとし、ページ・オン・モードに切り替え、第１動作フローへ移行する。

第３バンクを制御するモード切り替え回路ＰＲＪ３は上記一連の制御を繰り返し行い、モード切り替え回路（ＰＲＪ２〜ＰＲＪ０）は第２バンクから第０バンクに対するアクセスについて同様の一連の制御を行う。

図９と図１０とを用い、図５内のアドレス発生回路ＡＣＧの動作と、それぞれのモードにおけるメモリモジュールへのアクセスの動作波形を示す。図５に示すように、アドレス発生回路ＡＣＧには、調停回路ＡＲＢからのリード命令とアクセスアドレスとが、ページアクセス判定回路ＰＨからのページアクセス判定信号ＨＴとロウアドレス選択信号ＰＳＯが、モード切り替えブロックＭＯＤＥからＬＰＲが入力される。ページ・オン・モードの場合はＬＰＲはＬｏｗとなり、ページ・オフ・モードの場合はＬＰＲはＨｉｇｈとなる。ページ・オン・モードの場合は、メモリモジュールへのアクセスの最後に、プリチャージ命令ＰＲＥの発行は行わず、ページを開いた状態を保持する。以下、図９の（Ａ）〜（Ｈ）について具体的に説明する。

（Ａ）：ロウアドレス選択信号ＰＳＯがＨｉｇｈ、ロウアドレスの一致を示す信号ＨＴがＨｉｇｈ、且つＬＰＲがＬｏｗのときは、すでにページが選択されており、そのページと同一のページにアクセスが生じたことを表し、リード命令ＲＤとカラムアドレスのみをメモリモジュールＭＥＭに出力する。この時のデータ転送のリードアクセスのレイテンシは５となる。図１０では最も下のタイミング図が該当する。

（Ｂ）：ロウアドレス選択信号ＰＳＯがＬｏｗ、ＨＴがＨｉｇｈ、且つＬＰＲがＬｏｗのときは、ページは選択されていないため、バンクアクテイブ命令ＡＣとロウアドレス、リード命令ＲＤとカラムアドレスの順にメモリモジュールへ出力する。この時のデータ転送のリードレイテンシは７となる。図１０では、下から２段目のタイミング図が該当する。この（Ｂ）は、ページ・オフ・モードからページ・オン・モードへと切り替わるアクセスである。

（Ｃ）：ロウアドレス選択信号ＰＳＯがＨｉｇｈ、ＨＴがＬｏｗ、且つＬＰＲがＬｏｗのときは、すでにページが選択されており、そのページと異なるページにアクセスが生じた事を表し、プリチャージ命令ＰＲＥ、バンクアクテイブ命令ＡＣとロウアドレス、リード命令ＲＤとカラムアドレスの順にメモリモジュールへ出力する。この時のデータ転送リードレイテンシは９となる。図１０では最も上に示したタイミング図が該当する。ページ・オン・モードにおいて、異なるページへのアクセスが発生している状況である。

（Ｄ）：ロウアドレス選択信号ＰＳＯがＬｏｗ、ＨＴがＬｏｗ、且つＬＰＲがＬｏｗのときは、ページは選択されていないため、バンクアクテイブ命令ＡＣ、リード命令ＲＤの順にメモリモジュールへ出力する。この時のデータ転送のリードレイテンシは７となる。

以上（Ａ）〜（Ｄ）はページ・オン・モードに関する説明である。以下に示す（Ｅ）〜（Ｈ）はページ・オフ・モードについての説明である。ページ・オフ・モードでは、アクセスの最後に、プリチャージ命令ＰＲＥを発行し、メモリモジュールＭＥＭのページを閉じた状態、つまりワード線を非選択状態とする。

（Ｅ）：ロウアドレス選択信号ＰＳＯがＨｉｇｈ、ＨＴがＨｉｇｈ、且つＬＰＲがＨｉｇｈのときは、すでにページが選択されており、そのページと同一のページにアクセスが生じたことを表し、リード命令ＲＤとカラムアドレス、プリチャージ命令ＰＲＥをメモリモジュールに出力し、データ出力後にページを閉じる。この時のデータ転送リードレイテンシは５となる。

（Ｆ）：ロウアドレス選択信号ＰＳＯがＬｏｗ、ＨＴがＨｉｇｈ、且つＬＰＲがＨｉｇｈのときは、ページは選択されていないため、バンクアクテイブ命令ＡＣとロウアドレス、リード命令ＲＤとカラムアドレス、プリチャージ命令ＰＲＥの順にメモリモジュールへ出力する。この時のデータ転送のリードレイテンシは７となる。

（Ｇ）：ロウアドレス選択信号ＰＳがＨｉｇｈ、ＨＴがＬｏｗ、且つＬＰＲがＨｉｇｈのときは、すでにページが選択されており、そのページと異なるページにアクセスが生じた事を表し、プリチャージ命令ＰＲＥ、バンクアクテイブ命令ＡＣとロウアドレス、リード命令ＲＤとカラムアドレス、プリチャージ命令ＰＲＥの順にメモリモジュールへ出力する。この時のデータ転送リードレイテンシは９となる。図１０では上から２段目に示したタイミング図が該当する。ページ・オン・モードにからページ・オフ・モードへと移行している状況である。

（Ｈ）：ロウアドレス選択信号ＰＳがＬｏｗ、ＨＴがＬｏｗ、且つＬＰＲがＨｉｇｈのときは、ページは選択されていないため、バンクアクテイブ命令ＡＣとロウアドレス、リード命令ＲＤとカラムアドレス、プリチャージ命令ＰＲＥの順にメモリモジュールへ出力する。この時のデータ転送のリードレイテンシは７となる。図１０では上から３段目に示したタイミング図が該当する。ページ・オフ・モードが継続している状況である。

図9の表の最下段に示しているライトレイテンシは、ライト命令ＷＴが入力した際の、アドレス発生回路ＡＣＧの動作の一例を示す。メモリモジュールにデータを書き込む場合は、コマンドシーケンスのリード命令ＲＤがライト命令ＷＴに置き換わる。

ページ・オン・モードで、異なるページアクセスが生じると、現在開いているページを閉じる必要がある。つまり現在選択状態であるワード線を非選択としてデータ線をプリチャージするためのプリチャージ命令ＰＲＥを発行する必要がある。この場合は、ページを閉じた後再度ページを開く必要があるため、リードレイテンシは９サイクルとなる。上記のように異なるページアクセスが連続すると、ページ・オン・モードからページ・オフ・モードに切り替わる。ページ・オフ・モードでは、異なるページのアクセスでは、以前のアクセスで、すでにページが閉じられているため、最初にプリチャージ命令ＰＲＥを発行する必要がなく、レイテンシは７サイクルとなる。尚、ページ・オン・モードからページ・オフ・モードに切り替わる際、異なるページアクセスが連続する必要性は無く、ページ・オン・モードにおいて、一度だけ異なるページへのアクセスが生じた時点で、ページ・オン・モードに切り替えることも可能である。これはアクセス回数カウンタＲＣの設定を”１”とすればよい。更に、異なるページアクセスが連続するのでなく、同一ページへのアクセスと異なるページへのアクセスの割合によってページ・オン・モードからページ・オフ・モードに切り替わるようにすることも可能である。更に、図９の（Ｅ）の如く、強制的にページ・オン・モードからページ・オフ・モードに切り替わるような構成を設けることも可能である。一方ページ・オフ・モードで、同一ページのアクセスが生じると、ページ・オン・モードに切り替わる。ページ・オン・モードでの同一ページアクセスでは、現在開いているページと同一のページに対するアクセスであるため、新規にページを開く必要はなく、レイテンシは５となる。この場合も、図９の（Ｄ）の如く、強制的にページ・オフ・モードからページ・オン・モードに切り替わるような構成を設けることも可能である。また、ページ・オフ・モードにおいて何度かページアクセスが生じた後にページ・オン・モードに切り替わる構成であってもよい。この場合は、図９の（Ｅ）の状況が継続した後にページ・オン・モードに切り替わることとなる。何度ページアクセスが起きればページ・オン・モードに切り替わるかを設定するために、アクセス回数カウンタＲＣの如きレジスタを持つことも可能である。

本発明は、上述のように、アクセスに応じて、ページ・オン・モードとページ・オフ・モードとが動的に切り替ええられることを特徴とし、中央処理装置とメモリモジュールとの間のデータのやり取りを高速で行うことを可能としている。

図１１は、メモリ制御回路ＭＣにリフレッシュ命令が入力した際の動作を示し
た波形である。リフレッシュ命令が入力したら、プリチャージオール命令ＰＡＬ
でメモリモジュールの全メモリバンクをプリチャージし、その後リフレッシュ命
令ＲＥＦを発行する。プリチャージオール命令ＰＡＬで全メモリバンクをプリチ
ャージした際には、ページアクセス判定回路ＰＨ内のロウアドレス選択信号ＰＳ
をすべてＬｏｗにする。

図１２（ａ）は、中央処理装置ＣＰＵからメモリモジュールＭＥＭへ生じるアクセスの代表例を示す。中央処理装置からメモリモジュールへは、同一ページの連続アクセスと、異なるページの連続アクセスとが交互に生じる特性がある。Ｔ１、Ｔ３は同一ページへの連続アクセスが続いている期間を示し、Ｔ２、Ｔ４は異なるページへの連続アクセスがつづいている期間を示す。図１２（ｂ）は、同一ページの連続アクセスが続いている期間Ｔ１及びＴ３において、ページ・オン・モードに固定した制御、ページ・オフ・モードに固定した制御、本発明のモード切り替え制御を行なった場合のレイテンシ比較を示す。図１２（ｃ）は、異なるページの連続アクセスが続いている期間Ｔ２及びＴ４において、ページ・オン・モードに固定した制御、ページ・オフ・モードに固定した制御、本発明のモード切り替え制御を行なった場合のレイテンシ比較を示す。図１２（ｂ）、（ｃ）で示すように、本発明によれば、同一ページの連続アクセスが続いている期間Ｔ１及びＴ３ではページ・オン・モードで動作し、異なるページの連続アクセスが続いている期間Ｔ２及びＴ４ではページ・オフ・モードに切り替ええて動作する。このモード切り替えによって、常に、レイテンシを最小にし、メモリモジュールへのアクセスを高速にすることが可能となる。更に、メモリ装置のセンスアンプの動作回数を抑制するため、メモリ装置の消費電力を低減する可能となる。

以上、第１の実施形態についての説明を行ったが、第１の実施形態ではメモリモジュールは複数のバンクを有する構成とした。しかし上述の説明より明かなように、本発明の思想は、メモリバンクを有さないメモリモジュールにより構成されるデータ処理システムに適用することも可能であり、メモリバンクを有さないメモリモジュールにより構成されるデータ処理システムのメモリ装置へのアクセスの高速化を実現することも可能である。

図１３は、本発明の第2の実施形態のメモリ制御回路ＭＣ１構成である。データ処理システムの他の構成要素については第1の実施形態と同様であるため説明及び図示を省略し、名称や記号は第1の実施形態におけるものと同様とする。

メモリ制御回路ＭＣ１は、調停回路ＡＲＢからのアクセスアドレスに基づき、次のアドレス（所定のオフセットを加算したアドレス）を先行発行する先行発行回路ＰＦＳを有する。また、メモリ制御回路は、現在のアクセスアドレスが以前のアクセスアドレスに対して異なるページか或いは同一のページかを判定し、メモリモジュールのページを閉じるページ・オフ・モードにするか或いはページを開くページ・オン・モードにするかの切り替えを動的に行なうモード切り替えブロックＭＯＤＥ０を有する。更に、バンク毎に、以前のアクセスアドレスのロウアドレスと、現在のアクセスのロウアドレスが一致した否かのページアクセスを判定するページアクセス判定回路ＰＨ０を有する。また、先行発行回路ＰＦＳで以前に先行発行されたロウアドレスと調停回路ＡＲＢからのロウアドレスとが一致したどうかを判定する先行発行アクセス判定回路ＰＨ１と、先行発行アクセス判定回路ＰＨ１の結果を受けて先行発行回路ＰＦＳでの先行発行を有効にするか或いは無効にするかの切り替えを動的に行なう先行発行モード切り替えブロックＭＯＤＥ１とを有する。更に、メモリモジュールに対して、制御命令とアドレスを発生するアドレス発生回路ＡＣＧと入出力データを制御する入出力データ制御回路ＤＱＢとを有する。モード切り替えブロックＭＯＤＥ０と先行発行モード切り替えブロックＭＯＤＥ１との動作は図２のモード切り替えブロックＭＯＤＥと同様である。

以下、先行発行回路ＰＦＳと先行発行アクセス判定回路ＰＨ１との動作を説明する。

図１４は、先行発行アクセス判定回路ＰＨ１が有する、メモリモジュールの各バンク毎に対応したロウアドレスのテーブルを示す。このロウアドレスは、現在のメモリアクセスの以前に先行発行回路ＰＦＳが先行発行した比較ロウアドレスＰＲＡＤを示す。

図１５は、先行発行回路ＰＦＳが保持しているテーブルである。それらは、先行発行アドレスをページアクセス判定回路ＰＨ０の入力として有効とするか或いは無効とするかをメモリバンク毎に対応させたバリッド信号ＰＦである。バリッド信号ＰＦがＨｉｇｈのときは有効、Ｌｏｗの時は無効を示す。

図１６（ａ）及び（ｂ）は、先行発行回路ＰＦＳと先行発行アクセス判定回路ＰＨ１の動作の一例を示す。図１６（ａ）では、メモリ制御回路ＭＣ１へＩＣＯを通じてリード命令ＲとバンクアドレスＩＡＤ（ＢＡＮＫ）の値”２”、ロウアドレスＩＡＤ（ＲＯＷ）の値”１０５”が入力される。先行発行回路ＰＦＳは、このアクセスアドレスに対し、ＳＡＤを介して、バンクアドレスＳＡＤ（ＢＡＮＫ）の値”２”、ロウアドレスＳＡＤ（ＲＯＷ）の値”１０５”を先行発行アクセス判定回路ＰＨ１へ出力する。先行発行アクセス判定回路ＰＨ１は、図１４に示す第２バンクの比較ロウアドレスＰＲＡＤの値”１０５”と入力されたロウアドレス値”１０５”とを比較する。この場合、一致したので、ページアクセスと判定され、ＨＳＩＧ［２］はＨｉｇｈとなり、第２バンクのＰＲＡＤの値は”１０５”のまま保持される。先行発行回路ＰＦＳは、次に、先行発行アドレスをＳＡＤを介してバンクアドレスＳＡＤ（ＢＡＮＫ）の値”３”、ロウアドレスＳＡＤ（ＲＯＷ）の値”１０５”を先行発行アクセス判定回路ＰＨ１へ出力する。併せて、アクセス判定回路ＰＨ０へはＰＦＥをＬｏｗとして出力する。発行アクセス判定回路ＰＨ１では図１４に示す第３バンクの比較ロウアドレスＰＲＡＤの値”１５”を、入力された先行発行ロウアドレスＳＡＤ（ＲＯＷ）の値１０５に更新する。先行発行回路ＰＦＳがＳＡＤを介して先行発行したバンクアドレスＳＡＤ（ＢＡＮＫ）の値は”３”であるため、図１５に示すバリッド信号ＰＦのうち第３バンクに対応しているバリッド信号を検索する。このバリッド信号ＰＦの値はＨｉｇｈであるため、先行発行アドレスは、有効と判断され、ＰＦＥをＬｏｗとする。先行発行モード切り替えブロックＭＯＤＥ１から先行発行回路ＰＦＳへ出力される信号ＬＰＦ［０：３］は、各バンクに対応しており、前記バリッド信号ＰＦの値をＨｉｇｈあるいはＬｏｗに設定するために必要な切り替え信号である。ＬＰＦがＨｉｇｈであることは、先行発行アドレスを有効に切り替えることを示し、ＬＰＦがＬｏｗであることは、先行発行アドレスを無効に切り替ええることを示す。 ＬＰＦ［２］がＨｉｇｈのとき、バリッド信号ＰＦの第２バンクに対応する箇所がＨｉｇｈに設定される。ＬＰＦ［２］がＨｉｇｈに設定される。

図１６（ｂ）では、メモリ制御回路ＭＣ１へＩＣＯを通じてリード命令ＲとバンクアドレスＩＡＤ（ＢＡＮＫ）の値”０”、ロウアドレスＩＡＤ（ＲＯＷ）の値”１８”が入力される。先行発行回路ＰＦＳは、このアクセスに対し、ＳＡＤを介し、バンクアドレスＳＡＤ（ＢＡＮＫ）の値”０”、ロウアドレスＳＡＤ（ＲＯＷ）の値を”１８”を先行発行アクセス判定回路ＰＨ１へ出力する。先行発行アクセス判定回路ＰＨ１は、図１４に示す第０バンクの比較ロウアドレスＰＲＡＤの値”８”と入力されたロウアドレス値”１８”とを比較する。この場合、一致しないので、ＨＳＩＧ［０］はＬｏｗとなる。第０バンクの比較ロウアドレスＰＲＡＤの値は８のまま保持される。先行発行回路ＰＦＳは、次に、先行発行アドレスとして、バンクアドレスＳＡＤ（ＢＡＮＫ）の値”１”、ロウアドレスＳＡＤ（ＲＯＷ）の値”１８”を先行発行アクセス判定回路ＰＨ１へ出力する。更に、先行発行回路ＰＦＳは、ＰＦ１をＬｏｗとし先行発行アクセス判定回路ＰＨ１へ出力する。先行発行アクセス判定回路ＰＨ１は、図１４に示す第１バンクの比較ロウアドレスＰＲＡＤの値”６”を先行発行ロウアドレスＳＡＤ（ＲＯＷ）の値”１８”に更新する。先行発行回路ＰＦＳがＳＡＤを介して先行発行したバンクアドレスＳＤＡ（ＢＡＮＫ）の値が”１”であるため、前記バリッド信号ＰＦのうち第１バンクに対応しているバリッド信号ＰＦ１を検索する。このバリッド信号ＰＦの値がＬｏｗであるため、先行発行アドレスは、無効と判断され、ＰＦＥをＨｉｇｈとする。ＬＰＦ［１］がＬｏｗになると、前記バリッド信号ＰＦのうち第１バンクに対応しているバリッド信号ＰＦ１をＬｏｗに設定する。

図１７には、先行発行モード切り替えブロックＭＯＤＥ１の動作を示す。先行発行モード切り替えブロックＭＯＤＥ１は、図２に示すモード切り替えブロックＭＯＤＥと同じ構成で、同様の動作を行う。以下、一連の動作を２つの動作フローに分けて説明する。

第１動作フローでは、調停回路ＡＲＢからのアクセスアドレスが先行発行モード切り替えブロックＭＯＤＥ１に入力するたびに、ＨＳＩＧのＨｉｇｈがＭ回連続したかどうかをチェックする。ＨＳＩＧのＨｉｇｈがＭ回連続しなかった場合は、ＬＰＦをＬｏｗにし、先行発行アドレス無効モードを維持する。 ＨＳＩＧのＨｉｇｈがＭ回連続した場合は、ＬＰＦをＨｉｇｈにし、先行発行アドレス有効モードに切り替ええ、第２動作フローへ移行する。

第２動作フローでは、ＨＳＩＧがＬｏｗになるまで、先行発行アドレス有効モードを維持し続け、 ＬＰＦをＨｉｇｈにする。ＨＳＩＧがＬｏｗになったらＬＰＦをＬｏｗにし、先行発行アドレス無効モードに切り替ええ、第１動作フローへ移行する。このように、一連の制御を繰り返し行う。

図１８（ａ）及び（ｂ）には、ページアクセス判定回路ＰＨ０及びアドレス発生回路ＡＣＧの動作を示す。図１８（ａ）において、メモリ制御回路ＭＣ１へＩＣＯを介してリード命令Ｒ、ＩＡＤを介してアドレスＡ０が入力される。先行発行回路ＰＦＳは、このアクセスに対し、ＳＡＤを介してアドレスＡ０と先行発行アドレスＡ１とをページアクセス判定回路ＰＨ０へ出力する。ページアクセス判定回路ＰＨ０は、アドレスＡ０は同一ページアクセスと判定しＨＴをＨｉｇｈ、ＭＳＩＧをＬｏｗ、ＰＳＯをＨｉｇｈと出力する。先行発行アドレスＡ１は、ＰＦＥがＬｏｗで有効と判断され、ページアクセス判定回路ＰＨ０でのページアクセスの判定の対象となる。その結果、異なるページアクセスと判定されＨＴをＬｏｗ、その時の、ＰＳＯはＨｉｇｈとなる。アドレス発生回路ＡＣＧは、アドレスＡ０に対するリード命令をページアクセス判定回路ＰＨ０と、先行発行回路ＰＦＳよりのＨＴ、ＰＳＯ及びＰＦＥの各信号をうけ、アドレスＡ０に対して、リード命令ＲＤ、バンクアドレスＢ０、カラムアドレスＣ０をメモリモジュールへ出力する。先行発行アドレスＡ１に対しては、プリチャージ命令ＰＲＥ、バンクアクテイブ命令ＡＣ、バンクアドレスＢ１及びロウアドレスＲ１をメモリモジュールへ出力する。

図１８（ｂ）では、メモリ制御回路ＭＣ１へＩＣＯを介してリード命令Ｒ、ＩＡＤを介してアドレスＡ０が入力されると、先行発行回路ＰＦＳは、このアクセスに対し、ＳＡＤよりアドレスＡ０と先行発行アドレスＡ１とをページアクセス判定回路ＰＨ０へ出力する。ページアクセス判定回路ＰＨ０は、アドレスＡ０は異なるページアクセスと判定しＨＴをＬｏｗ、ＭＳＩＧをＨｉｇｈ、ＰＳＯをＬｏｗと出力する。先行発行アドレスＡ１は、ＰＦＥがＨｉｇｈで無効と判断され、ページアクセス判定回路ＰＨ０でのページアクセスの判定の対象とはならず、何も行わない。アドレス発生回路ＡＣＧは、アドレスＡ０に対するリード命令をページアクセス判定回路ＰＨ０と、先行発行回路ＰＦＳより、ＨＴ、ＰＳＯ及びＰＦＥの各信号をうけ、アドレスＡ０に対して、バンクアクティブ命令ＡＣ、リード命令ＲＤ、バンクアドレスＢ０、ロウアドレスＲ０及びカラムアドレスＣ０をメモリモジュールへ出力する。先行発行アドレスＡ１に対しては、何も行わない。

図１９は、メモリ制御回路ＭＣ１の全体動作例を説明する。ＩＣＯを介してリード命令Ｒ０とＩＡＤを介してアドレスＡ０とが先行発行回路ＰＦＳへ入力される。先行発行回路ＰＦＳはＳＡＤを介して、先ずＡ０を発行し、次に先行発行アドレスＡ１を発行する。このとき、先行発行アドレスＡ１はアドレスＡ０とは異なるバンクへのアドレスである。アドレスＡ０は、ページアクセス判定回路ＰＨ０に入力される。ページアクセス判定回路ＰＨ０は、第１の実施形態と同様に、入力されたロウアドレスが比較ロウアドレスと同一、つまり同一ページと判断すると、ＨＴはＨｉｇｈとなる。この場合、アドレス発生回路ＡＣＧはリード命令ＲＤ、バンクアドレスＢ０及びカラムアドレスＣ０とをメモリモジュールに対して出力する。先行発行アドレスＡ１はアドレスＡ０の次にページアクセス判定回路ＰＨ０に入力される。ページアクセス判定回路ＰＨ０内の比較ロウアドレスと入力されたロウアドレスとは異なると判定される、つまり、異なるページと判断すると、ＨＴはＬｏｗとなり、アドレス発生回路ＡＣＧは、先行発行アドレスに対するデータを、ＤＲＡＭのセンスアンプに保持するために、プリチャージ命令ＰＲＥを出力し、バンクアクテイブ命令ＡＣとバンクアドレスＢ１とロウアドレスＲ１を出力する。次に、ＩＣＯを介してリード命令Ｒ１とＩＡＤを介してアドレスＡ１が先行発行回路ＰＦＳへ入力されると、ＳＡＤを介して先ずＡ１を発行し、次に先行発行アドレスＡ２を発行する。アドレスＡ１に対するロウアドレスは、以前のアドレスＡ０によって選択されているため、ＨＴはＨｉｇｈとなり、所望のデータは最小レイテンシ２でメモリモジュールより出力される。このように、次アドレスを先行発行し制御することで、同一ページへのアクセスの頻度を、向上することができ、メモリモジュールへのアクセスを高速にすることが可能となる。

図２０は、本発明は第３の実施形態を示すメモリ制御回路ＭＣ２の構成図である。この実施形態では、第１の実施形態で示したメモリ制御回路ＭＣに、自動アドレス調整回路ＡＴを付加したことを特徴とする。

図２１は、メモリ制御回路ＭＣ２を適用したデータ処理システム構成図である。このデータ処理システムは、メモリモジュールＭＥＭと、メモリモジュールをアクセスする中央処理装置ＣＰＵと１次キャッシュＬＩＣとを有するデータ処理部ＭＳ２と、ＰＣＩブリッジ回路ＢＲＧと、メモリモジュールＭＥＭを制御するメモリ制御ユニットＭＣＵ２とで構成される。メモリモジュールＭＥＭは、図１に示すメモリモジュールＭＥＭに、メモリモジュールの構成を示すバンクアドレス、ロウアドレス及びカラムアドレスのモジュール・ステイタス情報を保持しているモジュール・ステイタス・レジスタＭＲＥＧを付加している。データ処理部ＭＳ２は、図１に示すデータ処理部ＭＳ０に、１次キャッシュの構成を示すタグ、インデックス、ラインサイズのキャッシュ・ステイタス情報を保持しているキ
ャッシュ・ステイタス・レジスタＬＲＥＧを付加している。

図２０及び図２１を用い、キャッシュ・ステイタス・レジスタＬＲＥＧに保持されているキャッシュ・ステイタス情報とモジュール・ステイタス・レジスタＭＲＥＧに保持されているモジュール・ステイタス情報とを自動アドレス調整回路ＡＴへ転送する動作を説明する。まず、キャッシュ・ステイタス・レジスタＬＲＥＧに保持されているキャッシュ・ステイタス情報を自動アドレス調整回路ＡＴに転送する動作を説明する。中央処理装置ＣＰＵは、キャッシュ・ステイタス・レジスタＬＲＥＧに保持しているキャッシュ・ステイタス情報をメモリ制御回路に転送する転送命令ＷＣをＣＯ０とＩＣＯとを介して出力し、キャッシュ・ステイタス情報をＤＱ０とＩＤＱとを介してメモリ制御回路内の自動アドレス調整回路ＡＴに出力する。ＩＤＱ［４：０］よりラインサイズのビット数、ＩＤＱ［９
：５］よりインデックスのビット数、ＩＤＱ［１４：１０］よりタグのビット数がアドレス調整回路ＡＴに送られる。転送命令ＷＣによりキャッシュ・ステイタス情報は自動アドレス調整回路ＡＴ内のレジスタＣＲＥＧに転送される。

次に、中央処理装置ＣＰＵより、モジュール・ステイタス・レジスタＭＲＥＧに保持されているモジュール・ステイタス情報を、メモリ制御回路に転送する転送命令ＲＭをＣＯ０とＩＣＯとを介してメモリ制御回路に出力する。メモリ制御回路内のアドレス発生回路ＡＣＧは、モジュール・ステイタス・レジスタＭＲＥＧ内のモジュール・ステイタス情報を読み出すための読み出し命令ＲＭをメモリモジュールに対して出力する。それにより、メモリモジュールより、ＭＤＱとＩＤＱとを介して自動アドレス調整回路内のレジスタに転送される。

図２２は、１次キャッシュＬ１Ｃの構成として、ラインサイズが５ビット、インデックスが８ビット及びタグが１９ビットの場合と、メモリモジュールＭＥＭの構成としてカラムアドレスが９ビット、バンクアドレスが２ビット及びロウアドレスが１２ビットの場合において、自動アドレス調整回路ＡＴがアドレス調整を行った例である。ＩＡＤ［３１：０］は自動アドレス調整回路ＡＴに入力されるアドレスで、ＳＡＤ［２２：０］は自動アドレス調整回路ＡＴで調整を行われて出力するアドレスである。ＬＩＮ０〜ＬＩＮ４の５ビットはラインサイズのビット、ＩＮＤ０〜ＩＮＤ７の８ビットはインデックスのビット、ＴＡＧ０〜ＴＡＧ１８の１９ビットはタグのビットを示す。Ｃ０〜Ｃ８の９ビットはカラムアドレスのビット、Ｂ０〜Ｂ１の２ビットはバンクアドレスのビット、Ｒ０〜Ｒ１１の１２ビットはロウアドレスを示す。まず、ＩＡＤ［３１：０］の下位ビットから順に、ラインサイズの５ビット、インデックスの８ビット、タグの１９ビットを割り当て、ＳＡＤ［２２：０］の下位ビットから順に、カラムアドレスの９ビット、バンクアドレスの２ビット、ロウアドレスの１２ビットを割り当てる。次に、タグの下位ビットから順に、バンクアドレスに割り当てる。
図２３は、１次キャッシュＬ１Ｃの構成として、ラインサイズが５ビット、インデックスが９ビット、タグが１８ビットの場合と、メモリモジュールＭＥＭの構成としてカラムアドレスが９ビット、バンクアドレスが２ビット、ロウアドレスが１２ビットの場合に、自動アドレス調整回路ＡＴがアドレス調整を行った例である。ＩＡＤ［３１：０］は自動アドレス調整回路ＡＴに入力するアドレスで、ＳＡＤ［２２：０］は自動アドレス調整回路ＡＴで調整が行われて出力するアドレスである。ＬＩＮ０〜ＬＩＮ４の５ビットはラインサイズのビット、ＩＮＤ０〜ＩＮＤ８の９ビットはインデックスのビット、ＴＡＧ０〜ＴＡＧ１７の１８ビットはタグのビットを示す。Ｃ０〜Ｃ８の９ビットはカラムアドレスのビット、Ｂ０〜Ｂ１の２ビットはバンクアドレスのビット、Ｒ０〜Ｒ１１の１２ビットはロウアドレスのビットを示す。まず、ＩＡＤ［３１：０］の下位ビットから順に、ラインサイズの５ビット、インデックスの９ビット、タグの１８ビットを割り当て、ＳＡＤ［２２：０］の下位ビットから順に、カラムアドレスの９ビット、バンクアドレスの２ビット、ロウアドレスの１２ビットを割り当てる。次に、タグの下位ビットから順に、バンクアドレスに割り当てる。

このように、ＴＡＧビットにバンクアドレスを自動的に割り付けることで、１次キャッシュのキャッシュミスに起因したキャッシュエントリのリプレースを行うためのリード動作とライトバックのためのライト動作とを、異なるバンクに分散させ、同一バンクの異なるページ動作の頻度を減らし、ＤＲＡＭ及びシンクロナスＤＲＡＭを高速に動作させることが可能となる。

図２４は、本発明の第４の実施形態である。この実施形態では、図１のメモリモジュールをＤＤＲシンクロナスＤＲＡＭで構成する。ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭも、ＳＤＲＡＭと同様に複数のメモリバンクと、このメモリバンクに対応したセンスアンプをもっている。ＤＤＲＳＤＲＡＭはクロックの立ち上がりと立ち下がりでデータを転送できる特徴がある。本実施形態の構成については、第１の実施形態とほぼ同一の構成となるため、図示と説明とは省略する。本実施形態により、ＤＤＲＳＤＲＡＭを高速に動作させることが可能となる。図２４では、リード命令Ｒがメモリ制御回路ＭＣへ入力したとき、メモリ制御回路ＭＣが行なうモード切り替え制御よって、メモリ制御回路がメモリモジュールＭＥＭへ出力する命令、アドレス及びメモリモジュールから読み出されたデータの動作波形のリードレイテンシを示す。ページ・オン・モードで、異なるページアクセスが生じると、現在開いているページを閉じるため、プリチャージ命令ＰＲＥを発行し、再度ページを開く必要があるためリードレイテンシは８サイクルとなる。異なるページアクセスが連続すると、ページ・オン・モードからページ・オフ・モードに切り替わる。ページ・オフ・モードでの異なるページのアクセスでは、以前のアクセスで、すでにページが閉じられているため、最初にプリチャージ命令ＰＲＥを発行する必要がなく、レイテンシは６サイクルとなる。ページ・オフ・モードで、同一ページのアクセスが生じると、ページ・オン・モードに切り替えわる。ページ・オン・モードでの同一ページアクセスでは、開いているページと同一のページに対するアクセスであるため、新規にページを開く必要がなく、レイテンシは４となる。上述の如く、ＤＤＲＳＤＲＡＭで構成されたメモリモジュールに対してモードを切り替ええて制御を行うことで、メモリモジュールとのアクセスを高速で行うことが可能となる。

図２５は、第４の実施形態のモード切り替え回路の動作を示す。本実施形態のモード切り替え回路は、第１の実施形態の図５のモード切り替え回路（ＰＲＪ０〜ＰＲＪ３）と同様の構成であり、図２５で示す記号は、第１の実施形態のものと同じ意味を有するものとする。ここにおいても、第１の実施形態での説明と同様に、４つのバンクより構成されるＤＤＲ−ＳＤＲＡＭの第３バンクを制御するモード切り替え回路ＰＲＪ３の動作を代表して説明する。モード切り替え回路ＰＲＪ３のアクセス回数カウンターＲＣには、異なるページアクセスの連続回数値Ｎが既に設定されているものとする。以下、モード切り替え回路の動作を３つの動作フローに大別して説明する。

まず、第１動作フローを説明する。この状態において、既にページ・オン・モードが設定されているものとする。中央処理装置ＣＰＵからのメモリモジュールＭＥＭに対するアクセスが調停回路ＡＲＢを介してメモリ制御回路ＭＣに入力される。ページアクセス判定回路ＰＨは、入力されたアクセスアドレスがページアクセスか否かを判定する。判定結果は、ロウアドレス不一致信号ＭＳＩＧ［３］としてモード切り替え回路ＰＲＪ３に入力される。モード切り替え回路ＰＲＪ３では、ＨｉｇｈがＮ回連続したか否か、つまりページアクセスでないアクセスがアクセス回数カウンターＲＣの値の回数だけ連続したか否かをチェックする。ＭＳＩＧ［３］のＨｉｇｈがＮ回連続しなかった場合は、モード切り替え回路ＰＲＪ３の出力であるＬＰＲ［３］をＬｏｗにし、ページ・オン・モードを維持する。ＭＳＩＧ［３］のＨｉｇｈがＮ回連続した場合は、ＬＰＲ［３］をＨｉｇｈへと変更してページ・オフ・モードに切り替え、第２動作フローに移行する。

第２動作フローでは、モード切り替え回路ＰＲＪ３が、ページ・オフ・モードの状態において、ＭＳＩＧ［３］がＨｉｇｈであるか否かのチェックを行う。ロウアドレス不一致信号ＭＳＩＧ［３］がＬｏｗのとき、つまりページアクセスのときは、アクセス回数カウンターＲＣの値ＮをＮ＋１とし、ＬＰＲ［３］をＬｏｗにし、ページ・オン・モードに切り替え、第１動作フローへ移行する。ＭＳＩＧ［３］がＨｉｇｈであれば、ページアクセスでないため、アクセス回数カウンタＲＣの値ＮをＮ−１とし、 ＬＰＲ［３］をＨｉｇｈの状態で維持し、ページ・オフ・モードを維持する。

第３動作フローでは、第２の動作フローでページ・オフ・モードが維持された後に、ページアクセスが生じるまで、つまりロウアドレス不一致信号ＭＳＩＧ［３］がＬｏｗになるまで、 ＬＰＲ［３］をＨｉｇｈとし、ページ・オフ・モードを維持する。ＭＳＩＧ［３］がＬｏｗ、つまりページアクセスとなればＬＰＲ［３］をＬｏｗとし、ページ・オン・モードに切り替え、第１動作フローへ移行する。上述した第２の動作モードにより、きめ細やかなモード切り替えが可能となりより高速なデータ処理システムの構築が可能となる。尚、第２の実施形態の思想については、本実施形態以外の実施形態へも応用することが可能であり、更に、第２の実施形態の図１７への応用も可能である。

図２６は、本発明の第５の実施形態である。この実施形態では、図１のメモリモジュールをＥＤＯＤＲＡＭで構成している。ＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ）ＤＲＡＭも、メモリバンクに対応したセンスアンプをもっている。ＥＤＯＤＲＡＭは、非同期でデータを転送することが特徴である。本発明をＥＤＯＤＲＡＭで構成したメモリモジュールＭＥＭに適用することで、高速に動作可能なデータ処理システムが実現可能となる。図２６では、リード命令Ｒがメモリ制御回路ＭＣへ入力したとき、メモリ制御回路ＭＣが行なうモード切り替え制御よって、メモリ制御回路がメモリモジュールＭＥＭへ出力する命令、アドレス及びメモリモジュールから読み出されたデータの動作波形のリードレイテンシを示す。ＥＤＯＤＲＡＭでは、ＣＡＳがＨｉｇｈでＲＡＳがＨｉｇｈになったとき、ページが閉じる。ＣＡＳがＨｉｇｈでＲＡＳがＬｏｗになったときに、ロウアドレスで指定したページが開く。ＲＡＳがＬｏｗでＣＡＳがＬｏｗになったときにカラムアドレスで指定したデータが出力される。ＣＡＳ及びＲＡＳとはＬｏｗレベルがアクティブを示す信号である。故に、ＲＡＳ及びＣＡＳに／等の記号や上線を付加する場合もあるが、本明細書ではそれら記号は省略している。ページ・オン・モードで、異なるページアクセスが生じると、現在開いているページを閉じるため、ＲＡＳ信号をいったんＨｉｇｈにしてプリチャージを行う、その後、ＲＡＳをＬｏｗにし、ロウアドレスＲ０で指定したページを開く。その後、ＣＡＳを４回Ｌｏｗにし、カラムアドレスＣ０、Ｃ１、Ｃ２、Ｃ３で指定されたデータを出力する。この時、リードレイテンシは８サイクルとなる。異なるページアクセスが連続すると、ページ・オン・モードからページ・オフ・モードに切り替えわる。ぺージ・オフ・モードにおいては、異なるページのアクセスでは、以前のアクセスで、すでにページが閉じられているため、最初にＲＡＳをＨｉｇｈにしページを閉じる必要がなく、レイテンシは６サイクルとなる。ページ・オフ・モードで、同一ページのアクセスが生じると、ページ・オン・モードに切り替えわる。ページ・オン・モードでの同一ページアクセスでは、現在開いているページと同一のページに対するアクセスであるため、新規にページを開く必要はなく、レイテンシは４となる。このように、ＥＤＯＤＲＡＭで構成されたメモリモジュールに対して、モードを切り替ええて制御を行うことで、高速なデータ処理システムを実現することが可能となる。尚、図２５において、ＥＤＯＤＲＡＭ以外の要素、つまり、中央処理装置ＣＰＵ或いはメモリ制御ユニットＭＣＵ等は、クロックＣＬＫに同期して動作し、命令やアクセスアドレスを発行する構成が一般的であるため、クロックＣＬＫを図示している。

以上述べてきた第１から第５の実施形態では、アクセスとの文言を使用しているが、アクセスとはメモリ装置にアドレスを供給してメモリ装置からアドレスを読み出す動作のことである。また、本実施形態では、モードと言う文言を使用しているが、モードとは、一連の規格に従って所定の動作を選択して行うものである。特に制限しているわけではないが、モードはレジスタに所定の値を入力することで、所定の動作が設定される。本実施形態の場合は、中央処理装置或いはメモリ制御装置の中に設けられたレジスタによってモードが設定される。更に、本実施形態では、ページ・オン・モードとページ・オフ・モードを切り替えて動作するモードと切り替えて行わないモードとを設定するためのレジスタを設けることも可能である。ページ・オン・モードとページ・オフ・モードともモードであり、前記の切り替えを行うか否かについてもモードである。データ処理部とメモリ制御ユニットつまりメモリ制御装置とを別の半導体チップ上に形成してもよいが、両者を単一の半導体チップ上に形成してもよい。その場合、単一の半導体チップ上に形成されたデータ処理装置は、データバスＤＱ０を別々の半導体チップで形成するよりも幅の広いバスとすることが可能となる上に、両者の距離が短縮されるために、両者間での高速データ転送が可能となる。更に、メモリ制御装置のみを他者に設計させ、或いは既に設計されている設計資産としてデータ処理部と同一の半導体チップ上に形成してワンチップのデータ処理装置とすることも可能である。この場合、メモリ制御装置の回路等の構成を記録媒体に記録し、データ処理部の設計者或いはデータ処理装置の設計者に提供することの可能である。また、自らが半導体装置の製造を行う場合、他者が提供するデータ処理部に、本発明のメモリ制御装置或いはメモリ制御装置とメモリ装置とを組み合わせ、半導体装置を提供して他者に供給することも可能である。他方、メモリ制御ユニットをメモリモジュール内に設けることも可能である。メモリ制御装置をデータ処理部或いはメモリモジュール内に形成することで、データ処理システムの製造者の負荷を低減するとが可能となり、データ処理システムの小型化も可能となる。また、半導体装置の製造プロセスの進歩にあわせ、メモリモジュールの一部或いは全部をデータ処理装置と同一の半導体チップ上に形成することも可能である。つまりワンチップのデータ処理システムの実現であり、システムの一層の小型化が可能となる。また、中央処理装置にメモリ制御回路の動作をソフト的に実行させることも可能である。勿論、メモリモジュールとデータ処理部とを同一の半導体チップ上に形成しない場合であっても、中央処理装置にメモリ制御装置の動作をソフト的に実行させることも可能である。但し、ソフト的に実施する場合、余分な構成の付加は不要であるが、中央処理装置にアドレス比較等を行わせるための負荷が大きくなり、中央処理装置が行う他の処理が低速となってしまう可能性は残る。本発明を別構成とすることで、中央処理装置に対して余計な付加を与えずに本発明の効果を得ることが可能となる。また、図２７に示すように、単一チップのデータ処理装置ＩＣ−ＤＰＤとそれぞれが単一チップのメモリ装置（ＩＣ−ＭＥ１〜ＩＣ−ＭＥ４）とで形成されたモジュールとを１つのパッケージで封止した半導体装置であってもよい。この構成は、マルチチップモジュール或いはマルチチップパッケージなどとして知られている。

以上、高速動作可能なデータ処理システムの実施形態を説明してきたが、本発明は上記実施形態に限定されるわけでは無く、本願発明の思想を逸脱しない範囲で、他にも様々な実施形態を採用することが可能である。

例えば、第２の実施形態で示したアドレスを先行発行する先行発行回路と先行発行アクセス判定回路、第３の実施形態で示した自動アドレス調整回路、及び、第４の実施形態で示したアクセス回数カウンタの値の増減を他の実施形態に組み合わせることも可能である。アドレスを先行発行する先行発行回路と先行発行アクセス判定回路を他の実施形態と組み合わせることで、同一ページへのアクセス頻度を向上させることが可能となり、より一層高速化可能なデータ処理装置を実現することが可能となる。また、自動アドレス調整回路を他の実施形態と組み合わせることで、異なるページ動作の頻度を削減することが可能となり、一層高速化可能なデータ処理装置を実現することが可能となる。また、アクセス回数カウンタの値の増減を他の実施形態と組み合わせることで、よりきめ細やかなモード切り替えが可能となり、更なるデータ処理装置の高速化が可能となる。勿論、前記それぞれを組み合わせて他の実施形態に応用することで、相乗的な効果を導き出すことが可能である。

また、第１、第３、第４、及び、第５の実施形態ではメモリモジュールは複数のバンクを有する構成としたが、メモリバンクを有さないメモリモジュールにより構成されるデータ処理システムに適用することも可能である。メモリバンクを有さないメモリモジュールにより構成されるデータ処理システムのメモリ装置へのアクセスの高速化を実現することも可能である。

ＭＳ０，ＭＳ２，ＭＳ３，ＭＳ４：データ処理部、
ＣＰＵ：中央処理装置、ＬＩＣ：１次キャッシュ、
ＭＥＭ：メモリモジュール、ＢＲＧ：ＰＣＩブリッジ回路、
ＭＥ０〜ＭＥ７：メモリ装置、Ｂ０〜Ｂ３：第０バンク〜第３バンク、
Ｙ−ＤＥＣ：カラムデコーダ、Ｘ−ＤＥＣ：ロウデコーダ、
ＳＡ−ＡＲＹ：センスアンプアレイ、ＣＳＷ：カラムスイッチ群、
ＧＢＬ：グローバルビット線群、ＭＡ：メインアンプ、ＩＯＢＵＦ：入出力バッ
ファ、
ＷＬ：ワード線、ＳＡ：センスアンプ、ＢＬ ローカルビット、
ＭＣＵ，ＭＣＵ２：メモリ制御ユニット、
ＡＲＢ：調停回路、ＲＥＣ：リフレッシュ制御回路、
ＭＣ，ＭＣ１，ＭＣ２：メモリ制御回路、
ＰＨ：ページアクセス判定回路、ＭＯＤＥ：モード切り替えブロック、
ＰＲＪ０〜ＰＲＪ３：モード切り替え回路、
ＲＣ：アクセス回数カウンター、ＳＷ：スイッチ回路、
ＡＣＧ：アドレス発生回路、ＤＱＢ：入出力データ制御回路、
ＭＳＩＧ： ページアクセス比較判定信号、ＬＰＲ：モード切り替え信号、
ＨＴ：ページアクセス比較判定信号、ＰＳＯ：ロウアドレス選択信号、
ＰＦＳ：先行発行回路、
ＰＨ０：ページアクセス判定回路、ＭＯＤＥ０：モード切り替えブロック、
ＰＨ１：先行発行アクセス判定回路、ＭＯＤＥ１：先行発行モード切り替えブロ
ック、
ＰＦＥ：先行発行アドレス有効信号、ＳＡＤ：アドレス信号、
ＰＦ１：先行発行アドレス発行タイミング信号、
ＨＳＩＧ：先行発行アドレスに対するページアクセス判定信号、
ＬＰＦ：先行発行アドレス有効／無効切り替え信号、
ＡＴ：自動アドレス調整回路、
ＬＲＥＧ：キャッシュ・ステイタス・レジスタ、
ＭＲＥＧ：モジュール・ステイタス・レジスタ。

Claims (3)

1. アドレスを出力する中央処理装置と、
   インデックスビットおよびタグビットを保持するキャッシュメモリと
   を有する半導体装置であって、
   前記タグビットの下位Ｎビットは、メモリモジュールのＮビットを有するバンクアドレスを割り当てるために用いられ、
   前記インデックスビットは、前記メモリモジュールのカラムアドレスを割り当てるために用いられ、
   前記メモリモジュールのカラムアドレスを割り当てるために必要なビットが前記インデックスビットよりも大きいとき、前記下位Ｎビットから続くタグビットは、前記カラムアドレスを割り当てるために用いられ、
   残りのタグビットは、前記メモリモジュールのロウアドレスを割り当てるために用いられる
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記メモリモジュールのバンクアドレス、ロウアドレス及びカラムアドレスを、前記インデックスビットと前記タグビットに割り当てるアドレスレジスタを更に有する
   ことを特徴とする半導体装置。
3. 請求項１において、
   前記メモリモジュールは、ＤＲＡＭからなる
   ことを特徴とする半導体装置。

Images